专利名称：半导体器件的制作方法
技术领域：
本发明涉及安装在半导体器件中的存储器件以及包括该器件的半导体器件。具体地，本发明涉及包括有效位(valid bit)的高速缓冲存储器。
背景技术：
现在，几乎所有的中央处理器(CPUcentral processing unit)采用称作为存储程序方式的体系结构。在该存储程序方式中，CPU要处理的指令和该处理所需要的数据保存在存储器中，通过从存储器依次读出数据而进行CPU的处理。
然而，该体系结构在存储器的访问速率上有问题。存储器保存有CPU要处理的指令和该处理所需要的数据。由此，该存储器需要是大容量的存储器。然而，因为访问速率高的存储器价格昂贵，所以很难将访问速率高的存储器作为大容量存储器来使用。因此，提出了如下方法即，使用大容量的低速存储器(下文中称作主存储器)，并与其组合小容量的高速存储器(下文中称作高速缓冲存储器)而使用。
以下，将说明当使用主存储器和高速缓冲存储器时的操作。首先，通过将处理所需要的主存储器的数据的一部分读出而复制到高速缓冲存储器中，使在通常处理时CPU只访问高速缓冲存储器。在高速缓冲存储器中没有处理所需要的数据的情况下，将主存储器的数据读出而复制到高速缓冲存储器中，然后访问高速缓冲存储器。这里，虽然进行从主存储器复制到高速缓冲存储器的处理需要花费时间，但是第二次以后的处理只需访问高速缓冲存储器，从而能够高速操作。注意，将所需要的数据存在于高速缓冲存储器中的情况称为高速缓存命中(cache hit)。反之，将所需要的数据不存在于高速缓冲存储器中的情况称为高速缓存未中(cache miss)。
高速缓冲存储器是集成标签存储器和数据存储器的存储器(以下称其为线，line)，其中安装有记录了有效位的存储部分，该有效位对应于每个线。在记录了有效位的存储部分中记录有存储在该线中的数据是有效还是无效。这里所谓的无效数据存储在线中的情况是指，例如在电源刚刚开通之后。这时需要使所有的线的有效位无效化。一般来说，高速缓冲存储器由SRAM(静态存储器，Static Random AccessMemory)构成，所以在电源关断时不能保持数据。因此，在电源刚刚开通之后，不能特定存储在高速缓冲存储器中的数据。
然而，由于有效位的无效化处理在每个线被执行，所以该处理需要花费时间。因此，在无效化处理中需要设定CPU为待命状态。
此处，在图6中表示常规的有效位无效化处理的一个实例的定时图。图6的每个标号分别表示无效化处理的要求信号300、在无效化处理时成为地址的计数器信号303、来自CPU的高速缓存访问信号302。在事件时序(event timing)400中产生无效处理的要求信号300时，每个时钟脉冲周期依序将计数器信号303加起来，以作为在无效化处理时的高速缓存访问的地址依序使有效位无效化。在事件时序401中，当计算值达到要无效化的总值线数(n个)时，结束无效化处理。而且，根据高速缓存访问信号302，开始通常的高速缓存访问。
专利文件1中公开了关于上述技术的一个例子。即，不需在有效位的无效化处理中设定CPU为待命状态，而将CPU到高速缓冲存储器的访问判定为高速缓存未中，从而访问主存储器以读出所需要的数据。而且，通过在结束无效化处理后，将所需要的数据能够立即存储到高速缓冲存储器中，可以实现高速缓冲存储器的高速化。
专利文件1日本发明专利申请公开2005-44142如所述专利文件1那样，当将控制电路和缓冲器追加到高速缓冲存储器时，妨碍了高速缓冲存储器的小型化。此外，与已有的技术同样，专利文件1的技术在每一个线进行有效位的无效化处理。这样就随着高速缓冲存储器的大容量化可能增加处理时间。因此，所需要的处理时间最长为“高速缓冲存储器的线数×1个周期”。由于高速缓冲存储器的大容量化使受无效化处理时间左右的程度增大。所以为了大幅度缩短处理时间，有必要提高无效化处理的速度。
发明内容
本发明提供一种高速缓冲存储器，其中，在具有有效位的高速缓冲存储器中，通过改良有效位的存储器单元中的电路结构，以实现能够高速进行无效化处理。
本发明的高速缓冲存储器的存储器单元具有使无效化处理高速化的功能。具体地，本发明的半导体器件包括如下结构在由串联且环状连接在一起的两个反相器构成的有效位的存储器单元中，将N型晶体管的漏极连接到任意反相器的输出的信号线，并且将N型晶体管的栅极连接到CPU的复位信号线，并且将N型晶体管的源极连接到接地线，其中，通过将CPU的复位信号输入到栅极中，确定存储器单元的初始值。
另外，本发明的半导体器件包括如下结构在由串联且环状连接在一起的两个反相器构成的有效位的存储器单元中，将P型晶体管的漏极连接到任意反相器的输出的信号线，并且将P型晶体管的栅极连接到CPU的复位信号线，并且将P型晶体管的源极连接到电源线，其中，通过将用于复位CPU的反相信号输入到栅极中，确定存储器单元的初始值。
另外，本发明的半导体器件包括在由串联且环状连接在一起的两个反相器构成的有效位的存储器单元中，与任何一个反相器的输出的信号线连接的电阻元件或电容元件等。
以下，将示出本发明的具体结构。
本发明的一个方式是一种半导体器件，包括具有保持数据的第一反相器及第二反相器的反相器电路；与所述第一反相器及所述第二反相器连接的接地线；以及，与所述第一反相器的输出部分或所述第二反相器的输出部分和所述接地线连接的晶体管、电阻元件或电容元件中的任何一个。
本发明的另一个方式是一种半导体器件，包括具有保持数据的第一反相器及第二反相器的反相器电路；与所述第一反相器的输入端子连接的第一晶体管；与所述第二反相器的输入端子连接的第二晶体管；与所述第一晶体管及所述第二晶体管的栅电极连接的字线；与所述第一反相器及所述第二反相器连接的接地线；以及，与所述第一反相器的输出部分或所述第二反相器的输出部分和所述接地线连接的第三晶体管、电阻元件或电容元件中的任何一个。
本发明的另一个方式是一种半导体器件，包括具有用于保持数据的第一反相器及第二反相器的反相器电路；与所述第一反相器及所述第二反相器连接的电源线；以及，与所述第一反相器的输出部分或所述第二反相器的输出部分以及所述电源线连接的晶体管。
本发明的另一个方式是一种半导体器件，包括具有用于保持数据的第一反相器及第二反相器的反相器电路；与所述第一反相器的输入端子连接的第一晶体管；与所述第二反相器的输入端子连接的第二晶体管；与所述第一晶体管及所述第二晶体管的栅电极连接的字线；与所述第一反相器及所述第二反相器连接的电源线；以及，与所述第一反相器的输出部分或所述第二反相器的输出部分以及所述电源线连接的第三晶体管。
本发明的另一个方式是一种半导体器件，包括具有保持数据的第一反相器及第二反相器的反相器电路；与所述第一反相器的输入端子连接的第一晶体管；与所述第二反相器的输入端子连接的第二晶体管；与所述第一晶体管及所述第二晶体管的栅电极连接的字线；与所述第一反相器及所述第二反相器连接的电源线；与所述第一反相器及所述第二反相器连接的接地线；以及，与所述第一反相器的输出部分或所述第二反相器的输出部分和所述接地线连接的第三晶体管、电阻元件或电容元件中的任何一个。
本发明的另一个方式是一种半导体器件，包括具有保持数据的第一反相器及第二反相器的反相器电路；与所述第一反相器的输入端子连接的第一晶体管；与所述第二反相器的输入端子连接的第二晶体管；与所述第一晶体管及所述第二晶体管的栅电极连接的字线；与所述第一反相器及所述第二反相器连接的电源线；与所述第一反相器及所述第二反相器连接的接地线；以及，与所述第一反相器的输出部分或所述第二反相器的输出部分和所述电源线连接的第三晶体管。
本发明的另一个方式是一种半导体器件，包括具有保持数据的第一反相器及第二反相器的反相器电路；与所述第一反相器的输入端子连接的第一晶体管；与所述第一晶体管连接的第一数据线；与所述第二反相器的输入端子连接的第二晶体管；与所述第二晶体管连接的第二数据线；与所述第一晶体管及所述第二晶体管的栅电极连接的字线；与所述第一反相器及所述第二反相器连接的电源线；与所述第一反相器及所述第二反相器连接的接地线；以及，与所述第一反相器的输出部分或所述第二反相器的输出部分和所述接地线连接的第三晶体管、电阻元件或电容元件中的任何一个。
本发明的另一个方式是一种半导体器件，包括具有保持数据的第一反相器及第二反相器的反相器电路；与所述第一反相器的输入端子连接的第一晶体管；与所述第一晶体管连接的第一数据线；与所述第二反相器的输入端子连接的第二晶体管；与所述第二晶体管连接的第二数据线；与所述第一晶体管及所述第二晶体管的栅电极连接的字线；与所述第一反相器及所述第二反相器连接的电源线；与所述第一反相器及所述第二反相器连接的接地线；以及，与所述第一反相器的输出部分或所述第二反相器的输出部分和所述电源线连接的第三晶体管。
本发明的另一个方式是一种半导体器件，包括具有保持数据的第一反相器及第二反相器的反相器电路；与所述第一反相器的输入端子连接的第一晶体管；与所述第二反相器的输入端子连接的第二晶体管；与所述第一晶体管及所述第二晶体管的栅电极连接的字线；与所述第一反相器及所述第二反相器连接的接地线；与所述第一反相器的输出部分和所述接地线连接的第三晶体管、电阻元件或电容元件中的任何一个；与所述接地线连接的第四晶体管，其中该第四晶体管的栅电极与所述第二反相器的输出部分连接；与所述第四晶体管连接的第五晶体管；以及，与所述第五晶体管连接的数据线。
本发明的另一个方式是一种半导体器件，包括具有保持数据的第一反相器及第二反相器的反相器电路；与所述第一反相器的输入端子连接的第一晶体管；与所述第二反相器的输入端子连接的第二晶体管；与所述第一晶体管及所述第二晶体管的栅电极连接的字线；与所述第一反相器及所述第二反相器连接的接地线；与所述第二反相器的输出部分和所述接地线连接的第三晶体管、电阻元件或电容元件中的任何一个；与所述接地线连接的第四晶体管，其中该第四晶体管的栅电极与所述第一反相器的输出部分连接；与所述第四晶体管连接的第五晶体管；以及，与所述第五晶体管连接的数据线。
本发明的另一个方式是一种半导体器件，包括具有保持数据的第一反相器及第二反相器的反相器电路；与所述第一反相器的输入端子连接的第一晶体管；与所述第二反相器的输入端子连接的第二晶体管；与所述第一晶体管及所述第二晶体管的栅电极连接的字线；与所述第一反相器及所述第二反相器连接的电源线；与所述第一反相器及所述第二反相器连接的接地线；与所述第一反相器的输出部分和所述接地线连接的第三晶体管、电阻元件或电容元件中的任何一个；与所述接地线连接的第四晶体管，其中该第四晶体管的栅电极与所述第二反相器的输出部分连接；与所述第四晶体管连接的第五晶体管；以及，与所述第五晶体管连接的数据线。
本发明的另一个方式是一种半导体器件，包括具有保持数据的第一反相器及第二反相器的反相器电路；与所述第一反相器的输入端子连接的第一晶体管；与所述第二反相器的输入端子连接的第二晶体管；与所述第一晶体管及所述第二晶体管的栅电极连接的字线；与所述第一反相器及所述第二反相器连接的电源线；与所述第一反相器及所述第二反相器连接的接地线；与所述第二反相器的输出部分和所述接地线连接的第三晶体管、电阻元件或电容元件中的任何一个；与所述接地线连接的第四晶体管，其中该第四晶体管的栅电极与所述第一反相器的输出部分连接；与所述第四晶体管连接的第五晶体管；以及，与所述第五晶体管连接的数据线。
本发明的另一个方式是一种半导体器件，包括具有保持数据的第一反相器及第二反相器的反相器电路；与所述第一反相器的输入端子连接的第一晶体管；与所述第二反相器的输入端子连接的第二晶体管；与所述第一晶体管及所述第二晶体管的栅电极连接的第一字线；与所述第一反相器及所述第二反相器连接的电源线；与所述第一反相器及所述第二反相器连接的接地线；与所述第一反相器的输出部分和所述接地线连接的第三晶体管、电阻元件或电容元件；与所述接地线连接的第四晶体管，其中该第四晶体管的栅电极与所述第二反相器的输出部分连接；与所述第四晶体管连接的第五晶体管；与所述第五晶体管的栅电极连接的第二字线；以及，与所述第五晶体管连接的数据线。
本发明的另一个方式是一种半导体器件，包括具有保持数据的第一反相器及第二反相器的反相器电路；与所述第一反相器的输入端子连接的第一晶体管；与所述第二反相器的输入端子连接的第二晶体管；与所述第一晶体管及所述第二晶体管的栅电极连接的第一字线；与所述第一反相器及所述第二反相器连接的电源线；与所述第一反相器及所述第二反相器连接的接地线；与所述第二反相器的输出部分以及所述接地线连接的第三晶体管、电阻元件或电容元件中的任何一个；与所述接地线连接的第四晶体管，其中该第四晶体管的栅电极与所述第一反相器的输出部分连接；与所述第四晶体管连接的第五晶体管；与所述第五晶体管的栅电极连接的第二字线；以及，与所述第五晶体管连接的数据线。
本发明的另一个方式是一种半导体器件，包括具有保持数据的第一反相器及第二反相器的反相器电路；与所述第一反相器的输入端子连接的第一晶体管；与所述第一晶体管连接的第一数据线；与所述第二反相器的输入端子连接的第二晶体管；与所述第二晶体管连接的第二数据线；与所述第一晶体管及所述第二晶体管的栅电极连接的第一字线；与所述第一反相器及所述第二反相器连接的电源线；与所述第一反相器及所述第二反相器连接的接地线；与所述电源线和所述第一反相器的输出部分或所述第二反相器的输出部分连接的第三晶体管；与所述接地线连接的第四晶体管，其中该第四晶体管的栅电极与所述第三晶体管连接；与所述第四晶体管连接的第五晶体管；与所述第五晶体管的栅电极连接的第二字线；以及，与所述第五晶体管连接的第三数据线。
本发明的另一个方式是一种半导体器件，包括具有保持数据的第一反相器及第二反相器的反相器电路；与所述第一反相器的输入端子连接的第一晶体管；与所述第一晶体管连接的第一数据线；与所述第二反相器的输入端子连接的第二晶体管；与所述第二晶体管连接的第二数据线；与所述第一晶体管及所述第二晶体管的栅电极连接的第一字线；与所述第一反相器及所述第二反相器连接的电源线；与所述第一反相器及所述第二反相器连接的接地线；与所述第一反相器的输出部分和所述接地线连接的第三晶体管、电阻元件或电容元件中的任何一个；与所述接地线连接的第四晶体管，其中该第四晶体管的栅电极与所述第二反相器的输出部分连接；与所述第四晶体管连接的第五晶体管；与所述第五晶体管的栅电极连接的第二字线；以及，与所述第五晶体管连接的第三数据线。
本发明的另一个方式是一种半导体器件，包括具有保持数据的第一反相器及第二反相器的反相器电路；与所述第一反相器的输入端子连接的第一晶体管；与所述第一晶体管连接的第一数据线；与所述第二反相器的输入端子连接的第二晶体管；与所述第二晶体管连接的第二数据线；与所述第一晶体管及所述第二晶体管的栅电极连接的第一字线；与所述第一反相器及所述第二反相器连接的电源线；与所述第一反相器及所述第二反相器连接的接地线；与所述第二反相器的输出部分和所述接地线连接的第三晶体管、电阻元件或电容元件中的任何一个；与所述接地线连接的第四晶体管，其中该第四晶体管的栅电极与所述第一反相器的输出部分连接；与所述第四晶体管连接的第五晶体管；与所述第五晶体管的栅电极连接的第二字线；以及，与所述第五晶体管连接的第三数据线。
根据本发明，由于在具有有效位的高速缓冲存储器中，可以同时进行所有有效位的无效化处理，所以实现了以高速进行有效位的无效化处理。也就是说，可以缩短有效位的无效化处理时间，因而，CPU可以无须有待命状态地访问高速缓冲存储器。
这样的存储器陈列可以用作CPU(Central Processing Unit)或MPU(微处理器，Micro Processing Unit)的高速缓冲存储器。通过将存储器陈列适用于CPU和MPU中，可以实现CPU和MPU的低功耗化。而且，通过与投入电源同步输出复位信号，可以瞬时执行对高速缓冲存储器的初始化，从而提高CPU的处理速度。就是说，可以大幅度减少高速缓冲存储器的初始设定所需要的时间，从而可以高效地使CPU进行处理。由此，可以提供处理性能优良的半导体器件。
图1A和1B是表示本发明的存储器单元的结构的电路图；图2是表示本发明的存储器单元的线选择电路的结构的电路图；图3是表示本发明的无效化处理的操作的定时图；图4A和4B是表示本发明的存储器单元的结构的电路图；图5A和5B是表示本发明的存储器单元的结构的电路图；图6是表示常规的无效化处理的操作的一个实例的定时图；图7A和7B是表示本发明的存储器单元的结构的电路图；图8是表示本发明的存储器单元的结构的俯视图；图9A至9D是表示本发明的存储器单元的结构的截面图；图10是表示可以安装本发明的SRAM的CPU的方框图；图11A至11E是表示使用了本发明的电子器具的实例的图。
具体实施例方式
以下对于本发明的实施方式根据参考附图进行说明。然而，本发明可以使用各种样式来实施，所属领域的普通人员可以很容易地理解一个事实就是其方式和详细内容可以被变换为各种各样的形式，而不脱离本发明的宗旨及范围。因此，本发明不应该被解释为仅限定在实施方式所记载的内容中。注意，在说明实施方式的全部附图中，相同的部分以及具有同样机能的部分以相同的参考标号标注，并省略重复说明。
实施方式1将用图1至3和图6和图7说明存储器单元的结构，其能够高速进行对高速缓冲存储器中的有效位的无效化处理。在此，虽然以电源电压为5V来进行说明，但是不局限于此。
图1是表示本实施方式的高速缓冲存储器中的有效位的存储单元结构的电路图。在图1中，存储器单元包括电源线205、接地线206、写入时使用的字线204、读出时使用的字线207、写入时使用的数据线201、202、读出时使用的数据线203、N型晶体管208、209、210、212、214A、反相器电路213。反相器电路213包括两对反相器。写入数据的正相数据输入到写入时使用的数据线201，写入数据的反相数据输入到写入时使用的数据线202。除了读出时之外的情况，读出时使用的数据线203由写入电路和读出电路被预充电到5V。这里，读出电路和写入电路具有如下功能，即，将写入数据经过数据线201和数据线202输出到存储器单元，并且从数据线203的电位读出存储器单元的数据。当将多个有效位的存储器单元配置成一列时，提供对应于其的至少一个写入电路和读出电路。
反相器电路213包括两个反相器，并该两个反相器的输入端子和输出端子分别互相连接。包括在反相器电路213中的反相器的一个电极连接到电源线205，另一个电极连接到接地线206。N型晶体管208的栅电极连接到字线204，一个电极连接到数据线201，另一个电极连接到反相器电路213中的一个反相器的输出端子。N型晶体管209的栅电极连接到字线204，一个电极连接到数据线202，另一个电极连接到反相器电路213中的一个反相器的输出端子。N型晶体管212的栅电极连接到节点211A，一个电极连接到接地线206，另一个电极连接到N型晶体管210的一个电极。N型晶体管210的栅电极连接到字线207，另一个电极连接到数据线203。N型晶体管214A的栅电极连接到布线215A，一个电极连接到接地线206，另一个电极连接到节点211B。
在写入时，字线204为5V，并且N型晶体管208和N型晶体管209导通，从而数据写入到存储器单元中。在读出时，字线207为5V，并且N型晶体管210导通。当存储器单元的数据为“0”时，由于节点211A的电位为5V(节点211B的电位为0V)，N型晶体管212导通，从而由N型晶体管212导通而被预充电的数据线203的电位通过N型晶体管210和N型晶体管212降低到0V。当存储器单元的数据为“1”时，由于节点211A的电位为0V(节点211B的电位为5V)，N型晶体管212不导通，从而被预充电的数据线203的电位保持在5V。存储器单元的数据由反相器电路213中的两个反相器保持。
在电源关闭时，反相器电路213中的反相器不工作，从而节点211A的电位不能被特定，因此存储器单元不能保持数据。由于节点211A的电位由反相器电路213中的两个反相器的输出关系或两个反相器的输出信号线的布线电容等确定，通常，即使在之后电源导通，如不将任意的数据写入到存储器单元一次就不能特定节点211A的电位。
因此，在高速缓冲存储器中，需要首先进行有效位的无效化处理以便使CPU不使用不能特定的数据。通过该处理，CPU的访问成为高速缓存未中，而不使用不能特定的数据。然而，因为上述有效位的无效化对每个线进行，所以花费的时间长。
于是，在有效位的存储器单元中的节点211B和接地线206之间提供N型晶体管214A，以便高速进行对有效位的无效化处理。但是，在每个线具有一位有效位并且将初始值设定为“0”的情况下，该线有效时保持“1”，而该线无效时保持“0”。
N型晶体管214A的栅极连接到布线215A，该布线215A接收控制向有效位的存储器单元写入“0”的无效化信号。在有效位的无效化处理中，无效化信号为5V。因此，在有效位的无效化处理中，N型晶体管214A导通。于是，节点211B的电位降低到0V。因此，节点211A通过反相器电路213的一个反相器变为5V，从而存储器单元的数据为“0”。
在此，不要使字线204成为5V。其理由是，通过N型晶体管214A确实地使节点211B的电位成为0V。如图2所示，在具体的电路结构中，在字线204和接地线206之间提供N型晶体管216，其栅极连接到接收无效化信号的布线215。通过将该电路安装在有效位的存储器单元中，在有效位的无效化处理中N型晶体管216导通，因此字线204的电位降低到0V。
图3是说明在将图1所示的存储器单元适用于高速缓冲存储器的有效位时的操作的定时图。在图3中表示出，无效化处理的要求信号300、图1和图2所示的用于使每个线的有效位无效化的无效化信号301、来自CPU的高速缓存访问信号302。在事件时序400中产生无效化处理的要求信号300时，产生无效化信号301，而所有有效位被无效化。在事件时序401中结束无效化处理，接着，通过高速缓存访问信号302开始通常的高速缓存访问。
因此，通过将N型晶体管214A提供在所有有效位的存储器单元中，可以同时进行所有有效位的无效化处理。由此，能够实现以高速进行有效位的无效化处理，从而CPU可以无须有待命状态地访问高速缓冲存储器。
在图1A中使用了N型晶体管214A，但通过使用图1B所示的P型晶体管214B也可以同时进行所有有效位的无效化处理。在此情况下，如图1B所示那样，在节点211A和电源线205之间提供P型晶体管214B，并将P型晶体管214B的栅电极连接到接收无效化信号的反相信号的布线215B。
由此，在有效位的无效化处理期间中，无效化信号为5V，反之，该反相信号为0V。于是，由于P型晶体管214B导通，节点211A成为5V。因而，通过在反相器电路213中的一个反相器，节点211B成为0V，即，在有效位的存储器单元中写入“0”。
另外，本发明可以适用于图7A或7B所示的SRAM的存储器单元。图7A表示出在有效位的存储器单元中提供用于无效化处理的N型晶体管214A的电路图，图7B表示出在有效位的存储器单元中提供用于无效化处理的P型晶体管214B的电路图。与图1A和1B不同，图7A和7B的结构不包括数据线203、字线207、N型晶体管210、N型晶体管212，从而与图1A和1B的结构相比可以减小存储器单元面积。关于操作，图7的数据写入操作与图1所示的结构相同，然而数据读出操作不同。这里描述了具体的读出操作。首先，设定字线204为5V，而接通N型晶体管208、209。于是，节点211A的电位反映到数据线202，节点211B的电位反映到数据线201，而且，通过写入电路和读出电路检测这些电位。此处，在存储器单元的数据为“0”的情况下，由于节点211A的电位是5V(节点211B的电位是0V)，所以数据线202成为5V(数据线201的电位是0V)。另一方面，在存储器单元的数据为“1”的情况下，由于节点211A的电位是0V(节点211B的电位是5V)，所以数据线202成为0V(数据线201的电位是5V)。此外，在有效位的无效化处理期间中，由于无效化信号或其反相信号，N型晶体管214A和P型晶体管214B导通，因而节点211A变为5V(节点211B变为0V)。由此，在有效位的存储器单元中写入“0”。
另外，在上文中描述了通过使用硬件进行有效位的无效化处理，但是也可以通过使用软件进行该无效化处理。具体来说，在CPU的指令组中准备对所有有效位进行无效化的指令。而且，在主存储器的CPU首先访问的地址中保存该指令。作为高速缓冲存储器，采用当电源刚刚接通时处于待命状态，并根据有效位的无效化处理开始操作的结构。另外，作为CPU，由于当电源刚刚接通时高速缓冲存储器处于待命状态，所以采用首先访问主存储器的结构。
接下来，将说明操作方式。首先，当电源接通时CPU先访问主存储器。此时，高速缓冲存储器处于待命状态。CPU从主存储器读出使所有有效位无效化的指令。CPU分析所读出的指令而做出响应。在此所谓的“响应”是指，CPU对高速缓冲存储器进行有效位的无效化，即，在有效位中写入“0”的操作。对于该操作利用上述存储器单元是有效的。CPU给高速缓冲存储器输出无效化信号，以便在有效位中写入“0”。高速缓冲存储器由于接收无效化信号开始操作，而进行有效位的无效化处理。另外，CPU在输出无效化信号时开始访问高速缓冲存储器。
根据本发明，可以在包括有效位的高速缓冲存储器中同时进行所有有效位的无效化处理。由此，可以实现以高速进行有效位的无效化处理。也就是说，可以缩短有效位的无效化处理时间，所以CPU可以无须有待命状态地访问高速缓冲存储器。
实施方式2在本实施方式中，将参考图4说明与实施方式1不同的方式。图4是表示本实施方式的高速缓冲存储器中的有效位的存储单元结构的电路图。基本上，图4A和图1A以及图4B和图7A具有同样的结构，但是图4所示的结构采用电阻元件217代替N型晶体管214A作为进行有效位的无效化处理的元件。这里，电阻元件217的电阻值优选为几百kΩ到几MΩ。
通过采用图4A和4B所示的电路结构，即使在电源关闭时，节点211B的电位也由电阻元件217固定在0V。因此，即使在电源关闭时，节点211B的电位是0V，从而有效位的存储器单元保持“0”。这是与在进行有效位的无效化处理时相同的状态。在此，由于电阻元件217具有高电阻值，所以能够进行通常的写入，以在存储器单元中写入“1”或保持数据。由于电阻元件217具有高电阻值，流过于此的电流是最小极限的电流，从而可以进行使通常操作无阻地进行的调节。
此时，与实施方式1同样，有效位的存储器单元可以采用图2所示的结构以便不使字线204为5V。也就是说，可以在字线和接地线之间提供N型晶体管，并将N型晶体管的栅极连接到接收无效化信号的布线。
而且，将高速缓冲存储器的电源分成为两个系统，即提供到保持每个有效位数据的反相器电路213的电源和提供到此外电路的电源。在此，称前者为电源1，称后者为电源2。首先，电源2接通，接着电源1接通。通过这样设定，当高速缓冲存储器的电源接通时，首先，电源2接通，接收无效化信号的布线215变为5V，并字线204变为0V。然后，电源1接通，而有效位的反相器电路213开始工作。这时，在有效位的反相器电路213中，由于电阻元件217的工作，保持在存储器单元中的数据为“0”，以便节点211B的电位成为0V。
另外，在上文中描述了通过使用硬件进行有效位的无效化处理，但是也可以通过使用软件进行该无效化处理。具体来说，在CPU的指令组中准备对所有有效位进行无效化的指令。而且，在主存储器的CPU首先访问的地址中保存该指令。作为高速缓冲存储器，采用当电源刚刚接通时处于待命状态，而根据有效位的无效化处理开始操作的结构。在此，待命状态是指在具有两个高速缓冲存储器的电源系统时的其中在有效位的存储器单元中的反相器电路的电源关闭的状态。另外，作为CPU，由于当电源刚刚接通时高速缓冲存储器处于待命状态，所以采用首先访问主存储器的结构。
接下来，将说明操作方式。首先，当电源接通时CPU先访问主存储器。此时，高速缓冲存储器处于待命状态。CPU从主存储器读出使所有有效位无效化的指令。CPU分析所读出的指令而做出响应。在此所谓的“响应”是指，CPU对高速缓冲存储器进行有效位的无效化，即，进行将在有效位的存储器单元中的反相器电路的电源接通的操作。对于该操作利用上述存储器单元是有效的。高速缓冲存储器根据在有效位的存储器单元中的反相器电路的电源接通来开始操作，而进行有效位的无效化处理。另外，CPU在有效位的存储器单元中的反相器电路的电源接通时开始访问高速缓冲存储器。
根据本发明，可以在包括有效位的高速缓冲存储器中同时进行所有有效位的无效化处理。由此，可以实现以高速进行有效位的无效化处理。也就是说，可以缩短有效位的无效化处理时间，因而CPU可以无须有待命状态地访问高速缓冲存储器。而且，通过使用电阻元件217，与如实施方式1那样提供N型晶体管214A的情况相比，能够减小有效位的存储器单元面积。
实施方式3在本实施方式中，将参考图5说明与实施方式1以及实施方式2不同的方式。图5是表示本实施方式的高速缓冲存储器中的有效位的存储单元结构的电路图。基本上，图5A和图1A以及图5B和图7A具有同样的结构，但是图5所示的结构采用电容元件218代替N型晶体管214A作为进行有效位的无效化处理的元件。这里，需要使节点211B的布线电容和电容元件218的电容量的总计大于节点211A的布线电容和到读出用N型晶体管212的布线电容的总计地设定电容元件218，以便破坏两者的平衡。然而，在节点211B的布线电容和电容元件218的电容量的总计过大时，通常的写入操作发生故障。所以，该电容量的总计需要根据高速缓冲存储器的工作速度和节点211的电容量来确定。
在电源刚刚接通时，节点211B的电位由在反相器电路213中的两个反相器的输出量和反相器的输出的信号线的布线电容而确定。但是，通过采用图5A和5B所示的电路结构，即通过增加电容元件218，节点211B不容易上升到5V。因此，在电源刚刚接通时，节点211B的电位是0V。换言之，有效位的存储器单元保持“0”。但是，有必要调节反相器的输出量以便不发生很大差距。
此时，与实施方式1和实施方式2同样，有效位的存储器单元可以采用图2所示的结构以便不使字线204为5V。就是说，可以将N型晶体管的栅极连接到接收无效化信号的布线。
而且，和实施方式2同样，将高速缓冲存储器的电源分成为两个系统，即，提供到保持每个有效位数据的反相器电路213的电源和提供到此外电路的电源。在此，称前者为电源1，称后者为电源2。当给高速缓冲存储器提供电源时，首先，电源2接通，接收无效化信号的布线215变为5V，并字线204变为0V。然后，电源1接通，而有效位的存储器单元中的反相器电路213开始工作。这时，在有效位的反相器电路213中，由于电容元件218的工作，节点211B不容易上升到5V，从而存储器单元保持数据“0”。
另外，在上文中描述了通过使用硬件进行有效位的无效化处理，但是也可以通过使用软件进行该无效化处理。具体来说，在CPU的指令组中准备进行对所有有效位无效化的指令。而且，在主存储器的CPU首先访问的地址中保存该指令。作为高速缓冲存储器，采用当电源刚刚接通时处于待命状态，而根据有效位的无效化处理开始操作的结构。在此，待命状态是指在具有两个高速缓冲存储器的电源系统时的其中在有效位的存储器单元中的反相器电路的电源关闭的状态。另外，作为CPU，由于当电源刚刚接通时高速缓冲存储器处于待命状态，所以采用首先访问主存储器的结构。
接下来，将说明操作方式。首先，当电源接通时CPU先访问主存储器。此时，高速缓冲存储器处于待命状态。CPU从主存储器读出使所有有效位无效化的指令。CPU分析所读出的指令而做出响应。在此所谓的“响应”是指，CPU对高速缓冲存储器进行有效位的无效化，即，进行将在有效位的存储器单元中的反相器电路的电源接通的操作。对于该操作利用上述存储器单元是有效的。高速缓冲存储器根据在有效位的存储器单元中的反相器电路的电源接通来开始操作，而进行有效位的无效化处理。另外，CPU在有效位的存储器单元中的反相器电路的电源接通时开始访问高速缓冲存储器。
根据本发明，可以在包括有效位的高速缓冲存储器中同时进行所有有效位的无效化处理。由此，可以实现以高速进行有效位的无效化处理。也就是说，可以缩短有效位的无效化处理时间，因而CPU可以无须有待命状态地访问高速缓冲存储器。
实施方式4在本实施方式中，将用图8和图9说明本发明的存储器单元的俯视图以及其截面图的结构例子。注意，本实施方式采用薄膜晶体管(TFT)作为晶体管。
图8表示出对应于图1A的电路图的存储器单元的俯视图。存储器单元包括写入时使用的数据线201、202、读出时使用的数据线203、写入时使用的字线204、电源线205、接地线206、读出时使用的字线207、N型晶体管208、209、210、212、节点211A和211B、反相器电路213。N型晶体管208和209以及N型晶体管210和212使用相同的半导体层而构成。另外，反相器电路213所具有的N型晶体管和P型晶体管使用相同的半导体层而构成。N型晶体管210和212被提供为具有大沟道幅度。在读出时使用的数据线203的电容量很大，所以为了以预定工作速度将该电容量降低到0V，优选提供沟道幅度大的晶体管。另外，在反相器电路213中的P型晶体管具有比N型晶体管更大沟道幅度。这是为了增加P型晶体管的输出电流。
如图8所示，半导体层被图案化为在其棱角部具有略圆形状。因此，半导体层的具有略圆形状的棱角部提供有突出部分(外侧边缘)和凹陷部分(内侧边缘)。由于突出部分具有略圆形状，所以可以抑制在进行干式蚀刻时由等离子的异常放电导致的微粒发生。另外，由于凹陷部分具有略圆形状，所以通过清洗可以去除堆积在棱角部上的微粒。其结果，可以飞跃性地提高成品率。
在这些半导体层上提供有栅电极和栅布线。N型晶体管210和N型晶体管212被串联地提供，其中，一方的栅电极成为接地线206，另一方的栅电极成为在读出时使用的字线207。由于在反相器电路213中的N型晶体管和P型晶体管的栅电极连接到一起，所以成为相同的栅电极。
如图8所示，栅电极和栅布线被图案化为在其棱角部具有略圆形状。因此，栅电极和栅布线的具有略圆形状的棱角部提供有突出部分(外侧边缘)和凹陷部分(内侧边缘)。由于突出部分具有略圆形状，所以可以抑制在进行干式蚀刻时的由等离子异常放电导致的微粒发生。另外，由于凹陷部分具有略圆形状，所以通过清洗可以去除堆积在棱角部上的微粒。其结果，可以飞跃性地提高成品率。
在栅电极和半导体层上提供有布线。布线的线幅度被设定为大于栅电极以及栅布线的线幅度。通过使布线的线幅度为大，可以减小电阻，而抑制电压降低。为了将布线连接到半导体层或栅布线等，夹在其中的绝缘层中提供有接触孔(图8的圆形所示的部分)。通过增加接触孔的数量或扩大接触孔的面积，可以减小接触不良。
如图8所示，布线被图案化为在其棱角部具有略圆形状。因此，布线的具有略圆形状的棱角部提供有突出部分(外侧边缘)和凹陷部分(内侧边缘)。由于突出部分具有略圆形状，所以可以抑制在进行干式蚀刻时的由等离子异常放电导致的微粒发生。另外，由于凹陷部分具有略圆形状，所以通过清洗可以去除堆积在棱角部上的微粒。其结果，可以飞跃性地提高成品率。
然后，将参照图8中的沿A-B的截面图，说明存储器单元的制造工艺。
作为衬底使用具有绝缘性的衬底。绝缘性衬底包括玻璃衬底、石英衬底、塑料衬底等。此外，例如通过抛光这些衬底的背面，可以使衬底减薄。而且，也可以使用在诸如金属的导电性衬底或诸如硅的半导体性衬底上用具有绝缘性的材料形成基底层来在其表面上具有绝缘性的衬底。另外，通过使用柔性衬底诸如塑料衬底，可以制造重量轻、厚度薄的柔性半导体器件。
在绝缘性衬底801上形成基底层802。基底层802可以用氧化硅、氮化硅、或氧氮化硅等具有绝缘性的材料以单层结构或叠层结构形成。本实施方式中，基底层802采用两层结构。作为基底层802的第一层形成10nm至200nm(优选为50nm至100nm)厚的氧氮化硅层。该氧氮化硅层可以通过等离子CVD法使用SiH4、NH3、N2O、H2作为反应气体而形成。然后，作为基底层802的第二层形成50nm至200nm(优选为100nm至150nm)厚的氧氮化硅层。该氧氮化硅层可以通过等离子CVD法使用SiH4以及N2O等作为反应气体而形成。
在基底层802上形成半导体层。半导体层可以由包含硅的材料形成。半导体层可以是非晶体、晶体、也可以微晶体。如果使用单晶体或多晶体等具有结晶性的半导体层，能够提高晶体管的迁移率，因此这是优选的。
在形成具有晶体结构的半导体层时，采用对非晶半导体层进行加热处理的方法。作为加热处理可以举出激光照射、加热炉、灯光照射等。这里，可以采用上述任何一个或多个方法。
作为激光照射，可以使用连续振荡激光束(CW激光束)或者脉冲振荡激光束(脉冲激光束)。作为激光束(包括激光，在下文中也如此)，可以采用从Ar激光器、Kr激光器、受激准分子激光器、YAG激光器、Y2O3激光器、YVO4激光器、YLF激光器、YAlO3激光器、玻璃激光器、红宝石激光器、变石激光器、Ti蓝宝石激光器、铜汽化激光器、和金蒸气激光器中的一种或多种中振荡的激光束。当采用这种激光束的基波或者基波的二次到四次谐波时，可以获得具有大粒径晶体的硅层。作为谐波，可以采用NdYVO4激光器(基波1064nm)的二次谐波(532nm)或者三次谐波(355nm)。此时，需要大约0.01-100MW/cm2(优选0.1-10MW/cm2)的能量密度。而且，将扫描速度控制为大约10-2000cm/sec。
注意，可以照射基波的CW激光束和谐波的CW激光束，或者也可以照射基波的CW激光束和谐波的脉冲激光束。通过照射多个激光束能够补充广大范围的能量区域。
另外，当采用脉冲激光束时，可以使用以以下重复频率振荡的脉冲激光束，即，在通过激光熔化非晶硅层之后并在固化非晶硅层之前对其照射下一脉冲激光束。通过以这样的频率照射激光束，能够获得具有在扫描方向上连续生长的结晶颗粒的硅层。该激光束具有10MHz或更大的重复频率，这是比几十到几百Hz的常用频率大得多的频率。
当采用加热炉来作为加热处理时，以400-550℃的温度下加热非晶硅层2-20小时。此时，优选在400-550℃范围内多级别设置温度，以便逐渐增加温度。在最初的大约400℃的低温度加热步骤，包含在非晶硅层中的氢等被排出，从而能够抑制结晶中层表面的粗糙度。
在上述加热处理步骤中，添加用于促进非晶半导体层晶化的金属，诸如镍(Ni)。通过在非晶硅层上涂敷含镍的溶液并进行加热处理，能够降低加热温度，而且可以获得具有连续生长晶粒的多晶硅层。在此，作为促进非晶半导体层晶化的金属，除了镍(Ni)之外，还可以使用铁(Fe)、钌(Ru)、铑(Rh)、钯(Pd)、锇(Os)、铱(Ir)、铂(Pt)、铜(Cu)等。
由于促进晶化的金属成为污染源，所以优选在使非晶硅层晶化之后进行吸杂工艺以除去该金属。在吸杂工艺中，在晶化非晶硅层后在硅层上形成用作吸杂槽(gettering sink)的层，并进行加热以将金属移动到吸杂槽中。作为吸杂槽，可以使用多晶半导体层或添加有杂质的半导体层。例如，可以在硅层上形成添加有氩等惰性元素的多晶硅层，将其用作吸杂槽。通过给吸杂槽添加惰性元素而产生歪斜，以可以更有效地捕获金属。而且，通过给晶体管的半导体层的一部分添加磷等的元素也可捕获金属而无需另外形成吸杂槽。
将这样形成的半导体层加工成预定形状，以形成岛形半导体层803。在加工时，采用使用由光蚀刻法形成的掩模的蚀刻法。蚀刻可以采用湿式蚀刻法或干式蚀刻法。
接着，覆盖栅绝缘层803地形成栅绝缘层804。可以以与基底层802相同的材料和相同的方式形成栅绝缘层804如图9B所示，在栅绝缘层804上形成用作栅电极和栅布线的导电层。作为导电层，可以使用由铝(Al)、钛(Ti)、钼(Mo)、钽(Ta)、钨(W)或硅(Si)形成的膜或包含这些元素的合金膜。作为导电层，可以采用单层结构或叠层结构，其中，可以使用氮化钽和钨的叠层作为叠层结构。可以将导电层加工成预定形状，以形成具有叠层结构的栅电极806和栅布线813。这里的加工是使用由光蚀刻法形成的掩模进行蚀刻而执行的。蚀刻可以采用湿式蚀刻法或干式蚀刻法。
在栅电极806的侧面上形成称作为侧壁(Side Wall)的绝缘层807。绝缘层807可以以与基底层802相同的材料和相同的方法形成。另外，为了使侧壁的边缘部分成为锥形，可以使用各向同性的蚀刻。
在此，将杂质元素添加到半导体层803。在形成N型晶体管时优选使用磷(P)，而在形成P型晶体管时优选使用硼(B)作为杂质元素。像这样，在半导体层803中形成杂质区域。在杂质区域中形成有高浓度杂质区域808和810、以及位于绝缘层807下方的低浓度杂质区域811。通过该低浓度杂质区域811，可以防止在栅极长度变窄时引起的短沟道效应。由于短沟道效应在N型晶体管上更明显，所以优选至少在N型晶体管的栅电极侧面提供作为侧壁发挥作用的绝缘层。在图9中，只在N型晶体管中形成低浓度杂质区域。这里，首先只在P型晶体管中形成杂质区域之后形成侧壁，随后在N型晶体管中形成杂质区域。另外，可以在栅布线中同样地形成侧壁。
在添加杂质后，根据需求可以进行加热处理以激活杂质元素并改善半导体层的表面特性。在进行加热处理时，可以采用与晶化相同的方法。
如图9C所示，覆盖半导体层和栅电极地形成用作层间膜的绝缘层815和绝缘层816。层间膜可以采用单层结构或叠层结构。在本实施方式中使用叠层结构。层间膜可以使用无机材料或有机材料。无机材料可以使用氧化硅、氮化硅、氧氮化硅等。有机材料可以使用聚酰亚胺、聚丙烯、聚酰胺、聚酰胺、抗蚀剂、苯环丁烯、硅氧烷或聚硅氨烷。注意，硅氧烷是具有以硅(Si)和氧(O)的键为骨架结构的材料。可以使用至少包含氢的有机基团(例如烷基、芳香族碳氢化合物)作为取代基。也可以使用氟基团作为取代基。此外，作为取代基，还可以使用至少包含氢的有机基团和氟基团。聚硅氨烷是使用具有硅(Si)和氮(N)键的聚合物材料作为原料而形成的。当使用无机材料时，可以防止杂质元素侵入。当使用有机材料时，可以提高平坦性。因此，在本实施方式中，使用无机材料作为绝缘层815，并使用有机材料作为绝缘层816。
如图9D所示，形成穿过绝缘层816、815和栅绝缘层804的接触孔，接着，形成布线层818以填充该接触孔。布线层818可以使用由铝(Al)、钛(Ti)、钼(Mo)、钽(Ta)、钨(W)或硅(Si)形成的膜或包含这些元素的合金膜。布线层818可以采用单层结构或多层结构，例如，可以采用如下结构使用钨或氮化钨等作为第一层，使用铝和硅的合金(Al-Si)或铝和钛的合金(Al-Ti)作为第二层，使用氮化钛膜或钛膜作为第三层，并按顺序层叠这些层。当加工布线层818时，可以使用由光蚀刻法形成的掩模进行蚀刻。蚀刻处理可以采用湿式蚀刻法或干式蚀刻法。布线层818连接到半导体层803的杂质区域。该布线层作为源电极或漏电极发挥作用。
像这样，可以形成P型晶体管820和N型晶体管821。注意，P型晶体管820相当于构成反相器电路213的一个晶体管，N型晶体管821相当于N型晶体管212。
像这样，通过在玻璃衬底或塑料衬底上形成晶体管，可以制造本发明的存储器单元。当然，本发明的存储器单元不局限于此，也可以由使用硅片的晶体管而形成。但是，通过使用玻璃衬底或塑料衬底等，可以以低成本制造存储器单元。而且，可以提供包括上述存储器单元的各种器件。
实施方式5适用了本发明的SRAM可以安装到CPU(Central ProcessingUnit中央处理器)。在本实施方式中，将说明安装有本发明的SRAM的CPU的结构。图10表示了CPU的简单结构。
CPU包括作为数据缓存块(Data Cache Block)的D$901、作为指令缓存块(Instruction Cache Block)的I$902、作为数据单元块的DU 903、作为逻辑运算器(Arithmetic Logic Unit)的ALU 904、作为程序计数器的PC905、以及作为输入输出(InOut)块的IO 906。
D$ 901具有临时保持最近访问的地址数据并以高速访问该地址数据的功能。I$ 902临时保持最近访问的地址的指令，以便能够以高速访问该地址的指令。DU 903在实行取数指令或存储指令时决定访问D$ 901或者访问IO 906。ALU 904是进行四则运算、比较运算、逻辑运算等的逻辑运算器。PC 905保持正在进行的指令的地址，并在该指令结束后读取下一次指令。另外，PC 905在读取下一次指令时，决定访问I$ 902或者访问IO 906。IO 906接收来自DU和PC的访问来进行和外部的数据的收发。以下，将说明每个部分的相互关系。
在PC 905读取指令时，首先访问I$ 902。如果I$ 902没有符合条件的地址指令，就访问IO 906。将这样得到的指令存储在I$ 902中，并在此同时实行该指令。当要实行的指令是逻辑运算时，ALU 904进行运算。当要实行的指令是取数指令或存储指令时，DU 903进行运算。这时，DU 903首先访问D$ 901，如果D$ 901没有符合条件的地址数据，就访问IO 906。
在这样的CPU中，适用了本发明的SRAM可以适用于D$ 901、I$902、存在于ALU904中的GPR(通用寄存器，General PurposeRegister)中。通过使用适用了本发明的SRAM，可以提供具有高速处理速度的CPU。
实施方式6可以安装本发明的SRAM的半导体器件包括摄像机、数字照相机、眼镜式显示器(头戴式显示器)、导航系统、音频再现设备(车载音频系统、音频组件等)、笔记本个人计算机、游戏机、便携式信息终端(移动计算机、便携电话机、便携游戏机、电子书等)、具有存储介质的图像再现装置(具体来说是具有可重放诸如数字通用盘(DVD)之类的存储介质并能够显示重放的图像的显示器的装置)等。这些半导体器件的具体例子示于图11。
图11A是便携式信息终端(所谓的PDA个人数字助理，PersonalDigital Assistant)，包括本体2001、显示部分2002、操作键2003、调制解调器2004等，其中提供本发明的SRAM作为包括在本体2001中的存储元件。通过采用本发明的SRAM，可以实现便携式信息终端的处理速度高速化。
图11B是手机，包括本体2101、显示部分2102、声音输入部分2103、声音输出部分2104、操作键2105、外部连接口2106、天线2107等，其中提供本发明的SRAM作为包括在本体2101中的存储元件。通过采用本发明的SRAM，可以实现手机的处理速度高速化。
图11C是电子卡，包括本体2201、显示部分2202、连接端子2203等，其中提供本发明的SRAM作为包括在本体2201中的存储元件。通过采用本发明的SRAM，可以实现电子卡的处理速度高速化。另外，图11C中示出接触型的电子卡，但在非接触型的电子卡、兼有接触型和非接触型的电子卡中也可以使用本发明的SRAM。
图11D是电子书，包括本体2301、显示部分2302、操作键2303等，其中提供本发明的SRAM作为包括在本体2301中的存储元件。另外，调制解调器也可以内装于本体中。通过采用本发明的SRAM，可以实现电子书的处理速度高速化。
图11E是个人计算机，包括本体2401、显示部分2402、键盘2403、触摸片2404、外部接触口2405、电源插口2406等，其中提供本发明的SRAM作为包括在本体2401中的存储元件。通过采用本发明的SRAM，可以实现个人计算机的处理速度高速化。
如本实施方式中所述，本发明的适用范围极广，可用于所有领域的半导体器件。此外，本实施方式的半导体器件可以组合到实施方式所示的任一种结构或其制造方法。
本说明书根据2005年7月29日在日本专利局受理的日本专利申请编号2005-220887而制作，所述申请内容包括在本说明书中。
权利要求
1.一种半导体器件，包括包括用于保持数据的第一反相器及第二反相器的反相器电路；与所述第一反相器及所述第二反相器连接的接地线；以及，与所述第一反相器的输出部分或所述第二反相器的输出部分以及所述接地线连接的晶体管、电阻元件、以及电容元件中的至少一个。
2.一种半导体器件，包括包括用于保持数据的第一反相器及第二反相器的反相器电路；与所述第一反相器的输入端子连接的第一晶体管；与所述第二反相器的输入端子连接的第二晶体管；与所述第一晶体管及所述第二晶体管的栅电极连接的字线；与所述第一反相器及所述第二反相器连接的接地线；以及，与所述第一反相器的输出部分或所述第二反相器的输出部分以及所述接地线连接的第三晶体管、电阻元件、以及电容元件中的至少一个。
3.一种半导体器件，包括包括用于保持数据的第一反相器及第二反相器的反相器电路；与所述第一反相器及所述第二反相器连接的电源线；以及，与所述第一反相器的输出部分或所述第二反相器的输出部分以及所述电源线连接的晶体管。
4.一种半导体器件，包括包括用于保持数据的第一反相器及第二反相器的反相器电路；与所述第一反相器的输入端子连接的第一晶体管；与所述第二反相器的输入端子连接的第二晶体管；与所述第一晶体管及所述第二晶体管的栅电极连接的字线；与所述第一反相器及所述第二反相器连接的电源线；以及，与所述第一反相器的输出部分或所述第二反相器的输出部分以及所述电源线连接的第三晶体管。
5.一种半导体器件，包括包括用于保持数据的第一反相器及第二反相器的反相器电路；与所述第一反相器的输入端子连接的第一晶体管；与所述第二反相器的输入端子连接的第二晶体管；与所述第一晶体管及所述第二晶体管的栅电极连接的字线；与所述第一反相器及所述第二反相器连接的电源线；与所述第一反相器及所述第二反相器连接的接地线；以及，与所述第一反相器的输出部分或所述第二反相器的输出部分以及所述接地线连接的第三晶体管、电阻元件、以及电容元件中的至少一个。
6.一种半导体器件，包括包括用于保持数据的第一反相器及第二反相器的反相器电路；与所述第一反相器的输入端子连接的第一晶体管；与所述第二反相器的输入端子连接的第二晶体管；与所述第一晶体管及所述第二晶体管的栅电极连接的字线；与所述第一反相器及所述第二反相器连接的电源线；与所述第一反相器及所述第二反相器连接的接地线；以及，与所述第一反相器的输出部分或所述第二反相器的输出部分以及所述电源线连接的第三晶体管。
7.一种半导体器件，包括包括用于保持数据的第一反相器及第二反相器的反相器电路；与所述第一反相器的输入端子连接的第一晶体管；与所述第一晶体管连接的第一数据线；与所述第二反相器的输入端子连接的第二晶体管；与所述第二晶体管连接的第二数据线；与所述第一晶体管及所述第二晶体管的栅电极连接的字线；与所述第一反相器及所述第二反相器连接的电源线；与所述第一反相器及所述第二反相器连接的接地线；以及，与所述第一反相器的输出部分或所述第二反相器的输出部分以及所述接地线连接的第三晶体管、电阻元件、以及电容元件中的至少一个。
8.一种半导体器件，包括包括用于保持数据的第一反相器及第二反相器的反相器电路；与所述第一反相器的输入端子连接的第一晶体管；与所述第一晶体管连接的第一数据线；与所述第二反相器的输入端子连接的第二晶体管；与所述第二晶体管连接的第二数据线；与所述第一晶体管及所述第二晶体管的栅电极连接的字线；与所述第一反相器及所述第二反相器连接的电源线；与所述第一反相器及所述第二反相器连接的接地线；以及，与所述第一反相器的输出部分或所述第二反相器的输出部分以及所述电源线连接的第三晶体管。
9.一种半导体器件，包括包括用于保持数据的第一反相器及第二反相器的反相器电路；与所述第一反相器的输入端子连接的第一晶体管；与所述第二反相器的输入端子连接的第二晶体管；与所述第一晶体管及所述第二晶体管的栅电极连接的字线；与所述第一反相器及所述第二反相器连接的接地线；与所述第一反相器的输出部分以及所述接地线连接的第三晶体管、电阻元件、以及电容元件中的至少一个；与所述接地线连接的第四晶体管，其中该第四晶体管的栅电极与所述第二反相器的输出部分连接；与所述第四晶体管连接的第五晶体管；以及，与所述第五晶体管连接的数据线。
10.一种半导体器件，包括包括用于保持数据的第一反相器及第二反相器的反相器电路；与所述第一反相器的输入端子连接的第一晶体管；与所述第二反相器的输入端子连接的第二晶体管；与所述第一晶体管及所述第二晶体管的栅电极连接的字线；与所述第一反相器及所述第二反相器连接的接地线；与所述第二反相器的输出部分以及所述接地线连接的第三晶体管、电阻元件、以及电容元件中的至少一个；与所述接地线连接的第四晶体管，其中该第四晶体管的栅电极与所述第一反相器的输出部分连接；与所述第四晶体管连接的第五晶体管；以及，与所述第五晶体管连接的数据线。
11.一种半导体器件，包括包括用于保持数据的第一反相器及第二反相器的反相器电路；与所述第一反相器的输入端子连接的第一晶体管；与所述第二反相器的输入端子连接的第二晶体管；与所述第一晶体管及所述第二晶体管的栅电极连接的字线；与所述第一反相器及所述第二反相器连接的电源线；与所述第一反相器及所述第二反相器连接的接地线；与所述第一反相器的输出部分以及所述接地线连接的第三晶体管、电阻元件、以及电容元件中的至少一个；与所述接地线连接的第四晶体管，其中该第四晶体管的栅电极与所述第二反相器的输出部分连接；与所述第四晶体管连接的第五晶体管；以及，与所述第五晶体管连接的数据线。
12.一种半导体器件，包括包括用于保持数据的第一反相器及第二反相器的反相器电路；与所述第一反相器的输入端子连接的第一晶体管；与所述第二反相器的输入端子连接的第二晶体管；与所述第一晶体管及所述第二晶体管的栅电极连接的字线；与所述第一反相器及所述第二反相器连接的电源线；与所述第一反相器及所述第二反相器连接的接地线；与所述第二反相器的输出部分以及所述接地线连接的第三晶体管、电阻元件、以及电容元件中的至少一个；与所述接地线连接的第四晶体管，其中该第四晶体管的栅电极与所述第一反相器的输出部分连接；与所述第四晶体管连接的第五晶体管；以及，与所述第五晶体管连接的数据线。
13.一种半导体器件，包括包括用于保持数据的第一反相器及第二反相器的反相器电路；与所述第一反相器的输入端子连接的第一晶体管；与所述第二反相器的输入端子连接的第二晶体管；与所述第一晶体管及所述第二晶体管的栅电极连接的第一字线；与所述第一反相器及所述第二反相器连接的电源线；与所述第一反相器及所述第二反相器连接的接地线；与所述第一反相器的输出部分以及所述接地线连接的第三晶体管、电阻元件、以及电容元件中的至少一个；与所述接地线连接的第四晶体管，其中该第四晶体管的栅电极与所述第二反相器的输出部分连接；与所述第四晶体管连接的第五晶体管；与所述第五晶体管的栅电极连接的第二字线；以及，与所述第五晶体管连接的数据线。
14.一种半导体器件，包括包括用于保持数据的第一反相器及第二反相器的反相器电路；与所述第一反相器的输入端子连接的第一晶体管；与所述第二反相器的输入端子连接的第二晶体管；与所述第一晶体管及所述第二晶体管的栅电极连接的第一字线；与所述第一反相器及所述第二反相器连接的电源线；与所述第一反相器及所述第二反相器连接的接地线；与所述第二反相器的输出部分以及所述接地线连接的第三晶体管、电阻元件、以及电容元件中的至少一个；与所述接地线连接的第四晶体管，其中该第四晶体管的栅电极与所述第一反相器的输出部分连接；与所述第四晶体管连接的第五晶体管；与所述第五晶体管的栅电极连接的第二字线；以及，与所述第五晶体管连接的数据线。
15.一种半导体器件，包括包括用于保持数据的第一反相器及第二反相器的反相器电路；与所述第一反相器的输入端子连接的第一晶体管；与所述第一晶体管连接的第一数据线；与所述第二反相器的输入端子连接的第二晶体管；与所述第二晶体管连接的第二数据线；与所述第一晶体管及所述第二晶体管的栅电极连接的第一字线；与所述第一反相器及所述第二反相器连接的电源线；与所述第一反相器及所述第二反相器连接的接地线；与所述第一反相器的输出部分或所述第二反相器的输出部分以及所述电源线连接的第三晶体管；与所述接地线连接的第四晶体管，其中该第四晶体管的栅电极与所述第三晶体管连接；与所述第四晶体管连接的第五晶体管；与所述第五晶体管的栅电极连接的第二字线；以及，与所述第五晶体管连接的第三数据线。
16.一种半导体器件，包括包括用于保持数据的第一反相器及第二反相器的反相器电路；与所述第一反相器的输入端子连接的第一晶体管；与所述第一晶体管连接的第一数据线；与所述第二反相器的输入端子连接的第二晶体管；与所述第二晶体管连接的第二数据线；与所述第一晶体管及所述第二晶体管的栅电极连接的第一字线；与所述第一反相器及所述第二反相器连接的电源线；与所述第一反相器及所述第二反相器连接的接地线；与所述第一反相器的输出部分以及所述接地线连接的第三晶体管、电阻元件、以及电容元件中的至少一个；与所述接地线连接的第四晶体管，其中该第四晶体管的栅电极与所述第二反相器的输出部分连接；与所述第四晶体管连接的第五晶体管；与所述第五晶体管的栅电极连接的第二字线；以及，与所述第五晶体管连接的第三数据线。
17.一种半导体器件，包括包括用于保持数据的第一反相器及第二反相器的反相器电路；与所述第一反相器的输入端子连接的第一晶体管；与所述第一晶体管连接的第一数据线；与所述第二反相器的输入端子连接的第二晶体管；与所述第二晶体管连接的第二数据线；与所述第一晶体管及所述第二晶体管的栅电极连接的第一字线；与所述第一反相器及所述第二反相器连接的电源线；与所述第一反相器及所述第二反相器连接的接地线；与所述第二反相器的输出部分以及所述接地线连接的第三晶体管、电阻元件、以及电容元件中的至少一个；与所述接地线连接的第四晶体管，其中该第四晶体管的栅电极与所述第一反相器的输出部分连接；与所述第四晶体管连接的第五晶体管；与所述第五晶体管的栅电极连接的第二字线；以及，与所述第五晶体管连接的第三数据线。
18.根据权利要求1至17中的任何一个的半导体器件，其中，所述半导体器件是选自如下组中的至少一个便携式信息终端、便携电话机、电子卡、电子书、以及个人计算机。
全文摘要
本发明提供一种高速缓冲存储器，其中，在具有有效位的高速缓冲存储器中，通过改良有效位的存储器单元中的电路结构，以实现能够以高速进行无效化处理。本发明提供一种在存储器单元中设有具有能够使无效化处理高速化的功能的高速缓冲存储器。本发明的一个形式是一种包括有效位的存储器单元的半导体器件，其中两个反相器串联连接为环状，N型晶体管的漏极连接到任一反相器的输出信号线，并且N型晶体管的栅极连接到CPU的复位信号线，N型晶体管的源极连接到接地线，通过将CPU的复位信号输入到栅极中，来确定存储器单元的初始值。
文档编号G11C7/10GK1905058SQ20061010814
公开日2007年1月31日 申请日期2006年7月28日 优先权日2005年7月29日
发明者藤田雅史, 黑川义元 申请人:株式会社半导体能源研究所