专利名称：半导体存储器件的制作方法
技术领域：
本发明总体上涉及一种半导体存储器件。更具体地，本发明涉及一种包括配置来延迟输入信号、以产生延迟信号的延迟电路的半导体存储器件。
背景技术：
JP-A 2000-243085公开了一种包括延迟电路的半导体存储器件，其中该延迟电路适于将行地址选通信号延迟特定的延迟时间，以产生锁存使能信号。通过电压的改变缩短或延长延迟时间。所公开的半导体存储器件防止缩短的延迟时间的产生。延长的延迟时间仍然存在。
发明内容
本发明的目的是提供一种用于产生延迟了延迟时间的延迟信号的半导体存储器件，其比已公开技术更加高度稳定。
根据本发明的方案，提供一种半导体存储器件，被配置来根据具有时钟周期的时钟信号，延迟输入信号。所述半导体存储器件包括参考信号发生器和延迟电路。配置参考信号发生器，以根据时钟信号产生参考信号。参考信号指示代表时钟周期的参考延迟时间。配置延迟电路，以根据参考信号，将输入信号延迟延迟时间，产生延迟信号。通过用正整数乘以参考延迟时间，可获得延迟时间。
本发明的这些和其它目的、特征和优点将在阅读以下结合附图的详细描述中变得更加明显。
图1是本发明实施例的半导体存储器件的方框图；
图2是图1的参考信号发生器的方框图；图3是图2的时钟延迟元件的逻辑电路图；图4是图1的延迟电路的方框图；图5是图4的延迟单元的方框图；图6是图5的信号延迟元件的逻辑电路图；图7是示出读等待时间(CL)与参考延迟时间的重复个数之间关系的表；以及图8是示出半导体存储器件规格与延迟电路配置之间关系的表。
具体实施例方式
参考图1，本发明的该实施例的半导体存储器件1是双倍数据速率同步动态随机存取存储器(DDR-SDRAM)。半导体存储器件1包括存储单元阵列10、模式解码器11、模式寄存器12、控制逻辑13、行地址锁存电路14、行控制电路15、行解码器(Row-DEC)16、参考信号发生器17、延迟电路18、读出放大器(S.A.)19、列地址锁存电路20、列控制电路21、列解码器(Column-DEC)22、主放大器(MAMP)23、输入/输出(I/O)寄存器(FIFO)24、I/O驱动器25、延迟锁定环(DLL)26、时钟(CK)输入端子100、多个命令输入端子101、多个地址输入端子102和多个数据I/O端子103。
存储单元阵列10包括多个存储单元、多根字线(WL)和多对互补位线(BL)。将存储单元排列成矩阵，以由字线选择。互补位线传输所选存储单元中存储的信号。
模式解码器11与从时钟输入端子100输入的时钟信号同步地在命令输入端子101接收多种信号，例如行地址选通(/RAS)信号、列地址选通(/CAS)信号、写使能(/WE)信号和芯片选择(/CS)信号。模式解码器11根据在命令输入端子101接收的信号，产生多种命令，例如读(READ)命令、写(WRIT)命令、有效(active)(ACT)命令、模式寄存器设置(MRS)命令和刷新(REF)命令。
模式解码器11在接收到ACT命令后经过时钟信号的一个时钟周期时，接收要被解码为READ命令的信号。在接收到ACT命令之后经过tRCD时，断言(assert)READ命令。当断言了READ命令时，模式解码器11输出READ命令。本实施例的时间段tRCD等于读等待时间(CL)。CL示出在断言了READ命令之后，在数据I/O端子103上输出存储单元中存储的信号之前，应该经过多少个时钟周期。在本实施例的半导体存储器1中设置CL，以确定断言READ命令的定时，而无需接收tRCD值。
模式寄存器12在从模式解码器11接收到MRS命令时，在地址输入端子102接收信号。
控制逻辑13对模式寄存器12中锁存的信号进行解码。解码信号包括CL。
行地址锁存电路14响应ACT命令，在地址输入端子102接收包括行地址的信号。
行控制电路15在行地址锁存电路14处接收行地址，并向行解码器16输出行地址。行控制电路15响应REF命令，产生刷新行地址。
行解码器16激活与行地址相对应的字线。与激活的字线相连的存储单元向对应的位线输出存储单元中存储的信号。
参考信号发生器17从时钟输入端子100接收时钟信号，并从模式解码器10接收REF命令。在本实施例中，参考信号发生器17响应REF命令，产生参考信号。参考信号传输代表时钟信号的时钟周期的参考延迟时间。参考延迟时间包括公共偏移(common offset)延迟时间、以及一个和多个单位延迟时间。参考延迟时间不一定与时钟周期完全相等。
延迟电路18接收来自参考信号发生器17的参考信号、以及来自模式解码器11的ACT命令。延迟电路18将ACT命令延迟了延迟时间，以产生读出放大器使能(SAE)信号。通过用正整数乘以参考延迟时间，可获得延迟时间。
读出放大器19对互补位线上的信号进行放大。半导体存储器件还包括多根I/O线、以及配置来分别连接互补位线与I/O线的多个列开关(YS)。在激活列开关之前，SAE信号激活读出放大器19，以在将存储单元的信号足够地传送到互补位线之后，放大互补位线上的信号。考虑到从在模式解码器11处输入ACT命令到在延迟电路18处输入ACT命令的时间段，延迟电路18产生SAE信号。此外，考虑到延迟电路18的延迟时间、以及从在延迟电路18处输出SAE命令到激活读出放大器19的时间段，产生SAE信号。
当从模式解码器11输入READ命令和WRIT命令时，列地址锁存电路20从地址输入端子102接收包括列地址的信号。
列控制电路21接收来自列地址锁存电路20的列地址和来自控制逻辑13的CL。列控制电路21向列解码器22输出列地址，以在由CL指示的定时，在数据I/O端子103上输出由列地址指示的互补位线上的放大信号。
列解码器22根据列地址，选择列开关，从而将互补位线上的信号传送到I/O线。
MAMP 23放大I/O线上的信号。FIFO 24对MAMP 23放大的信号进行缓冲，并输出缓冲信号。I/O驱动器25向数据I/O端子103输出缓冲信号。配置DLL 26，以调整信号输出的定时。
参考图2，参考信号发生器17包括延迟时钟信号发生器30、信号比较器31、编码器32和延迟时间寄存器33。
延迟时钟信号发生器30包括被配置来分别产生第零到第十五延迟时钟信号的第零到第十五时钟延迟元件300到315。本实施例的第零到第十五时钟延迟元件300到315的每一个具有与其它元件相同的结构。第零时钟延迟元件300将时钟信号延迟单位延迟时间，以产生第零延迟时钟信号。第N1时钟延迟元件将第N1-1延迟时钟信号延迟单位延迟时间，以产生第N1延迟时钟信号，其中N1是从1到15的整数。将第零到第十五延迟时钟信号进一步延迟公共偏移延迟时间。
信号比较器31包括第零到第十五比较器电路320到335。本实施例的第零到第十五比较器电路320到335的每一个具有与其它电路相同的结构。第零到第十五比较器电路320到335分别将第零到第十五延迟时钟信号与时钟信号比较，以分别检测第零到第十五延迟时钟信号是否与时钟周期近似相等。
图3示出本实施例的第零时钟延迟元件300和第零比较器电路320。第零时钟延迟元件300包括第一到第五与非(NAND)电路341到345。第一与非电路341接收STOPIN信号和SIN信号。第一与非电路341接收REF命令，作为STOPIN信号，并且接收时钟信号，作为SIN信号。第一到第四与非电路341到344将时钟信号延迟单位延迟时间，并将其输出，作为SOUT信号。第N2时钟延迟元件的SOUT信号是第(N2+1)时钟延迟元件的SIN信号，其中N2是从1到14的整数。当第零时钟延迟元件300接收到高电平的REF命令时，激活延迟电路30。当第零时钟延迟元件300未接收到REF命令或作为STOPIN信号的低电平信号时，不激活延迟电路30。配置第五与非电路345，以调整单位延迟时间。
参考图3，第零比较器电路320包括第六到第八与非电路346到348和非(NOT)电路349。第六与非电路346将第零延迟时钟信号延迟公共偏移延迟时钟，然后第七与非电路347将其与时钟信号相比较。
第N3比较器电路接收由第六与非电路346进一步延迟的第N3延迟时钟信号。第N3比较器电路还接收时钟信号和EDGIN信号，并输出EDGOUT信号和DETECT信号。第N3比较器电路的EDGOUT信号输入第(N3+1)比较器电路，作为EDGIN信号，其中是N3从0到14的整数。第零比较器电路的EDGIN信号在产生参考信号期间，处于高电平。
时钟信号包括第一上升沿和第二上升沿。通过延迟第一上升沿，产生第零到第十五延迟时钟信号的上升沿。第二上升沿出现在第一上升沿之后。
如果由第六与非电路346进一步延迟的第N4延迟时钟信号的上升沿(下称延迟上升沿)早于第二上升沿而上升，并且延迟上升沿与第二上升沿之差是半个时钟周期或更多，则将EDGOUT信号设为低电平，其中N4是从0到15的整数。如果延迟上升沿早于第二上升沿而上升，并且延迟上升沿与第二上升沿之差少于半个时钟周期，则将EDGOUT信号设为高电平。如果延迟上升沿迟于第二上升沿而上升，并且延迟上升沿与第二上升沿之差少于半个时钟周期，则将EDGOUT信号设为低电平。
只有当EDGIN信号处于高电平，并且EDGOUT处于低电平时，第八与非电路348和非电路349才将DETECT信号设为低电平。因此，只有当第N5延迟信号的延迟上升沿迟于第二上升沿而上升，并且第(N5-1)延迟信号的延迟上升沿早于第二上升沿而上升时，才将DETECT信号设为低电平，因此，N5是形成代表时钟周期的参考延迟时间所需的单位延迟时间的特定个数。
由第零到第十五比较器电路320到335产生的DETECT信号形成16位的参考信号。参考信号指示形成代表时钟周期的参考延迟时间所需的单位延迟时间的特定个数。参考延迟时间是公共偏移延迟时间与一个或多个单位延迟时间之和。编码器32对参考信号编码，并产生4位的编码参考信号。
延迟时间寄存器33存储编码参考信号。
参考图4，延迟电路18包括解码器40、第零到第五延迟单元41到46、第零到第五选择器47到52、以及选择器控制器53。
解码器40对存储在参考信号发生器17的延迟电路寄存器33中的编码参考信号进行解码。
第零到第五延迟单元41到46的每一个具有与其它单元相同的结构。第零到第五延迟单元41到46分别接收第零到第五输入信号，以及来自解码器40的解码参考信号。第一到第六延迟单元41到46分别输出通过将第零到第五输入信号延迟由参考信号指示的参考延迟时间而产生的第零到第五延迟信号。
参考图5，第N6延迟单元包括第零到第十五信号延迟元件416到431，其中N6是从0到5的整数。
参考图6，第N7信号延迟元件包括第九到第十三与非电路439到443，其中N7是从0到15的整数。第N7信号延迟元件接收STOPIN信号、SIN信号、SEL信号和RIN信号，并输出SOUT信号、STOPOUT信号和ROUT信号。
第零信号延迟元件416的SIN信号是第N6延迟单元的第N6输入信号。第N8信号延迟元件的SIN信号是第(N8-1)信号延迟元件的SOUT信号，其中N8是从1到15的整数。第九到第十与非电路439到440串联，并将SIN延迟，以产生SOUT信号。
将解码参考信号划分为要输入第零到第十五信号延迟元件416到431中的SEL信号。如果参考信号指示形成参考延迟时间所需的单位延迟时间的特定个数是N9，则将要输入到第(N9-1)信号延迟元件中的SEL信号设为高电平，其余的SEL信号设为低电平。只有当SEL信号为高时，第十三与非电路443才向第十一与非电路441传送SOUT信号。如果SEL信号为低，则第十三与非电路443将第十一与非电路441与第十与非电路440分离。
要从第N10延迟单元的第零信号延迟元件416输出的ROUT信号是N10延迟信号，其中N10是从0到14的整数。第N11信号延迟元件的RIN信号是第(N11+1)信号延迟元件的ROUT信号，其中N11是从0到14的整数。第十一和第十二与非电路441和442串联。如果第十三与非电路443将第十一与非电路441与第十与非电路440分离，则第十一和第十二与非电路441和442将RIN信号延迟，以产生ROUT信号。如果第十三与非电路443向第十一与非电路441传送SOUT信号，则第十一和第十二与非电路441和442将SOUT信号延迟，以产生ROUT信号。
第九到第十二与非电路439到442总共将信号延迟单位延迟时间。第十三与非电路443将信号延迟公共偏移延迟时间。
第N12信号延迟元件的STOPIN信号是第(N12-2)信号延迟元件的STOPOUT信号，其中N12是从2到15的整数。第零和第一信号延迟元件的STOPIN信号为高。如果第N13信号延迟元件的STOPIN信号处于高电平，则激活第N13信号延迟元件，其中N13是从0到15的整数。如果第N13信号延迟元件的STOPIN信号处于低电平，则不激活第N13信号延迟元件。
当由参考信号指示的、形成参考延迟时间所需的单位延迟时间的特定个数是N14时，第零到第(N14-1)信号延迟元件的第九到第十二与非电路439到442将输入到第零信号延迟元件416的SIN信号延迟。第(N14-1)信号延迟元件416的第十三与非电路进一步将第零信号延迟元件416的SIN信号延迟公共偏移延迟时间。
第零到第五选择器和选择器控制器形成选择部分，以根据CL，选择应该使用第零到第五延迟单元41到46中的多少个延迟单元来延迟输入信号。
第N15选择器输出第N15输入信号或第N15延迟信号之一，其中N15是从0到5的整数。第零输入信号是ACT命令。第(N16+1)输入信号是从第N16选择器输出的信号，其中N16是从1到4的整数。从第五选择器52输出的信号是SAE命令。
选择器控制器53具有如图7所示的表420。表420示出了CL与形成想要的延迟时间所需的参考延迟时间的重复个数。对于CL为5、6、7、8、9和10，参考延迟时间的重复个数分别是3、4、4、5、6和6。选择器控制器53根据与从控制逻辑13接收的CL相对应的参考延迟时间的重复个数，控制第零到第五选择器47到52。选择器控制器53可以接收另一信号，该信号直接或间接地指示tRCD，而不是CL。如果参考延迟时间的重复个数是N17，其中N17小于6，则控制第零到第(N17-1)选择器，以分别输出第零到第(N17-1)延迟信号，并控制第N17到第五选择器，以分别输出第N17到第六输入信号。如果参考延迟时间的重复个数是6，则控制第零到第五选择器，以分别输出第零到第五延迟信号。延迟电路18将ACT命令延迟延迟时间，产生SAE信号。通过用N4乘以参考延迟时间，获得延迟时间。
图8是表421，示出了半导体存储器件1的规格与延迟电路18的配置之间的关系。
半导体存储器件1的规格包括半导体存储器件1的数据速率、时钟周期tCK、CL和tRCD。从包括800、1066、1333和1600MHz的组中选择数据速率。因为DDR-SDRAM的时钟频率是数据速率的一半，所以对于800、1066、1333和1600MHz的数据速率，tCK分别是2.5、1.875、1.5和1.25ns。对于2.5ns的tCK，CL是5或6。对于1.875ns的tCK，CL是6、7或8。对于1.5ns的tCK，CL是7、8或9。对于1.25ns的tCK，CL是8、9或10。本实施例的tRCD分别与CL指示的时间段相等。
延迟电路18的配置包括参考延迟时间的重复个数、延迟电路18的延迟时间、以及tRCD与延迟时间之差。表420中示出了参考延迟时间的重复个数与CL之间的关系。延迟电路18的每个延迟时间近似等于通过将tCK与参考延迟时间的重复个数相乘而得到的时间段。本实施例的延迟时间在6.0到10.0ns的范围内。延迟时间与对应的tRCD之差在3.8到5.6ns的范围内。
权利要求
1.一种半导体存储器件，被配置来根据具有时钟周期的时钟信号，延迟输入信号，所述半导体存储器件包括参考信号发生器，被配置来根据时钟信号产生参考信号，其中参考信号指示代表时钟周期的参考延迟时间；以及延迟电路，被配置来根据参考信号，将输入信号延迟延迟时间，以产生延迟信号，其中通过用正整数乘以参考延迟时间，可获得延迟时间。
2.根据权利要求1所述的半导体存储器件，其中参考延迟时间由特定个数的单位延迟时间确定；以及参考信号以所述特定个数的形式传输参考延迟时间。
3.根据权利要求2所述的半导体存储器件，其中参考信号发生器包括延迟时钟信号发生器和信号比较器；延迟时钟信号发生器包括第0到第k时钟延迟元件，其中第0时钟延迟元件将时钟信号延迟单位延迟时间，产生第0延迟时钟信号，第m时钟延迟元件将第(m-1)延迟时钟信号延迟单位延迟时间，产生第m延迟时钟信号，m是从1到k的整数；信号比较器将第0到第k延迟时钟信号与时钟信号相比较，检测所述特定个数；延迟电路包括第0到第n延迟单元，其中第0到第n延迟单元分别将第0到第n输入信号延迟，产生第0到第n延迟信号，第0输入信号是输入信号，第(p-1)延迟信号是第p输入信号，p是从1到n的整数，第n延迟信号是所述延迟信号；以及第r延迟单元包括多个信号延迟元件，r是从0到n的整数，信号延迟元件将第r输入信号延迟单位延迟时间，并且由信号延迟元件中的s个将第r输入信号延迟，s是所述特定个数。
4.根据权利要求3所述的半导体存储器件，其中还将第0到第k延迟时钟信号延迟公共偏移延迟时间；以及还将第0到第n延迟信号延迟公共偏移延迟时间。
5.根据权利要求1到4之一所述的半导体存储器件，还包括多根字线；多个存储单元，可由激活的字线选择；多根位线，配置来传输所选存储单元的信号；以及多个读出放大器，配置来放大位线上的信号，其中半导体存储器件在第一定时接收第一命令和行地址，根据行地址激活字线，将第一命令延迟以产生读出放大器使能信号，接收第二命令，在接收到第二命令之后在第二定时接收列地址，响应读出放大器使能信号激活读出放大器，并根据列地址输出位线上的放大信号；所述输入信号是第一命令；以及所述延迟信号是读出放大器使能信号。
6.根据权利要求1所述的半导体存储器件，其中n是可选的。
7.根据权利要求5所述的半导体存储器件，还包括选择部分，用于根据第一定时与第二定时之间的时钟周期的另一特定个数，选择n。
8.根据权利要求5所述的半导体存储器件，其中半导体存储器件在第三定时输出放大信号；以及所述另一特定个数是读等待时间，读等待时间示出在第二定时与第三定时之间应该经过多少个时钟周期。
9.一种半导体存储器件，被配置来根据具有时钟周期的时钟信号，延迟有效命令，所述半导体存储器件包括参考信号发生器，被配置来根据时钟信号产生参考信号，其中参考信号指示代表时钟周期的参考延迟时间；以及读出放大器使能信号发生器，被配置来根据参考信号，将有效命令延迟延迟时间，以产生读出放大器使能信号，其中通过用正整数乘以参考延迟时间，可获得延迟时间。
全文摘要
公开了一种配置来根据具有时钟周期的时钟信号，延迟输入信号的半导体存储器件。半导体存储器件包括参考信号发生器和延迟电路。配置参考信号发生器，以根据时钟信号产生参考信号。参考信号指示代表时钟周期的参考延迟时间。配置延迟电路，以根据参考信号，将输入信号延迟时间，产生延迟信号。通过用正整数乘以参考延迟时间，可获得延迟时间。
文档编号G11C11/4076GK1967716SQ200610148589
公开日2007年5月23日 申请日期2006年11月15日 优先权日2005年11月18日
发明者野田浩正, 藤泽宏树 申请人:尔必达存储器股份有限公司