专利名称：组合存储单元的制作方法
技术领域：
本发明涉及一种存储单元，特别是涉及一种具有随机存取存储模式与只 读存储模式的组合存储单元。
背景技术：
随机存取内存(random access memory)与只读存储器(read only memory) 是电子系统中经常使用到的半导体内存(semiconductor memory),在传统的 芯片设计上，通常会以不同的区块来设置随机存取内存与只读存储器。
美国专利案号US 7， 023， 744揭露了一种可编程逻辑组件(programmable logic device; PLD),其为一种可再组态的随机存取存储-只读存储单元 (reconfigurable SRAM-ROM cell),如图1所示，该组合存储单元(combo memory eel 1)包括一静态随机存取存储单元与一只读存储单元，静态随机存 取存储单元由交互耦接的反相器320、 325以及一通闸(pass gate)33G所组 成，该只读存储单元由连结点340与晶体管335所组成，晶体管335的栅极 为一模式切换信号MC所控制，当MC为低电平时，晶体管335为关闭状态， 此组合存储单元与一普通的静态随机存取存储单元无异，当MC为高电平时， 晶体管335为导通状态，因此交互耦接的反相器320、 325的输入/输出节点 CB/CBb之一会通过连结点34G与晶体管335被拉到接地电位，此时此组合存 储单元处于只读存储模式，同时交互耦接的反相器320、 325的输入/输出节 点CB/CBb何者为1也决定了此组合存储单元的存储状态。
在美国专利案号US 7,023,744所揭露的組合存储单元中，只读存储码 (ROM code)的编程是直接编程于交互耦接的反相器320、 325的输入/输出节 点CB/CBb，同时相较于传统的静态随机存取存储单元，其多了一个额外的晶 体管335。
发明内容
依据本发明的一实施例的一种组合存储单元有一随机存取存储模式与
一只读存储模式，并有第一与第二逻辑状态，其中，第一逻辑状态的电平高 于第二逻辑状态的电平，该存储单元包括一静态随机存取存储单元以及一掩
月莫式只读存储编码器(mask read only memory code; mask ROM code), 静态 随机存取存储单元包括第一与第二反相器，第一反相器包括一第一 P型金属 氧化物半导体晶体管与一第一 N型金属氧化物半导体晶体管，且该第一 P型 金属氧化物半导体晶体管与该第一 N型金属氧化物半导体晶体管的栅极共同 连接至一第一输入节点，该第一 P型金属氧化物半导体晶体管与该第一 N型 金属氧化物半导体晶体管的漏极共同连接至一第 一输出节点，第二反相器包 括一第二 P型金属氧化物半导体晶体管与一第二 N型金属氧化物半导体晶体 管，且该第二 P型金属氧化物半导体晶体管与该第二 N型金属氧化物半导体 晶体管的栅极共同连接至一第二输入节点，该第二 P型金属氧化物半导体晶 体管与该第二 N型金属氧化物半导体晶体管的漏极共同连接至一第二输出节 点，其中，该第一输入节点与该第二输出节点耦接，且该第一输出节点与该 第二输入节点耦接，掩膜式只读存储编码器与该第一与第二 P型金属氧化物 半导体晶体管的源极耦接或与该第一与第二 N型金属氧化物半导体晶体管的 源极耦接，并决定存储单元为该随机存取存储模式或该只读存储模式。
依据本发明的另 一实施例的一种组合存储单元有一随机存取存储模式与 一只读存储模式，并有第一与第二逻辑状态，其中，第一逻辑状态的电平高 于第二逻辑状态的电平，该存储单元包括一静态随机存取存储单元以及第一 与第二掩膜式只读存储编码器(mask read only memory code; mask ROM code), 静态随机存取存储单元包括第一与第二反相器，第一反相器包括一第一 P型 金属氧化物半导体晶体管与一第一 N型金属氧化物半导体晶体管，且该第一 P型金属氧化物半导体晶体管与该第一 N型金属氧化物半导体晶体管的栅极 共同连接至一第一输入节点，该第一 P型金属氧化物半导体晶体管与该第一 N型金属氧化物半导体晶体管的漏极共同连接至一第一输出节点，第二反相 器包括一第二 P型金属氧化物半导体晶体管与一第二 N型金属氧化物半导体 晶体管，且该第二 P型金属氧化物半导体晶体管与该第二 N型金属氧化物半 导体晶体管的栅极共同连接至一第二输入节点，该第二 P型金属氧化物半导 体晶体管与该第二 N型金属氧化物半导体晶体管的漏极共同连接至一第二输 出节点，该第二 P型金属氧化物半导体晶体管与该第二 N型金属氧化物半导 体晶体管的源极分别连接至该第一与该第二逻辑状态的电平，其中，该第一 输入节点与该第二输出节点耦接，且该第 一输出节点与该第二输入节点耦接， 第一与第二掩膜式只读存储编码器分别与该第一 p型金属氧化物半导体晶体
管的源极与该第一 N型金属氧化物半导体晶体管的源极耦接，并决定存储单 元为该随机存取存储模式或该只读存储模式。
依据本发明的又一 实施例的 一种组合存储单元有 一 随机存取存储模式与 一只读存储模式，并有第一与第二逻辑状态，其中，第一逻辑状态的电平高 于第二逻辑状态的电平，该存储单元包括包括一静态随机存取存储单元以及 一掩膜式只读存储编码器(mask read only memory code; mask ROM code), 静态随机存取存储单元包括第一、第二与第三金属氧化物半导体晶体管，第 一金属氧化物半导体晶体管有一源极耦接至一写入位线，以及一栅极耦接至 写入字符线，第二金属氧化物半导体晶体管有一栅极耦接至该第 一金属氧化 物半导体晶体管的漏极，第三金属氧化物半导体晶体管有一源极耦接至该第 二金属氧化物半导体晶体管的漏极， 一栅极耦接至一读取字符线，以及一漏 极耦接至一读取位线，掩膜式只读存储编码器与第二金属氧化物半导体晶体 管的源极耦接，并决定存储单元为该随机存取存储模式或该只读存储模式。
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举 出较佳实施例，并配合附图，作详细说明如下。
图l所示为美国专利案号US 7，023，744所揭露的一种组合存储单元。 图2所示为依据本发明一实施例的组合存储单元的电路图。 图3A与图3B所示为图2中组合存储单元200位于只读存储模式的电路 示意图。
图3C所示为图2中组合存储单元200位于随机存取存储模式的电路示意图。
图4所示为图2中组合存储单元200的变形的电路示意图。 图5A与图5B所示为图4中组合存储单元400位于只读存储模式的电路 示意图。
图5C所示为图4中组合存储单元400位于随机存取存储模式的电路示意图。
图6A所示为图2中组合存〗诸单元200的一变形的电i 各示意图。
图6B所示为图4中组合存储单元400的一变形的电路示意图。 图7A所示为图2中组合存储单元200的另一变形的电路示意图。 图7B所示为图4中组合存储单元400的另一变形的电路示意图。 图8所示为依据本发明另一实施例的组合存储单元的电路图。 图9所示为依据本发明又一实施例的组合存储单元的电路图。 图IOA与图IOB所示为图9中组合存储单元900位于只读存储模式的电 路示意图。
图10C所示为图9中组合存储单元900位于随机存取存储模式的电路示 意图。
图11所示为图9中组合存储单元900的一变形的电路示意图。 图12所示为图9中组合存储单元900的另一变形的电路示意图。 附图符号说明
200、 300、 400、 500、 600、 600， 、 700、 700， 、 800、 900 ~组合存储
单元；
210 ~静态随机存取存储单元； 220 ~掩膜式只读存储编码器；
211 ~第一反相器； 213 ~第二反相器； 230 ~反相器； 240 ~緩冲器；
PI ~第一 P型金属氧化物半导体晶体管； P2 ~第二 P型金属氧化物半导体晶体管； Nl ~第一 N型金属氧化物半导体晶体管； N2 ~第二 N型金属氧化物半导体晶体管； Tl ~第一存取晶体管； T2 ~第二存取晶体管；
T3 第三存取晶体管；
Vcc ~电源电4立；
BL、 BL， ~位线；
BLB、 BLB， -互补位线'，
WL、 WLA、 WLB-字符线；
1、 2、 3、 4-可编程的连结点:
RAME-控制信号；
320、 325 ~反相器；
T4-第四存取晶体管； GND 接地电位；
330 ~通闸;335 ~晶体管； 340 ~连结点；
MC-模式切换信号；
CB/CBb 输入/输出节点；
810-静态随机存取存储单元；
820 ~掩膜式只读存储编码器；
811 ~第一金属氧化物半导体晶体管；
812 ~第二金属氧化物半导体晶体管； 813 第三金属氧化物半导体晶体管；
WWL ~写入字符线； RWL ~读取字符线;
WBL ~写入位线； RBL ~读取位线；
910-静态随机存取存储单元；
920 ~第一掩膜式只读存储编码器；
930 ~第二掩膜式只读存储编码器；
940 ~反相器； 950 ~緩沖器。
具体实施例方式
图2所示为依据本发明一实施例的组合存储单元的电路图，该组合存储 单元200有一随机存取存储模式与一只读存储模式，并有第一与第二逻辑状 态，其中，第一逻辑状态的电平Vcc高于第二逻辑状态的电平GND，该存储 单元包括一静态随机存取存储单元210以及一掩膜式只读存储编码器(mask read only memory code; mask ROM code) 220,静态随机存取存储单元包括 第一与第二反相器211、 213以及第一与第二存取晶体管Tl、 T2,第一反相 器211包括一第一 P型金属氧化物半导体晶体管PI与一第一 N型金属氧化物 半导体晶体管Nl,且该第一 P型金属氧化物半导体晶体管PI与该第一 N型 金属氧化物半导体晶体管Nl的栅极共同连接至一第一输入节点II,该第一 P 型金属氧化物半导体晶体管PI与该第一 N型金属氧化物半导体晶体管Nl的 漏极共同连接至一第一输出节点Ol，第二反相器213包括一第二P型金属氧 化物半导体晶体管P2与一第二N型金属氧化物半导体晶体管N2，且该第二P 型金属氧化物半导体晶体管P2与该第二 N型金属氧化物半导体晶体管N2的 栅极共同连接至一第二输入节点12,该第二P型金属氧化物半导体晶体管P2 与该第二N型金属氧化物半导体晶体管N2的漏极共同连接至一第二输出节点 02,其中，该第一P型金属氧化物半导体晶体管Pl与该第二p型金属氧化物 半导体晶体管P2的源极耦接至一电源电位Vcc，该第一输入节点II与该第 二输出节点02耦接，且该第一输出节点Ol与该第二输入节点12耦接，第一 存取晶体管Tl耦接在一位线BL与该第一输出节点01之间，第二存取晶体管 T2耦接在一互补位线BLB与该第二输出节点02之间，且第一存取晶体管Tl 与第二存取晶体管T2的栅极为一字符线所控制，掩膜式只读存储编码器220 与该第一 N型金属氧化物半导体晶体管Nl与第二 N型金属氧化物半导体晶体 管N2的源极耦接，掩膜式只读存储编码器220包括可编程的连结点1、 2、 3、 与4,可编程的连结点1、 3分别可将第一 N型金属氧化物半导体晶体管Nl 与第二 N型金属氧化物半导体晶体管N2的源极选择性地耦接至一接地电位 GND的导线，可编程的连结点2、 4分别可将第一N型金属氧化物半导体晶体 管Nl与第二N型金属氧化物半导体晶体管N2的源极选择性地(通过一反相器 230)耦接至一控制信号RAME，其中，可编程的连结点l、 2、 3、与4可为一 扩散层(diffusion)、一接触层(contact)、一转接层(via)、 一金属层(metal)、 或任一工艺的掩膜层。
图3A所示为图2中组合存储单元200位于只读存储模式的电路示意图， 此时控制信号RAME为0，因此，第一 N型金属氧化物半导体晶体管Nl与第 二 N型金属氧化物半导体晶体管N2的源极可通过可编程的连结点1、 2、 3、 与4耦接至接地电位GND或电源电位Vcc，在图3A中，连结点1将第一N型 金属氧化物半导体晶体管Nl的源极耦接至接地电位GND，连结点4将第二 N 型金属氧化物半导体晶体管N2的源极耦接至电源电位Vcc，由于第二反相器 213的两端皆为电源电位Vcc,第二输出节点02也就为1,而相对地，第一 输出节点01也就为0，因此，组合存储单元200处于只读存储模式，且存储 状态为0。
图3B所示为图2中组合存储单元200位于只读存储模式的电路示意图， 此时控制信号RAME为0，因此第一 N型金属氧化物半导体晶体管Nl与第二 N 型金属氧化物半导体晶体管N2的源极可通过可编程的连结点1、 2、 3、与4 耦接至接地电位GND或电源电位Vcc，在图3B中，连结点2将第一N型金属 氧化物半导体晶体管Nl的源极耦接至电源电位Vcc，连结点3将第二 N型金 属氧化物半导体晶体管N2的源极耦接至接地电位GND，由于第一反相器211 的两端皆为电源电位Vcc，第一输出节点01也就为1，而相对地，第二输出
节点02也就为0，因此，组合存储单元200处于只读存储模式，且存储状态 为1。
图3C所示为图2中组合存储单元200位于随机存取存储模式的电路示意 图，此时控制信号RAME为1,因此第一 N型金属氧化物半导体晶体管Nl与 第二N型金属氧化物半导体晶体管N2的源极可通过可编程的连结点1、 2、 3、 与4耦接至接地电位GND，在图3C中，连结点1将第一N型金属氧化物半导 体晶体管Nl的源极耦接至接地电位GND，连结点4将第二 N型金属氧化物半 导体晶体管N2的源极耦接至接地电位GND，此时组合存储单元的组态与一平 常的六晶体管的静态随机存取内存(6T-SRAM)相同，因此组合存储单元200处 于随机存取存储模式。
图4所示为图2中组合存储单元200的变形的电路示意图，图4的组合 存储单元400与图2的组合存储单元200的差异在于，在图4中，第一N型 金属氧化物半导体晶体管Nl与第二 N型金属氧化物半导体晶体管N2的源极 耦接至接地电位GND，同时掩膜式只读存储编码器220与该第一 P型金属氧 化物半导体晶体管Pl与第二 P型金属氧化物半导体晶体管P2的源极耦接， 掩膜式只读存储编码器220包括可编程的连结点1、 2、 3、与4,可编程的连 结点2、 4分别可将第一 P型金属氧化物半导体晶体管Pl与第二 P型金属氧 化物半导体晶体管P2的源极选择性地耦接至一电源电位Vcc的导线，可编程 的连结点1、 3分别可将第一 P型金属氧化物半导体晶体管Pl与第二 P型金 属氧化物半导体晶体管P2的源极选择性地(通过一緩沖器2M)耦接至一控制 信号RAME。当掩膜式只读存储编码器220使得第一 P型金属氧化物半导体晶 体管Pl与第二 P型金属氧化物半导体晶体管P2的源极都被耦接至电源电位 Vcc时，组合存储单元400处于随机存取存储模式，当掩膜式只读存储编码 器220使得第一 P型金属氧化物半导体晶体管Pl与第二 P型金属氧化物半导 体晶体管P2的源极分别被耦接至不同的电位(电源电位Vcc与接地电位GND) 时，组合存储单元400处于只读存储模式。
图5A所示为图4中组合存储单元400位于只读存储模式的电路示意图， 此时控制信号RAME为0，因此第一 P型金属氧化物半导体晶体管Pl与第二 P 型金属氧化物半导体晶体管P2的源极可通过可编程的连结点1、 2、 3、与4 耦接至接地电位GND或电源电位Vcc，在图5A中，连结点1将第一P型金属 氧化物半导体晶体管Pl的源极耦接至接地电位GND,连结点4将第二 P型金
属氧化物半导体晶体管P2的源极耦接至电源电位Vcc,由于第一反相器211 的两端皆为接地电位GND，第一输出节点01也就为0，而相对地，第二输出 节点02也就为1，因此，组合存储单元400处于只读存储模式，且存储状态 为0。
图SB所示为图4中组合存储单元400位于只读存储模式的电路示意图， 此时控制信号RAME为0，因此第一 P型金属氧化物半导体晶体管Pl与第二 P 型金属氧化物半导体晶体管P2的源极可通过可编程的连结点1、 2、 3、与4 耦才妾至4妄地电位GND或电源电位Vcc,在图5B中，连结点2将第一P型金属 氧化物半导体晶体管Pl的源极耦接至电源电位Vcc，连结点3将第二 P型金 属氧化物半导体晶体管P2的源极耦接至接地电位GND,由于第二反相器213 的两端皆为接地电位GND，第二输出节点02也就为0,而相对地，第一输出 节点01也就为1，因此，组合存储单元400处于只读存储模式，且存储状态 为1。
图5C所示为图4中组合存储单元400位于随机存取存储模式的电路示意 图，此时控制信号RAME为1,因此第一 P型金属氧化物半导体晶体管Pl与 第二P型金属氧化物半导体晶体管P2的源极可通过可编程的连结点1、 2、 3、 与4耦接至电源电位Vcc，在图5C中，连结点2将第一P型金属氧化物半导 体晶体管Pl的源极耦接至电源电位Vcc，连结点3将第二 P型金属氧化物半 导体晶体管P2的源极耦接至电源电位Vcc,此时组合存储单元的组态与一平 常的六晶体管的静态随机存取内存(6T-SRAM)相同，因此组合存储单元400处 于随机存取存储模式。
图6A所示为图2中组合存储单元200的一变形的电路示意图，图6B的 组合存储单元600与图2的组合存储单元200的差异在于，在图6A中，组合 存储单元600的第一存取晶体管Tl耦接在一第一位线BL与该第一输出节点 01之间，第二存取晶体管T2耦接在第一互补位线BLB与该第二输出节点02 之间，且第一存取晶体管Tl与第二存取晶体管T2的栅极为第一字符线WLA 所控制，且组合存储单元6OO更包括第三与第四存取晶体管T3、 T4，该第三 存取晶体管T3耦接在该第一输出节点01与一第二位线BL，之间，该第四存 取晶体管T4耦接在该第二输出节点02与一第二互补位线BLB，之间，且该 第三存取晶体管T3与第四存取晶体管T4的栅极为一第二字符线WLB所控制。
图6B所示为图4中组合存储单元400的一变形的电路示意图，图6B的
组合存储单元600'与图4的组合存储单元400的差异在于，在图6B中，组 合存储单元600，的第一存取晶体管Tl耦接在一第一位线BL与该第一输出 节点01之间，第二存取晶体管T2耦接在第一互补位线BLB与该第二输出节 点02之间，且第一存取晶体管Tl与第二存取晶体管T2的栅极为第一字符线 WLA所控制，且组合存储单元600更包括第三与第四存取晶体管T3、 T4，该 第三存取晶体管T3耦接在该第一输出节点01与一第二位线BL，之间，该第 四存取晶体管T4耦接在该第二输出节点02与一第二互补位线BLB，之间， 且该第三存取晶体管T3与第四存取晶体管T4的栅极为一第二字符线WLB所 控制。
图7A所示为图2中组合存储单元200的另一变形的电路示意图，图7A 的组合存储单元700与图2的组合存储单元200的差异在于，在图7A中，组 合存储单元700的第一存取晶体管Tl耦接在一写入位线WBL与该第一输出节 点01之间，该第二存取晶体管T2的栅极与源极分别耦接至该第二输出节点 02与一接地点GND,该第三存取晶体管T3耦接在第二存取晶体管T2的漏极 与一读取位线RBL之间，且该第一存取晶体管Tl与第三存取晶体管T3的栅 极为一字符线WL所控制。
图7B所示为图4中组合存储单元400的另一变形的电路示意图，图7B 的组合存储单元700，与图4的组合存储单元400的差异在于，在图7B中， 组合存储单元700，的第一存取晶体管Tl耦接在一写入位线WBL与该第一输 出节点01之间，该第二存取晶体管T2的栅极与源极分别耦接至该第二输出 节点02与一接地点GND,该第三存取晶体管T3耦接在第二存取晶体管T2的 漏极与一读取位线RBL之间，且该第一存取晶体管Tl与第三存取晶体管T3 的栅极为一字符线WL所控制。
图8所示为依据本发明另一实施例的组合存储单元的电路图，该组合存 储单元800有一随机存取存储模式与一只读存储模式，并有第一与第二逻辑 状态，其中，第一逻辑状态的电平Vcc高于第二逻辑状态的电平GND，该存 储单元包括一静态随机存取存储单元810以及一掩膜式只读存储编码器 (mask read only memory code; mask ROM code) 820，静态随机存取存储单 元810包括第一金属氧化物半导体晶体管811、第二金属氧化物半导体晶体 管812与第三金属氧化物半导体晶体管813,第一金属氧化物半导体晶体管 811有一源极耦接至一写入位线WBL,以及一栅极耦接至写入字符线鼎L,第
二金属氧化物半导体晶体管有一栅极耦接至该第一金属氧化物半导体晶 体管Tl的漏极，第三金属氧化物半导体晶体管T3有一源极耦接至该第二金 属氧化物半导体晶体管T2的漏极， 一栅极耦接至一读取字符线RWL，以及一 漏极耦接至一读取位线RBL，掩膜式只读存储编码器820与第二金属氧化物 半导体晶体管812的源极耦接，掩膜式只读存储编码器820包括可编程的第 一连结点1与第二连结点2，连结点1可选择性地将第二金属氧化物半导体 晶体管812的源极耦接至接地电位GND，连结点2可选择性地将第二金属氧 化物半导体晶体管812的源极(通过一反相器)耦接至一控制信号RAME,该控 制信号RAME的电平为电源电位Vcc或接地电位GND,当该存储单元为随机存 取存储模式时，该第二金属氧化物半导体晶体管812的源极耦接至该接地电 位GND。
图9所示为依据本发明又一实施例的组合存储单元的电路图，该组合存 储单元900有一随机存取存储模式与一只读存储模式，并有第一与第二逻辑 状态，其中，第一逻辑状态的电平Vcc高于第二逻辑状态的电平GND,该存 储单元包括一静态随机存取存储单元910以及第一与第二掩膜式只读存储编 码器(mask read only memory code; mask ROM code) 920、 930，静态随机存 取存储单元910包括第一反相器911与第二反相器913，第一反相器911包 括一第一 P型金属氧化物半导体晶体管PI与一第一 N型金属氧化物半导体晶 体管Nl，且该第一 P型金属氧化物半导体晶体管PI与该第一 N型金属氧化 物半导体晶体管Nl的栅极共同连接至一第一输入节点II,该第一 P型金属 氧化物半导体晶体管PI与该第一 N型金属氧化物半导体晶体管Nl的漏极共 同连接至一第一输出节点Ol，第二反相器913包括一第二P型金属氧化物半 导体晶体管P2与一第二 N型金属氧化物半导体晶体管N2，且该第二 P型金 属氧化物半导体晶体管P2与该第二 N型金属氧化物半导体晶体管N2的栅极 共同连接至一第二输入节点12,该第二 P型金属氧化物半导体晶体管P2与 该第二 N型金属氧化物半导体晶体管N2的漏极共同连接至一第二输出节点 02,该第二P型金属氧化物半导体晶体管P2与该第二N型金属氧化物半导体 晶体管N2的源极分别连接至该第一逻辑状态的电平(电源电位Vcc)与该第二 逻辑状态的电平(接地电位GND)，其中，第一存取晶体管Tl耦接在一位线BL 与该第一输出节点01之间，第二存取晶体管T2耦接在一互补位线BLB与该 第二输出节点02之间，且第一存取晶体管Tl与第二存取晶体管T2的栅极为 一字符线所控制，该第一输入节点II与该第二输出节点02耦接，且该第一 输出节点01与该第二输入节点12耦接，第一掩膜式只读存储编码器920与 第二掩膜式只读存储编码器930分别与该第一 P型金属氧化物半导体晶体管 Pl的源极与该第一 N型金属氧化物半导体晶体管Nl的源极耦接，掩膜式只 读存储编码器930包括可编程的连结点1、 2,可编程的连结点1可将第一 N 型金属氧化物半导体晶体管Nl源极选择性地耦接至一接地电位GND的导线， 可编程的连结点2可将第一 N型金属氧化物半导体晶体管Nl的源极选择性地 (通过一反相器940)耦接至一控制信号RAME，掩膜式只读存储编码器920包 括可编程的连结点3、 4,可编程的连结点3可将第一P型金属氧化物半导体 晶体管Pl源极选择性地耦接至一电源电位Vcc的导线，可编程的连结点4可 将第一 P型金属氧化物半导体晶体管Pl的源极选择性地(通过一緩冲器950) 耦接至该控制信号RAME,其中，可编程的连结点1、 2、 3、与4可为一扩散 层(diffusion)、 一接触层(contact)、 一转4妻层(via)、 一金属层(metal)、 或任一工艺的掩膜层。
图IOA所示为图9中组合存储单元900位于只读存储模式的电路示意图， 此时控制信号RAME为0，因此第一 P型金属氧化物半导体晶体管Pl与第一 N 型金属氧化物半导体晶体管Nl的源极可通过可编程的连结点1、 2、 3、与4 耦接至接地电位GND或电源电位Vcc,在图10A中，连结点1将第一N型金 属氧化物半导体晶体管Nl的源极耦接至接地电位GND，连结点4将第一 P型 金属氧化物半导体晶体管Pl的源极耦接至接地电位GND,由于第一反相器211 的两端皆为接地电位GND，第一输出节点01也就为0,而相对地，第二输出 节点02也就为1，因此，组合存储单元900处于只读存储模式，且存储状态 为0。
图IOB所示为图9中组合存储单元900位于只读存储模式的电路示意图， 此时控制信号RAME为0，因此第一 P型金属氧化物半导体晶体管Pl与第一 N 型金属氧化物半导体晶体管Nl的源极可通过可编程的连结点1、 2、 3、与4 耦接至接地电位GND或电源电位Vcc，在图10B中，连结点2将第一N型金 属氧化物半导体晶体管Nl的源极耦接至电源电位Vcc，连结点3将第一 P型 金属氧化物半导体晶体管Pl的源极耦接至电源电位Vcc，由于第一反相器211 的两端皆为电源电位Vcc,第一输出节点01也就为1，而相对地，第二输出 节点O2也就为0，因此，组合存储单元900处于只读存储模式，且存储状态
为1。
图10C所示为图9中组合存储单元900位于随机存取存储模式的电路示 意图，此时控制信号RAME为1，因此第一 P型金属氧化物半导体晶体管PI 与第一 N型金属氧化物半导体晶体管Nl的源极可通过可编程的连结点1、 2、 3、与4耦接至接地电位GND或电源电位Vcc,在图10C中，连结点3将第一 P型金属氧化物半导体晶体管Pl的源极耦接至电源电位Vcc，连结点1将第 一 N型金属氧化物半导体晶体管Nl的源极耦接至接地电位GND，此时组合存 储单元的组态与 一平常的六晶体管的静态随机存取内存(6T-SRAM)相同，因此 组合存储单元900处于随机存取存储模式。
图11所示为图9中组合存储单元900的一变形的电路示意图，图1的组 合存储单元300与图9的组合存储单元900的差异在于，在图11中，组合存 储单元300的第一存取晶体管Tl耦接在一第一位线BL与该第一输出节点01 之间，第二存取晶体管T2耦接在第一互补位线BLB与该第二输出节点02之 间，且第一存取晶体管Tl与第二存取晶体管T2的栅极为第一字符线WLA所 控制，且组合存储单元300更包括第三与第四存取晶体管T3、 T4,该第三存 取晶体管T3耦接在该第一输出节点01与一第二位线BLB之间，该第四存取 晶体管T4耦接在该第二输出节点02与一第二互补位线BLB，之间，且该第 三存取晶体管T3与第四存取晶体管T4的栅极为一第二字符线WLB所控制。
图12所示为图9中组合存储单元900的另一变形的电路示意图，图12 的组合存储单元500与图9的组合存储单元900的差异在于，在图U中，组 合存储单元500的第一存取晶体管Tl耦接在一写入位线WBL与该第一输出节 点01之间，该第二存取晶体管T2的栅极与源极分别耦接至该第二输出节点 02与一接地点GND，该第三存取晶体管T3耦接在第二存取晶体管T2的漏极 与一读取位线RBL之间，且该第一存取晶体管Tl与第三存取晶体管H的栅 极为一字符线WL所控制。
权利要求
1.一种组合存储单元，有一随机存取存储模式与一只读存储模式，并有第一与第二逻辑状态，其中，第一逻辑状态的电平高于第二逻辑状态的电平，该存储单元包括一静态随机存取存储单元，包括一第一反相器，包括一第一P型金属氧化物半导体晶体管与一第一N型金属氧化物半导体晶体管，且该第一P型金属氧化物半导体晶体管与该第一N型金属氧化物半导体晶体管的栅极共同连接至一第一输入节点，该第一P型金属氧化物半导体晶体管与该第一N型金属氧化物半导体晶体管的漏极共同连接至一第一输出节点；以及一第二反相器，包括一第二P型金属氧化物半导体晶体管与一第二N型金属氧化物半导体晶体管，且该第二P型金属氧化物半导体晶体管与该第二N型金属氧化物半导体晶体管的栅极共同连接至一第二输入节点，该第二P型金属氧化物半导体晶体管与该第二N型金属氧化物半导体晶体管的漏极共同连接至一第二输出节点；其中，该第一输入节点与该第二输出节点耦接，且该第一输出节点与该第二输入节点耦接；以及一掩膜式只读存储编码器，与该第一与第二P型金属氧化物半导体晶体管的源极耦接或与该第一与第二N型金属氧化物半导体晶体管的源极耦接，并决定该存储单元为该随机存取存储模式或该只读存储模式。
2. 如权利要求1所述的组合存储单元，其中，该掩膜式只读存储编码器 将组合存储单元编码为该随机存取存储模式时，该第一与第二 P型金属氧化 物半导体晶体管的源极通过该掩膜式只读存储编码器连接至该第一逻辑状态 的电平。
3. 如权利要求1所述的组合存储单元，其中，该掩膜式只读存储编码器 将组合存储单元编码为该随机存取存储模式时，该第一与第二 N型金属氧化 物半导体晶体管的源极通过该掩膜式只读存储编码器连接至该第二逻辑状态 的电平。
4. 如权利要求1所述的组合存储单元，其中，该掩膜式只读存储编码器 将组合存储单元编码为该只读存储模式时，该第一与第二 N型金属氧化物半导体晶体管的源极分别通过该掩膜式只读存储编码器连接至该第一逻辑状态 与该第二逻辑状态的电平。
5. 如权利要求1所述的组合存储单元，其中，该掩膜式只读存储编码器 将组合存储单元编码为该只读存储模式时，该第一与第二P型金属氧化物半导体晶体管的源极分别通过该掩膜式只读存储编码器连接至该第一逻辑状态与该第二逻辑状态的电平。
6. 如权利要求1所述的组合存储单元，其中，该掩膜式只读存储编码器的编码通过一扩散层、 一接触层、 一转接层、一金属层或任一工艺的掩膜层与一控制信号所完成。
7. 如权利要求1所述的组合存储单元，更包括第一与第二存取晶体管， 该第 一存取晶体管耦接在该第 一输出节点与 一 第 一位线之间，该第二存取晶体管耦接在该第二输出节点与一第一互补位线之间，且该第一与第二存取晶 体管的栅极为一第一字符线所控制。
8. 如权利要求7所述的组合存储单元，更包括第三与第四存取晶体管， 该第三存取晶体管耦接在该第一输出节点与一第二位线之间，该第四存取晶体管耦接在该第二输出节点与一第二互补位线之间，且该第三与第四存取晶 体管的栅极为 一第二字符线所控制。
9. 如权利要求1所述的组合存储单元，更包括第一、第二与第三存取晶 体管，该第一存取晶体管耦接在该第一输出节点与一写入位线之间，该第二存取晶体管的栅极与源极分别耦接至该第二输出节点与 一接地点，该第三存 取晶体管耦接在第二存取晶体管的漏极与一读取位线之间，且该第一与第三 存取晶体管的栅极为一字符线所控制。
10. —种组合存储单元，有一随机存取存储模式与一只读存储模式，并 有第一与第二逻辑状态，其中，第一逻辑状态的电平高于第二逻辑状态的电平，该存储单元包括一静态随机存取存储单元，包括一第一金属氧化物半导体晶体管，有一源极耦接至一写入位线，以 及一栅极耦接至写入字符线；一第二金属氧化物半导体晶体管，有 一栅极耦接至该第 一金属氧化 物半导体晶体管的漏极；以及一第三金属氧化物半导体晶体管，有一源极耦接至该第二金属氧化物半导体晶体管的漏极， 一栅极耦接至一读取字符线，以及一漏极耦接至一读取位线；以及一掩膜式只读存储编码器，与第二金属氧化物半导体晶体管的源极耦接， 并决定该存储单元为该随机存取存储模式或该只读存储模式。
11. 如权利要求10所述的组合存储单元，其中，该掩膜式只读存储编码 器包括第一与第二连结点，可选择性地将第二金属氧化物半导体晶体管的源 极耦接至该第 一逻辑状态或该第二逻辑状态的电平。
12. 如权利要求11所述的组合存储单元，其中，当该组合存储单元为随 机存取存储模式时，该第二金属氧化物半导体晶体管的源极耦接至该第二逻 辑状态的电平。
全文摘要
一种组合存储单元，包括静态随机存取存储单元及掩膜式只读存储编码器，静态随机存取存储单元包括第一与第二反相器，第一反相器包括第一P型金属氧化物半导体晶体管与第一N型金属氧化物半导体晶体管，第二反相器包括一第二P型金属氧化物半导体晶体管与一第二N型金属氧化物半导体晶体管，掩膜式只读存储编码器与该第一与第二P型金属氧化物半导体晶体管的源极耦接或与该第一与第二N型金属氧化物半导体晶体管的源极耦接，并决定存储单元为随机存取存储模式或只读存储模式。
文档编号G11C7/00GK101202100SQ20061016693
公开日2008年6月18日 申请日期2006年12月15日 优先权日2006年12月15日
发明者石维强, 邱智康 申请人:智原科技股份有限公司