用于自刷新存储器单元的动态随机存取存储器设备及方法

专利名称：用于自刷新存储器单元的动态随机存取存储器设备及方法
技术领域：
本发明主要涉及半导体集成电路，更具体地，本发明涉及具有自刷新功 能的动态随机存取存储器设备和用于自刷新动态随机存取存储器的数据存 储单元的方法。
背景技术：
在动态随机存取存储器(DRAM)集成电路设备中，DRAM单元阵列 典型地以行和列布置，使得特定的DRAM单元可以通过指定其阵列中的 行和列来寻址。字线将单元的行连接到一组探测单元中数据的位线读出放 大器。然后在读取操作中，选择或者"列选择"读取放大器中的数据子集 用于输出。DRAM单元是"动态的"，从某种意义上是指存储数据，典型 地在充电和放电存储电容器的形式中，在相对短暂的时间段后，将会消失。 因此，为了保持信息，必须刷新DRAM单元的内容。存储电容器的充电 或放电状态必须以重复的方式重新应用到单个存储器单元。刷新操作之间 可允许的最大时间量由组成DRAM单元阵列的电容器的电荷存储能力决 定。DRAM制造商通常指定一个刷新时间，用于确保DRAM单元中的数 据保持。
刷新操作与读操作相似，但是没有数据被输出。在读取放大器读出单 元中的数据之后，进行恢复操作，使数据重新被写入单元中。因此，数据 被"刷新"。通过根据行地址启动字线，并且启动读取放大器，执行刷新 操作。此外，通过操作读取放大器而且不接收外部刷新地址，也可以执行 刷新操作。在此情况中，集成在DRAM芯片中的刷新地址计数器在接收 外部起始地址之后产生一个行地址。
刷新操作分为"自动刷新"和"自刷新"。在芯片运行期间，当周期 性产生和接收刷新命令时，发生自动刷新操作。在自动刷新期间，中断对 发往芯片的其他命令的接收，并且执行刷新。然后，芯片被允许接收和执 行其他命令。自刷新功能是在待机模式中，为了保持已经写入存储器单元的数据时，在DRAM内执行的刷新操作。
为了执行自刷新操作，当芯片在所谓"休眠"模式中运行时，建立单 元数据的定期内部读取和重写以防数据损失。内部定时器控制自刷新的频 率。自刷新控制电路包括内部振荡器、分频器和刷新计数请求模块。还可 以包括温度监控和可变刷新速率控制电路。在具有自刷新功能的已知动态 DRAM集成电路中，如果需要，操作模式自动地切换到自刷新模式执行自 刷新。
1987年1月13日授权给Ikuzaki的美国专利4636989公开了具有自动 刷新电路的动态MOS随机存取存储器。在此存储器中，当不产生地址选 通信号时，时钟发生器产生刷新时钟脉冲。1994年11月15日授权给Patel 等人的美国专利5365487公开了具有自刷新管理的DRAM。 1999年1月 19日授权给Sakakibara的美国专利5862093公开了具有刷新定时信号的动 态存储器设备，所述定时信号被产生用来探测执行自刷新的相关时间。
为了获取高速运行和高密度的集成电路，在许多半导体集成电路设备 中引入并实施了诸如卯nm、 65nm、 45nm的深亚微米CMOS工艺。使用 深亚微米工艺，MOS晶体管尺寸减小(即，减小了最小晶体管的尺寸) 并且晶体管的门限电压Vth降低。但是，降低的门限电压导致显著的亚门 限泄漏(即，当晶体管栅极电压低于门限电压时所存在的泄漏电流)，并 且因此基于此降低的门限电压的半导体集成电路在正常操作和功耗节省 模式的操作中都消耗更多的电能。由于DRAM单元包括用于耦合存储电 容器到位线的最小尺寸的存取晶体管，所存储的电荷可从存储电容器快速 泄漏。因此，需要更频繁的"自刷新"操作。
半导体集成电路(IC)正在变小，以在一个芯片上可以容纳更多的晶 体管，且获得更快的运行速度。但是，更小更快的CMOS类型的晶体管具 有更高的泄漏电流，并且这个泄漏电流问题在纳米级技术设备中成为 一个 严重的设计挑战。为了减少DRAM设备的待机功耗，由外部DRAM控制 逻辑提供"休目民"模式。在"休眠"模式中，为了保持单元数据，要求 DRAM单元周期性的被刷新。使用"自刷新"来完成。但是，更小更快的 CMOS晶体管具有显著的泄漏问题，导致需要比具有低泄漏电流问题的以 前的DRAM技术更频繁的进行"自刷新"操作。甚至更严重地，由于在 诸如高温、极快晶体管处理和极高电源电平等的某些极恶劣环境下的小单 元电容值，绝大部分以亚100纳米逻辑工艺制造的嵌入式DRAM宏(用在较大的片上系统应用中的DRAM存储器电路模块)要求非常频繁的"自 刷新"。在制造和/或设备运行期间，工艺、电压和温度(PVT)的组合可 轻易发生变化。因此，由于PVT可以变化，用于产生自刷新信号的内部自 振荡器应该可以覆盖较宽范围的DRAM单元保持时间。
如果工艺技术转变为45nm或者更小，DRAM单元保持时间的可变范 围可以下降到几微秒或者几毫秒。因此，当接收到自刷新模式进入请求时， 用于自刷新的内部振荡器需要在很短时间内被初始化，以产生自刷新信 号。必须在最短可能的单元保持时间(例如，微秒级)内产生自刷新信号 以正确地执行自刷新，并为了长期可靠的振荡特征而在最长可能的单元保 持时间(例如，毫秒级)内被保持。因此，需要寻找DRAM设备以执行 和获取可靠的自刷新，即使单元保持时间在很宽的范围变化。

发明内容
本发明的目的是提供一种具有自刷新功能的改进的动态随机存取存储 器(DRAM)和用于自刷新DRAM设备的存储器单元的改进的方法。
根据本发明的一个方面，本发明提供一种动态随机存取存储器(DRAM), 其可以选择性的在自刷新模式和非自刷新模式下运行。DRAM设备包括响应刷 新模式选捧来提供自刷新模式信号的探测电路。在DRAM设备中，振荡电路 响应DRAM功率指示信号产生振荡信号。自刷新请求电路响应自刷新模式信 号和振荡信号提供自刷新请求信号。刷新地址电路响应自刷新请求信号提供 被刷新的DRAM单元的刷新地址。例如，自刷新请求电路分别响应自刷新模式的进入和退出，启动和停止 自刷新请求信号。同样，振荡电路的一个例子是产生振荡信号的自激振荡器。 自激振荡器响应功率信号开始产生振荡信号。自激振荡持续到其变为非必要 为止。作为与电路的自刷新请求电路，基于自刷新模式信号，来选通和传输 作为自刷新请求信号的振荡信号。由于振荡信号产生于自激自刷新振荡，与 自刷新模式信号无关，振荡器不需要由自刷新模式信号启动。因此，DRAM 设备的单元保持时间不受振荡器启动时间的限制。从而，在非常宽范围的单 元保持时间内进行DRAM单元自刷新是可能的。自激振荡信号的产生未与自 刷新的进入和退出同步，振荡信号和自刷新模式信号之间可能存在冲突。
优选地，自刷新请求电路执行仲裁功能，用于在振荡信号和自刷新模式 信号之间仲裁临界时序情况。例如，仲裁功能通过具有锁存电路的逻辑电路实现。锁存电鴻4果测信号冲突并且将其保持直到脉冲逻辑状态的下一个相关 转变，来提供自刷新请求信号的脉冲。由锁存电路提供的仲裁功能阻止进入
自刷新模式之后的第一次自刷新尝试的故障，还可以阻止退出自刷新模式之 后的最后一次自刷新尝试的敌障。
根据本发明的另 一方面，本发明提供了 一种用于自刷新具有在自刷新模
式和非自刷新模式下运行的存储器单元的DRAM设备的方法。通过所述方法， 提供自刷新模式信号。自刷新模式信号分别在自刷新模式和非自刷新模式下 启动和停止。产生振荡信号，其和自刷新模式信号无关。响应自刷新模式信 号和振荡信号，提供自刷新请求信号。响应自刷新请求信号，提供地址信号。 通过地址信号，选择字线用于刷新所选字线的相应存储器单元。
例如，产生振荡信号的步骤包括响应功率信号产生自激振荡信号的步 骤。自刷新模式信号具有"高"和"低"逻辑状态。相似地，振荡信号具有 "高"和"低"逻辑状态。响应自刷新模式信号和振荡信号的逻辑状态，提 供自刷新请求信号。同样，响应自刷新模式信号和振荡信号的逻辑状态，停 止提供自刷新请求信号。
有利地，当自刷新模式信号和振荡信号二者的逻辑状态为"高，，时，基 于逻辑状态仲裁提供和停止自刷新请求信号的时序。例如，如果自刷新模式 信号的上升转变早于振荡信号的上升转变，则响应振荡信号的下一个上升转 变提供自刷新信号。如果振荡信号的上升转变早于自刷新模式信号的上升转 变，则响应振荡信号的下一个上升转变，停止自刷新信号的产生。
根据本发明的另一方面，提供一种自刷新控制器，用于在自刷新模式和 非自刷新模式下选择性的运行的动态随机存取存储器(DRAM)设备。在自刷 新控制器中，探测电路响应刷新模式选择，而提供自刷新模式信号。振荡电 路响应DRAM功率指示信号，产生振荡信号。响应自刷新请求信号，提供地 址信号用于刷新DRAM字线的相应存储器单元。
根据本发明的实施例，具有较窄宽度的不可预测的自刷新请求脉冲的产 生被阻止。提供由于受自激振荡信号支持而具有宽范围单元保持时间的可靠 的自刷新请求信号。另外，可以增加温度补偿电路，用于根据温度随自激振 荡器而产生的变化来控制或调整自刷新周期。
对本领域普通技术人员来说，通过结合附图阅读下面的具体实施例的 描述，本发明的其他方面和特征是显而易见的。


结合附图，仅通过示例来说明本发明的一些实施例，其中
图1A示例性说明传统动态随机存取存储器(DRAM)设备中的自刷新控
制电路方框图1B示例性^兌明图U所示DRAM设备的信号时序；
图2为根据本发明一个实施例的DRAM设备自刷新控制器的方框图3为根据本发明一个实施例示例性说明DRAM设备自刷新控制器的方
框图4A为在进入和退出自刷新模式时自刷新模式信号和自刷新振荡信号 之间没有交迭情况下操作图3所示DRAM设备的信号的时序图4B为在进入和退出自刷新模式时自刷新模式信号和自刷新振荡信号 之间存在交迭情况下操作图3所示DRAM设备的信号的时序图5为根据本发明另一个实施例示例性说明DRAM设备自刷新控制器的 方框图6为在进入和退出自刷新模式时自刷新模式信号和自刷新振荡信号之 间存在交迭情况下操作图5所示DRAM设备的信号的时序图7为示例性说明包括在图5所示DRAM设备中的自刷新请求发生器的
仲裁操作的流程图；和
图8为根据本发明的一个实施例示例性说明DRAM设备自刷新控制器的
方框图。
具体实施例方式
下面在对本发明具体实施例的详细描述中，将参照作为其中一部分的 说明书附图，并且对本发明可以实施的特定具体实施例的图解也在其中示 出。这些实施例描述的足够详细，以使本领域普通技术人员能够实现本发 明，应当理解，也可使用其他实施例，并且可以在不脱离本发明范围的情 况下做出逻辑的、电子的和其他改变。因此，下面的详细描述不应理解成 限制本发明，并且本发明的保护范围由所附的权利要求确定。
图1A示出传统动态随机存取存储器(DRAM)中的自刷新控制器并且图 1B示出图1A所示DRANH殳备的信号的相对时序。参照图1A和图1B，通过命 令信号lll可以激活"自刷新"模式，也被称为"休眠"模式。响应具有自 刷新进入命令"自刷新进入"的命令信号lll，自刷新模式探测器113启动自刷新模式信号115，使其激活为"高"(即，"高"逻辑电平电压VDD)。响 应"高"电平自刷新模式信号115，初始化内部振荡器117，以开始产生具 有预定持续时间和频率的自刷新振荡信号119。振荡信号119通过自刷新请 求发生器121与其他信号相结合，该自刷新请求发生器121随后产生自刷新 请求振荡信号123。请求信号123启动内部行地址计数器125来产生具有合 适的内部行地址的信号127。行地址解码器129由自刷新请求信号123控制， 其解码内部行地址以提供已解码的地址信号131,导致所选字线被激活。当
自刷新模式探测器113接收到命令信号111上的自刷新退出命令"自刷新退 出"时，自刷新才莫式^f言号115变为"低"(即，"{氐"逻辑电平电压VSS),并 且停止内部振荡器1U，导致振荡信号119的产生被停止。此后，不再提供 用于刷新DRAM存储器单元的自刷新请求信号123。
在传统DRAM设备中，考虑到单元保持时间，在接收自刷新模式信号115 时，内部振荡器117的初始化时间对于正确刷新DRAM单元并不重要。但是， 例如，具有使用亚100nm工艺制造的高速运行和高密度CMOS IC的DRAM设 备需要更短的初始化时间用于正确刷新其中的DRAM单元。例如，在90nm DRAM 宏工艺的情况，估计单元保持时间为0. 5ms,可刷新4000行。因此，需要小 于125ns (=0. 5ms/4000 )的初始化时间用于初始化振荡器，其随后产生正确 地刷新操作。但是，传统振荡器的初始化时间介于0. 5ms和32ms之间，因 此不满足初始化用于亚100nm工艺制造的DRAM设备的振荡器的125ns需求。
图2示例性说明根据本发明的一个实施例的动态随M取存储器(DRAM) 设备的自刷新电路框图。DRAM设备选择性地运行在自刷新模式和正常模式 (非自刷新模式)。参照图2，响应自刷新命令COMMAND,探测器211提供用 于自刷新的信号213给控制器215。由上电(power-up)信号221启动后， 振荡器217产生用于自刷新的振荡信号219。振荡信号219被提供给控制器 215,控制器215随后提供用于自刷新的请求信号223给地址解码器225。地 址解码器225提供用于自刷新的已解码的地址信号227。探测器211通过自 刷新命令分别响应自刷新^t式和非自刷新^^莫式启动和停止信号213。当在信 号213和振荡信号219的脉冲之间发生时序冲突时，控制器215进行仲裁。
例如，振荡器217包括由上电信号221激活的自激振荡器，与用于自刷 新的信号213的产生无关。自激振荡器持续运行，直到不再需要，或者DRAM 设备断电为止。因此，在根据本发明的实施例的DRAM设备中，不需要用于 自刷新的振荡的外部启动。同样，由于控制器215的仲裁功能，当振荡信号219早于信号213变为"高"时，响应振荡信号219的随后的转变，提供请 求信号223。同样，当振荡信号219晚于自刷新信号213变为"低"时，响 应振荡信号219的随后的下降转变，停止请求信号223。因此，控制器215 仲裁自刷新信号219和自刷新信号213之间的时序冲突。
图3示出根据本发明一个实施例的DRAM设备。图3所示的DRAM设备的 电路在分别对应于"高，，和"低"逻辑电平电压的高电源电压VDD和低电源 电压VSS下运行。DRAM设备响应自刷新模式和正常模式(非自刷新模式)。
参照图3,命令信号"COMMAND" 311被馈入自刷新模式探测器313，探 测器313分别在进入和退出自刷新模式时启动和停止自刷新模式信号 "SREF-MODE" 315。自刷新模式信号315被提供给自刷新控制器317。响应 "自刷新进入，，命令，自刷新模式信号315从"低，，逻辑状态转变为"高" 逻辑状态(即上升转变)；响应"自刷新退出"命令，自刷新模式信号315 从"高，，逻辑状态转变为"低，，逻辑状态(即下降转变)。自刷新控制器317 的功能如同逻辑与电路(AND电路)。
上电信号"PWRUP" 319被馈入上电驱动振荡器320,驱动振荡器320随 后提供自刷新振荡信号"SREF-0SC" 325给自刷新控制器317。上电驱动振 荡器320包括用于产生与自刷新模式信号315无关的脉冲振荡信号的自激振 荡器321。自激振荡器321产生具有预设周期和宽度的脉冲。当DRAM设备开 启并且运行开关323设为"启动"状态时，提供上电信号319，从而连接自 激振荡器到VDD。因此，相应于"高，，逻辑电平电压VDD和"低，，逻辑电平 电压VSS的电源电压^皮供给自激振荡器321,使其激活以开始振荡。自激振 荡器321持续运行，直到当DRAM设备的电源被关闭，或者DRAM设备进入"深 度低功耗模式"，其中DRAM单元没有数据需要刷新时，开关323由于缺少上 电信号319而关闭。
响应自刷新模式信号315和自刷新振荡信号325，自刷新控制器317启 动和停止提供给内部行地址计数器329和行地址解码器331的自刷新请求振 荡信号"SREF-REQ" 327。内部行地址计数器329提供内部行地址信号333, RFA[O: n],到行地址解码器331,行地址解码器331将其解码来提供已解码 的地址信号335，从而激活所选择的字线(未示出)。刷新连接到已激活字线 的DRAM设备的存储器单元。自激振荡器321开始其与自刷新模式进入无关 的振荡，并且其振荡是自激的，因此，自刷新请求振荡信号327的产生与自 刷新模式信号315未正确同步。实质上，SREF-M0DE信号315的转变和SREF-0SC信号325没有相互关系。这在特定情况下可导致SREF-REQ信号中 的不期望的脉沖，这将在下面进一步详细讨论。但是，注意到图3所示实施 例中，由于图3的上电驱动的自激振荡器320确保了只要集成电路上电，就 存在振荡信号用于产生自刷新地址信号，而不是一直等待直到接收到自刷新 命令信号为止，所以产生自刷新地址信号所需时间少于图1A中示例说明的 传统方法。
图4A示出图3所示DRAM设备的信号的相对时序。参照图3和图4A，只 要DRAM设备响应上电信号319在时刻U—启动(上电)，就启动上电驱动 的振荡器320 (自激振荡器321)。从而，持续提供自刷新振荡信号325作为 自刷新控制器317的输入，而无视自刷新模式信号315的逻辑状态。振荡信 号325为具有无温度补偿的、预设的、固定的脉冲周期Tosc和预设的、固 定的脉冲宽度Toscw。例如，通过存储器控制器(未示出)将脉冲周期Tosc 固定于上电时间。
通过自刷新模式信号315和自刷新振荡信号325控制自刷新请求振荡信 号327的产生，以产生自刷新请求信号327用于内部行地址计数器329和行 地址解码器331。才艮据图3所示的实施例，由于自刷新控制器317的功能是 作为逻辑与电路，自刷新振荡信号325的脉冲在自刷新模式信号315的"高，， 逻辑状态期间被选通。但是，自刷新振荡信号325未与自刷新模式信号315 正确同步，因此，自刷新请求信号327可能在进入和退出自刷新it式时具有 无法预知的脉冲宽度。从而窄脉冲可能激活的时间不足，导致行地址解码的 故障。结果，所期望的字线不能被激活，并且数据将丢失。由于产生这种窄 脉冲而导致的故障将结合图4B在后面描述。
关于自刷新请求振荡信号的脉冲时序，在自刷新模式信号315和自刷新 振荡信号325之间存在两种可能情况。 一种情况是在自刷新振荡信号325 的"高"逻辑状态期间，不发生自刷新模式信号315的逻辑状态转变(从"低" 逻辑状态到"高"逻辑状态的上升转变和/或从"高，，逻辑状态到"低"逻 辑状态的下降转变)，这称做"非交迭情况"。另一种情况是临界状况在自 刷新振荡信号325的"高"逻辑状态期间，发生自刷新模式信号315的逻辑 状态转变(从"低，，逻辑状态到"高，，逻辑状态的上升转变和/或从"高，， 逻辑状态到"低"逻辑状态的下降转变)，这称之为"交迭情况"。
以下讨论非交迭情况。在自刷新振荡信号325的"高，，逻辑拷态期间， 自刷新模式信号315不会改变其逻辑转变。在此情况中，如图4A所示，自刷新模式信号315的由"低，，逻辑状态到"高"逻辑状态的转变比自刷新振 荡信号325的逻辑状态转变提前一个时间间隔(建立时间)AL。同样，自 刷新模式信号315的由"高"逻辑状态到"低"逻辑状态的转变(即，下降 转变)比自刷新振荡信号325的从"高"逻辑状态到"低"逻辑状态的转变 提前一个时间间隔AL。在此情况下，自刷新振荡信号325的脉冲通过行^f吏 逻辑与电路功能的自刷新控制器317选通。因此，自刷新控制器317提供自 刷新请求振荡信号327,其仅在自刷新模式信号315处于"高"逻辑状态时， 直接响应自刷新振荡信号325。因此，自刷新请求振荡信号327的提供和停 止以上述的短暂时延AL和AT2受控并跟踪自刷新模式信号315。
图4B示出交迭情况时的DRAM设备信号的相对时序，其中，在自刷新振 荡信号325的"高"逻辑状态期间，自刷新模式信号315改变其逻辑状态。 参见图4B和图3，在自刷新模式信号315的上升转变之前的时间间隔AT3, 自刷新振荡信号325变为"高"。同样，在自刷新模式信号315下降转变之 后的时间间隔AT4,自刷新振荡信号325变为"低"。如果自刷新控制器317 行使逻辑与电路的功能，其可以在自刷新模式的起始和结束(即，进入或者 退出)时产生具有脉宽ATm和AT陋的自刷新请求振荡信号327，如图4B 所示。脉宽ATm和AT，比振荡信号325的脉宽T咖w窄。这种自刷新请求信 号327的较窄脉宽可能导致行地址解码器331的行地址解码的故障。这可能 导致在不足以恢复数据电平的期间内激活字线。这种在临界情况时"交迭情 况，，产生的故障问题可以通过在自刷新控制器317中执行时序仲裁电路来解 决，就像图5中所示的那样。
图5示出根据本发明的另一个实施例的DMM设备。图5所示DRAM设备 解决上述临界情况下的问题。因此，图5所示的自刷新控制器不同于同3所 示，但其余部分与图3所示相同。
参照图5，命令信号"COMMAND" 511被馈入自刷新模式探测器513,探 测器513然后提供自刷新模式信号"SREF-M0DE" 515给自刷新控制器520。 上电信号"PWRUP" 521被馈入自刷新振荡器530，自刷新振荡器530随后提 供自刷新振荡信号"SREF一OSC，， 533给自刷新控制器520。自刷新振荡器530 的结构与图3所示的上电驱动振荡器320的结构相同，包括用于产生振荡信 号的自激振荡器。当DRAM设备开启时，由上电信号521激活自刷新振荡器 530。响应自刷新模式信号515和自刷新振荡信号533，自刷新控制器520 提供自刷新请求振荡信号"SREF-REQ，， 535给内部行地址计数器537。考虑到信号的时延，自刷新请求振荡信号"SREF-REQ，， 535也被提供给行地址解 码器539。内部行地址计数器537提供内部4亍地址信号541， RFA[O: n],到 行地址解码器539,行地址解码器539将其解码以提供一个已解码的地址信 号543，从而激活所选的字线(未示出)。连接到已激活字线的DRAM设备的 存储器单元被刷新。
自刷新控制器520与图3所示的自刷新控制器317相似，但行使仲裁电 路的功能。参照图5，自刷新控制器520包括具有级联的第一和第二RS型锁 存器551和553以及用于仲裁临界时序情况的与电路555的逻辑电路。第一 和第二 RS锁存器551和553的每一个包括交叉耦合、二输入与非门来形成 具有设置和复位输入端"S"和"R"的触发器。自刷新模式信号515和自刷 新振荡信号533被馈入包括两个与非门561和563的第一 RS锁存器551。 RS 锁存器551的输出信号"N1"(即，与非门561的输出)和自刷新振荡信号 533被馈入包括两个与非门571和573的第二RS锁存器553。 RS锁存器553 的输出信号"N2"(即，与非门571的输出)和自刷新振荡信号533被馈入 包括与非门581和反相器583的与电路555。与非门581的输出逻辑信号被 反相器583反相，用来提供自刷新请求振荡信号535。图5所示DRAM设备的 电路在分别押应于"高"逻辑电平电压和"低，，逻辑电乎电压的高电源电压 VDD和低电源电压VSS下运行。
图6示出图5所示信号在自刷新模式信号和振荡信号处于交迭情况时的 相应时序。如图6所示，在自刷新进入时，如果在自刷新振荡信号533的"高" 逻辑状态期间产生自刷新模式信号515的上升转变，针对该交迭情况将不会 产生自刷新请求振荡信号535，以避免产生窄脉沖ATPW1 (见图4B)。此窄脉 冲导致不充足的单元恢复电平。相似地，在自刷新退出时，如果在自刷新振 荡信号533的"高，，逻辑状态期间产生自刷新模式信号511的下降转变，自 刷新请求振荡信号535不会因为交迭情况而停止,使得避免产生窄脉冲AT (见图4B)。此窄脉冲不足以在适当单元电平下完成单元恢复。
在自刷新进入时，自刷新模式信号515在时刻b从"低"逻辑状态转 变为"高"逻辑状态。在时刻tu (在时刻tu之前的时间间隔AL),自刷新 振荡信号533从"低"逻辑状态转变为"高"逻辑状态。在时刻t13 (时刻 tu后的宽度ATm),响应自刷新振荡信号533的下降转变，RS锁存器551 的与非门561和563改变它们的逻辑状态，并且RS锁存器563的与非门571 的输出N2的逻辑状态从"低"改变到"高"。但是，由于自刷新振荡信号533的逻辑状态为"低"，与电路555 (反相器583 )不改变其输出逻辑状态。在 时刻t14 (时刻tu之后的脉冲周期Tosc),响应自刷新振荡信号533的上升 转变，与电路555的输出逻辑状态从"低，，改变到"高"。在时刻t15 (在时 刻"之后的脉宽AT。SCT),响应自刷新振荡信号533的下一个下降转变，与 电路555的输出变为"低"。相应地，提供第一脉冲作为自刷新请求振荡信 号535。因此，在自刷新振荡信号533和自刷新模式信号515之间的第一交 迭"高"逻辑状态不会导致自刷新请求振荡信号535的产生。在时刻t14，自 刷新振荡信号533随后的上升转变导致自刷新请求振荡信号535的产生。因 此，RS锁存器551和553探测时刻112的"交迭的"上升转变，并且保持自 刷新请求振荡信号535的脉冲的产生，直到自刷新振荡信号533的下一个上 升转变为止。
随着自刷新退出，自刷新模式信号515在时刻"从"高，，逻辑状态转 变为"低"逻辑状态。在时刻"之后、且时刻"之前，RS锁存器553的输 出(与非门571的输出N2)为"高"逻辑状态。响应自刷新振荡信号533 的上升转变，与电路555的输出从"低"逻辑状态转变为"高，，逻辑状态。 在时刻t22,自刷新模式信号515的逻辑状态从"高"状态转变为"低"状态， ,并且与非门561的输出Nl从"低"逻辑状态转变为"高，，逻辑状态。但是， '与非门573的输出N2b保持其"低，，逻辑状态，从而导致与非门571的输出 N2不会改变其逻辑状态("高")。因此，与电路555 (自刷新控制器520 )保 持其"高"逻辑状态。此后，自刷新振荡信号533在时刻t23 (时刻t"之后 时间间隔AT4)从"高"逻辑状态转变为"低"逻辑状态。然后，与非门571 的输出N2的逻辑状态从"高"改变到"低"，从而导致与电路555 (自刷新 控制器520的输出)的输出变为"低"。此后，RS锁存器553的输出N2保持 其"低，，逻辑状态，尽管自刷新振荡信号533从1氐"逻辑状态转变为"高" 逻辑状态，自刷新控制器520仍然保持其"低，，逻辑状态。相应地，提供最 后的脉沖作为自刷新请求振荡信号535。因此，在自刷新振荡信号533和自 刷新模式信号515之间的最后交迭的"高"逻辑状态不会导致自刷新请求振 荡信号535的停止。随后在时刻t23，自刷新振荡信号533的下降转变停止了 自刷新请求振荡信号535的产生。因此，RS锁存器551和553探测到时刻 t"的"交迭的"下降转变，并且保持自刷新请求振荡信号535的脉冲停止， 直到自刷新振荡信号533的下一个下降转变为止。
图7示出由图5所示自刷新控制器520执行的仲裁操作。参见图5、图6和图7,响应上电信号521,自刷新振荡器530开始其自激振荡并且持续产 生自刷新振荡信号533。基于自刷新模式信号515和自刷新振荡信号533的 相对时序，执行仲裁操作。
自刷新控制器520确定用于自刷新ii^ (步骤711)的自刷新模式信号 515的逻辑状态是否为"高"。当逻辑状态为"低"(否)时，重复此步骤。 如果逻辑状态变为"高"(是)，则用于自刷新a (见图6中时刻tn的操 作)，随后自刷新控制器520将确定自刷新振荡信号533的逻辑状态(步骤 712)。如果逻辑状态为"低"(否)，自刷新模式信号515和自刷新振荡信号 5 33之间的时序关系为"非交迭情况"，并且不是自刷新模式进入的临界状况。 因此，基于自刷新模式信号515选通自刷新振荡信号533 (步骤713),并且 产生自刷新请求振荡信号535 (见图4A所示的自刷新请求振荡信号327 )。
另一方面，如果自刷新振荡信号533的逻辑状态为"高"(步骤712的 是)，自刷新模式信号515和自刷新振荡信号533之间的时序关系处于"交 迭情况"。这是自刷新模式进入的临界状况。响应自刷新振荡信号533的随 后的上升转变，产生自刷新请求振荡信号535 (步骤714)(见图6所示时刻 tn-t"之间的操作)。
产生自刷新请求振荡信号,535 (步骤713或者步骤714)之后，为了自 刷新退出，再一次确定自刷新模式信号515的逻辑状态(步骤715 )。如果逻 辑状态为"高"(否)，重复基于自刷新模式信号515的自刷新振荡信号533 的选通(步骤713)。如果逻辑状态变为"低"(是)(见图6中时刻L的操 作)，为了自刷新退出，随后自刷新控制器520将确定自刷新振荡信号533 的逻辑状态(步骤716)。如果逻辑状态为"低"(是)，自刷新才莫式信号515 和自刷新振荡信号533的时序情况为"非交迭情况"，并且也不是自刷新模 式退出的临界状况。自刷新请求振荡信号535的产生终止，不再产生自刷新 请求振荡信号535的脉冲。(见图4A中所示的自刷新请求振荡信号327 )。
另一方面，如果自刷新振荡信号533的逻辑状态为"高"(步骤716的 否)，自刷新模式信号515和自刷新振荡信号533的时序情况为"交迭情况"， 是临界状况。自刷新振荡信号533的随后的下降转变停止了自刷新请求振荡 信号535的脉冲的产生(步骤717X见图6中所示的时刻t21-t23之间的操作)。
自刷新控制器520包括仲裁电路，用于探测能产生可变脉宽的输出信号 的临界时序情况，并且等待一个更合适的时序情况，其确保在产生适当信号 之前脉宽不变。借助于仲裁电路的两个RS锁存器551和553，尽管在自刷新进入和/或自刷新退出时自刷新振荡信号533的"高"逻辑状态与自刷新模 式信号511的"高"逻辑状态相交迭，自刷新振荡信号533的交迭脉沖不再 作为自刷新请求振荡信号535传输。从而，在自刷新模式开始(进入)和/ 或结束(退出)自刷新才莫式时，不再提供具有过窄宽度的脉冲(例如，图6 中虚线所示的脉宽AT—和AT—)作为结果的自刷新请求振荡信号535。
如上描述的根据本发明的实施例的DRAM设备允许用于其中自刷新的自 激振荡。因此，当振荡启动时间和单元保持时间如下给出时，可以有效自刷 新DRAM单元
<formula>formula see original document page 18</formula> ( 1 )
其中，r^,为振荡器的启动时间； 为DRAM单元保持时间；并且 、。w为DRAM设备的行数。
此外，在自激振荡的脉沖和自刷新模式信号脉冲之间的临界"交迭"情 况下，根据本发明实施例的DRAM设备执行用于探测"高"逻辑状态的交迭 并且用于锁定所保持的交迭逻辑状态的功能。因此，在上电之后独立运行振 荡器，并且通过选通和緩冲交迭情况中的逻辑状态转变而正确地提供内部自 刷新请求信号，其产逻辑状态转变主要是用于DRAM单元刷新舉作的目的。 例如，在亚100nm工艺特征尺寸，由于最小尺寸化的晶体管、温度变化、电 压变化和工艺变化，未来的DRAM设备或者宏可以具有较宽范围的刷新特性。 对于根据本发明实施例的DRAM设备，单元可能是自刷新的，与自刷新1 和退出的时序无关。
图8示出根据本发明的另一实施例的DRAM设备。参照图8,命令信号
"COMMAND" 811被馈入自刷新模式探测器813,随后探测器813提供自刷新 模式信号"SREF一M0DE，， 815给自刷新控制器817。上电信号"PWRUP" 819 被馈入自刷新振荡器820,自刷新振荡器820随后提供自刷新振荡信号
"SREF一0SC" 825给自刷新控制器817。自刷新振荡器820包括生成振荡信 号的自激振荡器821,用于产生自刷新振荡信号825。当DRAM设备启动时， 由上电信号819激活自刷新振荡器820。响应.自刷新模式信号815和自刷新 振荡信号825,自刷新控制器817提供自刷新请求信号"SREF-REQ" 827给 内部行地址计数器829。在此实施例中，考虑到信号的时延，自刷新请求信 号"SREF-REQ" 827也净皮提供给行地址解码器831。内部行地址计数器829 提供内部行地址信号833， RFA[O: n]，到行地址解码器831，行地址解码器831将其解码来提供已解码的地址信号835，从而激活所选择的字线(未示 出)。
图8所示的DRAM设备基于图5所示的DRAM设备，并具有其他特征。参 见图8，增加了用于接收补偿信号843的补偿控制器841。补偿控制器841 提供控制信号845给自刷新振荡器820以调整振荡脉冲周期7^ ，来覆盖由 于晶体管工艺、电源电平、温度等引起的DRAM单元保持时间的宽的变化范 围。
如果补偿信号843包括关于设备温度改变的信息，补偿控制器841提供 包括温度变化的控制值的控制信号845。自激振荡器821调整或者变更脉冲
周期r。,c，或者脉沖周期r。w和脉沖宽度r。，二者。根据设备温度，可变地 控制(温控自刷新"TCSR")自刷新周期(直接与脉冲周期r,相关)或者自
刷新周期和自刷新时间间隔(直接与脉冲宽度7^^相关)二者。由于电流泄
露依赖于设备温度，因此，当设备温度降到低于标称值时，自刷新周期可以
变得更长；当设备温度增加到高于标称值时，自刷新周期可以变得更短。
相似地，如果补偿信号843的控制信息是电源电压的改变(例如，"高" 电平电压VDD)，在补充控制器841的控制下，可变地控制自刷新周期或者自 刷新,期和自刷新时间间隔二者。此外，可以通《存储控制器(未示出)在 补偿信号843上提供另一类型的控制信息来可变的控制自刷新。因此，对于 根据本发明实施例的DRAM设备，存储单元有可能在单元保持时间的宽范围 上自刷新。
在上述实施例中，为了简化，基于激活的"高"信号对操作进行了描述。 根据设计上的优选，也可以设计电路基于"低"激活信号来执行操作。自刷 新振荡器可以进一步包括分频器，用于执行来自自激振荡器的振荡信号的频 率下降。在图8所示的用于自刷新电路的温度控制补偿的例子中，来自补偿 控制器的控制信号可以改变和调整振荡频率和分频比中的二者或其一，使得 可变地控制自刷新。可以提供自刷新请求振荡信号"SREF-REQ"到内部行地 址计数器，而不必提供给行地址解码器。
在上述实施例中，为了简化，设备部件和电路可以按照图示互相连接。 在本发明的DRAM设备和半导体集成电路的实际应用中，电路、部件和设备 等可以互相直接相连。同样，如果对于DRAM设备和半导体集成电路的操作 有必要，电路、部件和i殳备等也可以通过其他电路、部件和设备等间接互相 连接。因此，在DRAM设备和半导体集成电路的实际构建中，电路、部件和设备等互相耦合(直接或者间接相连)。
上述的本发明的实施例仅用于示例，对于本领域技术人员，在不脱离 所附的权利要求所单独限定的本发明范围之内，可以实现特定实施例的各 种替换、修改和变更。
权利要求
1、一种选择性地运行在自刷新模式和非自刷新模式的动态随机存取存储器(DRAM)设备，所述DRAM设备包括探测电路，用于响应刷新模式选择而提供自刷新模式信号；振荡电路，用于响应DRAM功率指示信号而产生振荡信号；自刷新请求电路，用于响应所述自刷新模式信号和所述振荡信号而提供自刷新请求信号；和刷新地址电路，用于响应所述自刷新请求信号而提供要刷新的DRAM单元的刷新地址。
2、 权利要求1的DRAM设备，其中，所述振荡电路包括 自激振荡器，用于产生所述振荡信号，所述自激振荡器响应功率信号而开始产生所述振荡信号。
3、 权利要求2的DRAM设备，其中所述纟笨测电路分别响应所述自刷新模式的进入和退出，从而启动和停 止所述自刷新模式信号；所述自刷新请求电路分别响应所述自刷新才莫式的进入和退出，从而启 动和停止所述自刷新请求信号。
4、 权利要求3的DRAM设备，其中所述探测电路分别响应自刷新模式和非自刷新模式，从而使所述自刷 新模式信号处于"高"和"低"逻辑状态。
5、 权利要求4的DRAM设备，其中所述振荡电路产生具有"高"和"低"逻辑状态的脉沖信号作为所述 振荡信号，所述振荡信号的逻辑状态转变的发生与所述自刷新模式信号的 逻辑状态无关。
6、 权利要求5的DRAM设备，其中所述自刷新请求电路包括 逻辑电路，用于逻辑组合所述自刷新模式信号和所述振荡信号来提供逻辑组合的输出信号作为所述自刷新请求信号。
7、 权利要求6的DRAM设备，其中当所述自刷新模式信号的逻辑状态为"高"时，所述逻辑电路响应所 述振荡信号的从"低"逻辑状态到"高"逻辑状态的转变，从而提供所述 自刷新请求信号。
8、 权利要求7的DRAM设备，其中当所述自刷新模式信号的逻辑状态为"低"时，所述逻辑电路停止提 供所述自刷新请求信号。
9、 权利要求6的DRAM设备，其中所述逻辑电路包括 仲裁电路，用于当所述自刷新模式信号和所述振荡信号二者的"高"逻辑状态交迭时，仲裁所述自刷新模式信号和所述振荡信号之间的信号时 序沖突。
10、 权利要求9的DRAM设备，其中当所述自刷新模式信号和所述振荡信号二者的"高"逻辑状态交迭时， 所述逻辑电路响应所述振荡信号的从"低"逻辑状态到"高，，逻辑状态的 随后转变，从而提供所述自刷新请求信号。
11、 权利要求10的DRAM设备，其中当所述自刷新模式信号和所述振荡信号二者的"高"逻辑状态交迭时， 所述逻辑电路响应所述振荡信号的从"高"逻辑状态到"低"逻辑状态的 随后转变，从而停止提供所述自刷新请求信号。
12、 权利要求9的DRAM设备，其中所述仲裁电路包括 锁存电路，包括级联的第一和第二触发器，每一个触发器具有设置和复位输入，所述第一触发器的设置和复位输入分别响应所述自刷新模式信号和 所述振荡信号；所述第二触发器的设置和复位输入分别响应所述第一触发器的输出 和所述振荡信号；所述第二触发器的输出导致提供自刷新请求信号。
13、 权利要求12的DRAM设备，其中所述逻辑电路进一步包括 与门，用于逻辑组合所述第二触发器的输出信号和所述振荡信号，来产生逻辑组合的信号作为所述自刷新请求信号。
14、 一种自刷新具有在自刷新模式和非自刷新模式中运行的存储器单 元的动态随机存取存储器(DRAM)设备的方法，所述方法包括提供分别在自刷新模式和非自刷新模式中启动和停止的自刷新模式 信号；生成与所述自刷新模式信号无关的振荡信号；响应所述自刷新模式信号和所述振荡信号，从而提供自刷新请求信号；响应所述自刷新请求信号，从而提供地址信号，用以刷新由地址信号 所选择的字线的相应存储器单元。
15、 ；K利要求14的方法，进一步包括响应所述自刷新模式信号和所述振荡信号，停止提供自刷新请求信号。
16、 权利要求15的方法，其中所述生成振荡信号的步骤包括 响应根据DRAM设备的运行状态提供的功率信号，生成自激振荡信号。
17、 权利要求16的方法，其中所述提供自刷新模式信号的步骤包括提供具有"高"和"低"逻辑状 态的自刷新模式信号；所述生成振荡信号的步骤包括生成具有"高"和"低"逻辑状态的振 荡信号；所述提供自刷新请求信号的步骤包括响应自刷新模式信号和振荡信 号二者的逻辑状态，提供自刷新请求信号。
18、 权利要求17的方法，其中所述提供自刷新请求信号的步骤包括 当所述自刷新模式信号和所述振荡信号都处于"高"逻辑状态时，基于所述逻辑状态，仲裁提供所述自刷新请求信号的时序。
19、 权利要求18的方法，其中所述仲裁时序的步骤包括 当所述自刷新模式信号的上升转变早于所述振荡信号的上升转变时，响应所述振荡信号的随后的上升转变，提供所述自刷新信号。.
20、 权利要求18的方法，其中所述仲裁时序的步骤包括 当所述振荡信号的上升转变早于所述自刷新模式信号的上升转变时，响应所述振荡信号的随后的下降转变，停止生成所述自刷新信号。
21、 一种用于可选择性地在自刷新模式和非自刷新模式中运行的动态 随机存取存储器(DRAM)设备中的自刷新控制器，所述自刷新控制器包 括探测电路，用于响应所述刷新模式选择，从而提供自刷新模式信号； 振荡电路，用于响应DRAM功率指示信号，从而产生振荡信号；和 响应所述自刷新请求信号，提供地址信号用来刷新DRAM的字线的 相应存储器单元。
22、权利要求21的自刷新控制器，其中在自刷新模式和非自刷新模式期间，所述振荡电路产生振荡信号；并且所述探测电路提供与所述振荡信号并行的自刷新模式信号，在所述自 刷新模式中启动所述自刷新模式信号。
全文摘要
本发明公开一种在自刷新模式和常规模式下运行的具有存储器单元的动态随机存取存储器(DRAM)。在自刷新模式的运行中，模式探测器提供自刷新模式信号。其包括用于产生与自刷新模式信号无关的振荡信号的自激振荡器。响应振荡信号，自请求控制器在自刷新模式中提供自刷新请求信号。自刷新信号和自刷新模式信号异步，并且被提供到地址电路，用来选择字线以刷新其中的存储器单元。自刷新请求控制器包括逻辑电路，用于在振荡信号和自刷新模式信号的启动激活边沿之间仲裁时序，并且在自刷新模式进入和退出时，提供自刷新请求和停止该请求，而无视自刷新模式信号和振荡信号的冲突。该DRAM设备在可变的DRAM单元保持时间内运行并获得可靠的自刷新。
文档编号G11C11/406GK101300641SQ200680040549
公开日2008年11月5日 申请日期2006年10月12日 优先权日2005年10月31日
发明者吴学俊 申请人:莫塞德技术公司