专利名称：存储装置和减少测试针脚装置及其测试方法
技术领域：
本发明有关于一种存储装置与测试方法，且特别是一种关于存储芯片以及 减少测试针脚的装置与测试方法。
背景技术：
因存储芯片的规模与设计复杂度的增加以及需求不断扩大，加快芯片测试 速度以及准确度成为决定存储芯片生产效能的关键。也因此促使在芯片测试技术上作改变，例如发展可测试性i殳计(Design For Testability, DFT)^支术，意 即在芯片^:计阶段增加线路设计，达到有效的缩减芯片测试时间、提高错误涵 盖率、增进产品品质与生产速度。此外，也可用内建自我测试器(Built-in SelfTest, BIST)，来降^f氐芯片的测试时间。存储芯片具有多个存储单元(cell,意指组成存储器的最小单元)。在制造过 程中部分的存储单元可能会有缺陷，解决这些有缺陷存储单元的方法是准备多 余(redundancy)的存储单元。当发现有缺陷存储单元时，即用激光熔丝(laserf use )利用多余的存储单元来取代缺陷存储单元，以保证存储芯片的操作是正 常的，且不至于有数据错误的疑虑。这阶段称之为高熔丝(Fuse)阶段。在高熔 丝阶段进行之前找出存储器中缺陷存储单元的过程即称为高熔丝前(Pre-fuse) 测试阶段。在高熔丝阶段之后，需再次的验证存储芯片是否仍存在缺陷存储单 元，此段过程则称为高熔丝后(Post-fuse)测试阶段。目前已发展出的存储芯片的测试技术，例如一些技术是在高熔丝前测试阶 段时测试存储芯片中的每一个存储单元以找出缺陷存储单元，进而进行高熔丝 动作；在高熔丝后测试阶段以I/O压缩器或BIST等方式来检验此存储芯片是否修 复完成。这类技术的缺点为在高熔丝前测试阶段需耗费较长的时间找出芯片中 的缺陷存储单元。此外，使用此类技术的测试机台也需使用较多的测试针脚将测试数据输入存储芯片。另外一些技术在高熔丝前与高熔丝后，皆釆用BIST来 找出存储芯片的缺陷存储单元以及验证是否有缺陷存储单元。此类技术虽减少 上述的费时以及过多的测试针脚问题，然而高效能(验证快速且正确)的BIST占 用芯片的面积较大且线路的布线过于复杂，使得芯片的制造成本过高。发明内容有鉴于此，本发明提出一种存储装置和减少测试针脚装置及其测试方法， 通过操作使用这些装置来达成上述及其它目的。本发明的实施例提出 一种存储装置，所述存储装置包括一个待测存储器、 一个减少测试针脚(Reduce Pin Count, RPC)装置以及一BIST。所述RPC装置用 于在高熔丝前(pre-fuse)测试阶段找出待测存储器的一个错误地址。所述RPC装 置包含有一解多任务器以及一验证器。所述解多任务器控制所述待测存储器的 数个输入端，用以输入一测试数据。所述验证器耦接所述待测存储器的数个输 出端，用以验证所述待测存储器的一输出结果。所述BIST用于在高熔丝后(post -fuse)测试阶段，检验所述待测存储器是否发生错误。所述存储装置还包括一选择器，用以选择所述减少测试针脚装置或所述自 我测试器来检测所述待测存储器。所述待测存储器为动态随机存取存储器阵列、静态随机存取存储器阵列、 或闪存(Flash Memory)阵列。本发明的实施例还提出 一种减少测试针脚装置，所述减少测试针脚装置包 括一输出验证器以及一计数器。所述输出验证器用以接收一待测存储器的数个 输出，并比对所述输出是否相同，若相同则传送一通过(pass)信号，若至少一 相异则传送一失败(fail)信号。当所述输出验证器传送所述失败信号时，所述 计数器输出 一错误指示信号，用以指出所述待测存储器中带有一错误数据的一 输出的所在位置。所述错误指示信号为一错误单元位置时序图。所述输出验证器包含有数个比较器，其中的每一比较器用以接收所述待测存储器的所述输出中的数个部分输出，比对所述部分输出是否相同，若相同则传送一暂时通过信号，若至少一相异则传送一暂时失败信号； 一输出合并器， 用以合并所述比较器传送的暂时信号，以判断所述比较器是否全部输出暂时通 过信号。所述比较器由至少 一逻辑门組成。 所述输出合并器由数个逻辑门组成。本发明的实施例再提出一种减少测试针脚的测试方法。所述测试方法包括 先验证一个待测存储器的数个输出是否完全相同，若相同则传送一个通过(pass) 信号，若至少一个相异则传送一个失败(fail)信号。当接收失败信号时，则输 出 一个错误指示信号，用以指出待测存储器中带有错误数据的一个输出的所在 位置。所述方法还包括以一减少测试针脚装置找出所述待测存储器的一错误地 址；以一多余存储单元，取代所述错误地址所指向的一缺陷存储单元；以及验 证所述待测内存是否仍存在至少 一错误。验证所述待测存储器是否仍存在至少 一错误还包括使用所述减少测试针 脚装置或一 自我测试器来验证是否存在至少一错误。综上所述，本发明的存储装置因在高熔丝前以本发明的RPC装置快速的找出 错误地址，以供高熔丝阶段时进行修复。因此相较于习知的存储装置，本发明 的实施例中的存储装置可以减少测试机台所需的测试针脚。从另一观点来看， 具有同一数量的针脚的探针卡在一次接触(touch down)时，可测试更多单位的 存储装置。这样可以缩短存储装置的平均测试时间。为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出 较佳实施例，并配合所附图式，作详细说明如下。
图l为本发明第 一实施例的存储装置方块图；图2为本发明第二实施例的减少测试针脚装置方块图；图3为减少测试针脚装置中的计数器的错误单元地址输出时序图；图4为本发明的存储器测试方法流程图；图5为本发明的减少测试针脚测试方法流程图；图6为图5指出待测存储器带有错误数据的输出的流程图。主要元件符号说明110:解多任务器；120:验证器；130:待测存储器；140:自我测试器；150:选择器；210:输出验证器；212:比较器；214:输出合并器；220:计数器；242、 244:脚位；302:错误指示信号；304:启始区段；306:小区段。
具体实施方式
为让本发明的目的、特征、及优点能更明显易懂，下文特举较佳实施例做 详细的说明。然其并非用以限制其范围。依据本发明的一实施例，存储装置具有一个待测存储器，且在高熔丝前测 试阶段时，可以快速且精确的找出此待测存储芯片中的缺陷存储单元(defect cell)(如果有的话)的错误地址。通常一个待测存储器中包舍许多存储单元 (cell),排成一个阵列，可视为一个存储器阵列。本发明的实施例中的^^装置包括一个待测存储器、 一个减少测试针脚(Reduce Pin Count, RPC)装置以及一个自我测试器(Build-in Self Testing, BIST)。当 进行高熔丝前测试时，此RPC装置来找出此待测存储器中可能的错误地址。然后 在高熔丝阶段时以存储器中预留的多余(redundancy)的存储单元取代找到的 错误地址所对应的缺陷存储单元。而在高熔丝后测试阶段，则以一个BIST来验 证此存储器里面是否还存在有错误地址。请参考图l。图l为本发明第一实施例的存储装置的方块图。这个存储装置 可以是一标准型(commodity)存储芯片，包括一个待测存储器130、 一个解多任 务器IIO、 一个验证器120、 一对自我测试器140、以及数个选择器150。上述的待测存储器例如是DRAM阵列、SRAM阵列、或Flash Memory阵列，并不限制存储 器的范围。解多任务器110与验证器120—起或是各自都可视为一个RPC装置，因 为解多任务器110缩减输入的脚位数目，而验证器120缩减输出的脚位数目。而 上述的选择器150用来决定待测存储器130的输出是各自通过自己的脚位输出， 还是到验证器120还是自我测试器140去验证。这些选择器150例如是以至少一个 晶体管构成。解多任务器110用来控制此待测试存储器阵列130的数个输入端， 用以输入测试数据；而验证器120耦接在这个待测存储器130的数个输出端，用 来验证此待测存储器13 0的输出结果。当进入高熔丝前测试阶段时，RPC装置被选择用以精确且快速的找出错误地 址。另外，RPC装置减少测试针脚的使用，可节省测试设备的成本。具有同样的 测试针脚数量的採:针卡(probe card)—次的压触(touch down),可以一次测量 更多个如同此实施例中的存储装置，这样可以节省测试存储芯片的平均时间。 在高熔丝后测试阶段时，可选用RPC装置或是自我测试器140来验证此存储装置中是否还会发生错误。图2为图1中的验证器120的一种实施例。如同先前所述，验证器120也是一 种减少测试针脚装置。在图2中，验证器120将16个输出(A-P),减少到剩下两个 输出，因此减少了测试针脚。验证器120包括一个输出验证器210以及一个计数 器220。其中，输出验证器210用来接收一个待测存储器130的数个输出，并且比 对这些输出是否相同。若输出相同，则通itlip位242传送一个通过(pass)信号； 反之，若有至少一个相异的输出，则通过脚位242传送一个失败(fail)信号。在 脚位242上的失败(fail)信号同时也致能(enable) 了计数器220,所以，当输出 验证器210传送一个失败信号时，计数器220输出一个错误指示信号，藉以指出 待测存储器中的一个错误数据的输出的所在位置(亦即待测存储器中有问题的 存储单元是连接到输出A-P中的哪一个)。在本实施例中，上述的错误指示信号 例如为一个错误单元位置(failed cell position)时序图。上述的输出验证器210包含有数个比较器212卜8以及一个输出合并器214。这些比较器例如由逻辑门组成，每一个比较器212n(n为l-8其中之一整数)皆用来接 收待测存储器l30的多个输出中的部分输出，藉以比对这些部分输出是否相同。 若相同则传送一个暂时通过(pass)信号，反之，若至少有一个相异的输入则传 送一个暂时失败(fail)信号。在一较佳实施例中， 一个待测存储器130有16个输 出(输出端口A P),使用八个比校器212p8来接收这些输出。其中每个比较器212 具有3个输入用以接收输出，而比较器212卜8(由上到下)接收待测存储器130的输 出端口依序为ABC、 BCD、 EFG、 FGH、 IJK、 JKL、 MNO、以及NOP。每一个比较器 212n以输入是否全部相同的方式决定输出暂时通过信号或是暂时失败信号。在 一些实施例中，也可使用较少的比较器来比较从待测存储器l30的输出端口输入 的数据是否相同，在此并不限定其范围。当比较器212n比对完由待测存储器130的输出端口输入的数据后，每一个 比较器212n均会输出一个暂时信号(暂时通过/暂时失败)，这些暂时信号会输入212h传送过来的暂时信号，以判断这些比较器212w是否都输出一个暂时通过 信号。如果比较器212卜8全部都输出暂时通过信号，表示所有的输出端口A P的 输出都一样，所以输出合并器214通过脚位242输出通过(pass)信号；如果比较 器212i-8中存在有一个输出暂时失败信号，表示至少有一个输出端口A P的输出 与其它的输出端口的输出不同(为错误)，所以输出合并器214通过脚位242输出 失败信号，同时致能计数器220来触发所有的比较器212w，比较器212卜8才开始 辨识哪一个输出端口带有错误数据，并告知计数器220。而计数器220便输出错 误指示信号，指出待测存储器中的一个错误数据的输出的所在位置。图3显示图2中计数器2 2 0所输出的错误指示信号的一种可能的时序图。图中 上方为参考的工作时钟Clock，而下方为错误指示信号302。在启始区段304后， 错误指示信号302可切割为若干小段306卜8，其中每一区段306n对应到一个比较 器212n，其中的波形变化可用来判断比较器212n的数个输入的数据的正确性。 首先，看到对应到前面三个比较器2121-3的波形306i-3皆为水平波形，其代表的意义为输入比较器212i-3的数据皆正确无误。接着看到在对应至比较器2124的波 形3064为上升波形(Power Up)，则表示比较器2124的输入中，输出端口G所传来 的数据是正确的，但是输出端口H所传来的数据是错误的。最后对应至比较器212s 的波形3066为下降波形(Power Down),其所代表的意义为输入比较器n26,由输 出端口K来的数据错误，而由输出端口L来的数据正确。简言之，经由此错误指 示信号时序图可找出上述待测存储器的数个输出端口中(输出端口A P),发生问 题的凄l据由输出端口 H与输出端口 K所传出，而其余各个输出端口所传出的数据 皆正常。波形所代表的相对意义，熟悉技艺者当可自行定义，在此不限制其范围。图4为依据本发明实施的存储器测试方法流程图。首先，以一个RPC装置找 出待测存储器的一个错误地址(步骤S410)。此错误地址指的是在一个待测存储 器中的缺陷存储单元的地址。当进行高熔丝修复前需找出这些缺陷存储单元的 地址，后续方能进行高熔丝阶段时的修复动作。接着，以一多余存储单元，取 代该错误地址所指向的一缺陷存储单元(步骤S420)。最后，再次验证待测存储 器是否存在至少一个错误(步骤S430)。使用者可选择以一个RPC装置来验证或是 以一个自我测试器(BIST)来—验证。以图1中的存储装置为例。当进行高熔丝修复前可以用解多任务器110与验 证器120—起所构成的一个RPC装置，来输入数据，并比较输出，以找出缺陷存 储单元的错误位置。高熔丝阶段时就以多余存储单元取代找到的缺陷存储单元。 高熔丝阶段之后，可以使用解多任务器110与验证器1"一起，或是使用那对自 我测试器140,来确认待测存储器130是否依然有缺陷。图5为本发明的减少测试针脚测试方法流程图，请同时参照图2与图1。输出传送一个通过(Pass)信号(步骤S520),若至少有一个相异则传送一个失败(Fail) 信号(步骤S530)。接着，当输出验证器210传送该失败信号时，输出验证器210 致能计数器220，以通过脚位244输出一个错误指示信号(步骤S540)，用以指出 待测存储器130中带有一个错误数据输出的所在位置。图6为用于图2的比较器212i的一流程图，用以指出错误数据从哪一个输出端 口所发出，也等同于指出缺陷存储单元的错误位置。相类似的流程图可以适用 于其它的比较器212n，在此不在累述。假设输出端口A、 B与C的输出分别是数据a、 b与c。步骤S602先比较数据a与 b是否相同。若是，则输出暂时通过信号(步骤S604);若否，则输出暂时失败信 号(步骤S606)。在数据a与b不相同时，为了找出数据a与b中哪一个是错误的， 因此以数据c作为参考的依据。如果资料a与c相同(在步骤S608的是)，则确认数 据b是错误的(步骤S612)。如果资料a与c不相同(在步骤S608的否)，意味着数据 b与c相同，则确认数据a是错误的(步骤S610)。简单来说，就是取多数决，比较 多份的相同数据就算是正确的，比较少份的数据就算是错误的。如此，比较器 212H更可以输出相对信号予计数器220,而计数器220就可以产生类似图3中的错 误指示信号，来告诉外界测试器缺陷存储单元的错误位置。综上所述，本发明的存储装置因在高熔丝前以本发明的RPC装置快速的找出 错误地址，以供高熔丝阶段时进行修复。因此相较于习知的存储装置，本发明 的实施例中的存储装置可以减少测试机台所需的测试针脚。从另一观点来看， 具有同一数量的针脚的探针卡在一次接触(touch down)时，可测试更多单位的 存储装置。这样可以缩短存储装置的平均测试时间。虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟 悉此项4支艺者，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因 此本发明的保护范围当视权利要求范围所界定者为准。
权利要求
1. 一种存储装置，其特征在于，所述存储装置包括一待测存储器；一减少测试针脚装置，所述减少测试针脚装置用于在高熔丝前测试阶段找出所述待测存储器的一错误地址，所述减少测试针脚装置包含有一解多任务器，控制所述待测存储器的多个输入端，用以输入一测试数据；以及一验证器，耦接所述待测存储器的多个输出端，用以验证所述待测存储器的一输出结果；以及一自我测试器，用于在高熔丝后测试阶段检验所述待测存储器是否发生错误。
2. 根据权利要求1所述的存储装置，其特征在于，所述存储装置还包括一选 择器，用以选择所述减少测试针脚装置或所述自我测试器来检测所述待测存储器。
3. 根据权利要求1所述的存储装置，其特征在于，所述待测存储器为动态随 机存取存储器阵列、静态随机存取存储器阵列、或闪存阵列。
4. 一种减少测试针脚装置，其特征在于，所述测试针脚装置包括 一输出验证器，用以接收一待测存储器的多个输出，并比对所述输出是否相同，若相同则传送一通过信号，若至少一相异则传送一失败信号；以及一计数器，当所述输出验证器传送所述失败信号时，输出一错误指示信号， 用以指出所述待测存储器中带有一错误数据的一输出的所在位置。
5. 根据权利要求4所述的减少测试针脚装置，其特征在于，所述错误指示信 号为 一错误单元位置时序图。
6. 才艮据权利要求4所述的减少测试针脚装置，其特征在于，所述输出验证器 包含有数个比较器，其中的每一比较器用以接收所述待测存储器的所述输出中的 数个部分输出，比对所述部分输出是否相同，若相同则传送一暂时通过信号， 若至少一相异则传送一暂时失败信号；一输出合并器，用以合并所述比较器传送的暂时信号，以判断所述比较器 是否全部输出暂时通过信号。
7. 根据权利要求6所述的减少测试针脚装置，其特征在于，所述比较器由至 少一逻辑门组成。
8. 根据权利要求6所述的减少测试针脚装置，其特征在于，所述输出合并器 由数个逻辑门组成。
9. 一种减少测试针脚测试方法，其特征在于，所述方法包括 验证一待测存储器的数个输出是否完全相同，若相同则传送一通过信号，若至少一相异则传送一失败信号；以及当传送所述失败信号后，输出一错误指示信号，用以指出所述待测存储器 中带有一错误数据的 一输出的所在位置。
10. 根据权利要求9所述的减少测试针脚测试方法，其特征在于，所述方法 还包括以一减少测试针脚装置找出所述待测存储器的 一错误地址； 以一多余存储单元，取代所述错误地址所指向的一缺陷存储单元；以及 验证所述待测内存是否仍存在至少一错误。
11. 根据权利要求10所述的减少测试针脚测试方法，其特征在于，验证所述 待测存储器是否仍存在至少一错误还包括使用所述减少测试针脚装置或一 自我测试器来验证是否存在至少一错误。
全文摘要
本发明提出一种存储装置和减少测试针脚装置及其测试方法，该存储装置包括一个待测存储器、一个减少测试针脚装置、以及一个自我测试器。此减少测试针脚装置用于在高熔丝前测试阶段找出该待测存储器的一错误地址。而此自我测试器用于在高熔丝后(post-fuse)测试阶段检验该待测存储器是否发生错误。使用本发明的存储装置可快速找出待测存储器中有问题的存储单元的位置，以利高熔丝阶段时进行修复。此外本发明具有减少测试存储器时所需的测试针脚的特性，因此可降低测试设备的成本与增进存储器测试的效能。
文档编号G11C29/04GK101226777SQ20071000192
公开日2008年7月23日 申请日期2007年1月15日 优先权日2007年1月15日
发明者孔繁生 申请人:华邦电子股份有限公司