包括高电压产生电路的半导体器件及产生高电压的方法

专利名称：包括高电压产生电路的半导体器件及产生高电压的方法
技术领域：
本发明一般地涉及一种半导体器件，具体地，涉及一种包括高电压 产生电路的半导体器件及一种产生高电压的方法。
背景技术：
闪速存储器件被认为是非易失性存储器件，因为当将去往器件的电 源断开或另外地中断时保留所存储的数据。尽管许多类型的半导体存储 器件利用单独的电源单元，闪速存储器件典型地要求产生多个内部电压 电平，以便驱动包括在器件内部的不同类型的电路。例如，用于对闪速存储单元中的数据编程的编程电压和用于从闪速 存储单元中擦除数据的擦除电压一般比电源电压高(例如，20V)。此外， 在读操作期间可能需要约5-8V的电压。为了获得这些电压，闪速存储器件-一般包括高电压产生电路。具体 地，高电压产生电路产生恒定电压。高电压产生电路可以称作调节器电 路，并且通常使用电荷泵来实现。高电压产生电路也可以用于产生具有 不同电平的电压。例如，这可以通过以下步骤实现接收诸如第一电源 电压之类的单独电源，并且使用电压调节器电路产生具有不同电压电平 的不同电源电压。例如，在半导体存储器件中，包括在器件中的第二电压产生单元对 第一电压进行升压。该第一电压典型地从外部电源提供。可以将已升压的第一电压称作第二电压。 一般地，使用第一电荷泵将第一电压升压到 第二电压。 半导体存储器件也可以包括第三电压产生单元。第三电压产生单元 使用第二电压和第二电荷泵输出第三电压(例如，编程电压)。而且，第 二电压比外部施加的第一电压高，并且将第二电压用于控制在第三电压 产生单元中实现的开关，以使第三电压能够达到目标电平。第三电压产生单元也包括电阻分压器。该电阻分压器一般控制输出 电压的增加和减少。另外，由开关控制电阻分压器的电流通道。具体地， 开关与电阻分压器并联连接，并且响应于第二电压产生单元产生的第二 电压和开关使能信号来接通/断开。典型地，半导体存储器件维持比第三电压高的第二电压，并且使用 第二电压作为用于驱动包括在其中的至少一个电路的电源电压。例如， 当半导体存储器件是闪速存储器件时，通过第二电压控制第二电压产生 单元中的开关，以输出具有到预定目标电平的第三电压。可以将第三电 压用于各种任务。例如，可以将第三电压用作用于对单元中的数据进行 编程的编程电压、用于对单元中已编程的数据进行验证的电压、用于从 单元中擦除数据的电压、或用于验证从单元中擦除数据的电压。尽管传统的半导体器件可以使用不同的电压产生电路来产生处于 不同电平的不同电压，其具有各种缺点。例如，当第二电压产生单元的 输出端处的负载电容(例如，总线线路上的寄生电容)比第三电压产生 单元的输出端处的负载电容大时，第三电压可以迅速地增加为大于第二 电压。第三电压的这种增加可能导致第三电压的过冲。第三电压的此种 过冲可能引起半导体存储器件操作异常。发明内容本公开的一个方面包括半导体存储器件。所述器件包括第一泵时钟 产生器，配置用于基于电源电压产生第一泵时钟信号。所述器件还包括 第一电荷泵，配置用于响应于第一泵时钟信号产生第一泵输出电压。所 述器件还包括第二泵时钟产生器，配置用于基于第一泵输出电压产生第 二泵时钟信号。所述器件还包括第二电荷泵，配置用于响应于第二泵时 钟信号产生第二泵输出电压。所述器件还包括开关单元，配置用于将第 一电荷泵与第二电荷泵选择性地相连。
本公开的另一个方面包括在半导体器件中产生电压的方法。所述方 法包括使用第一泵时钟产生器，基于电源电压产生第一泵时钟信号。 所述方法还包括使用第一电荷泵，响应于第一泵时钟信号产生第一泵 输出电压。所述方法还包括使用第二泵时钟产生器，基于第一泵输出 电压产生第二泵时钟信号。所述方法还包括使用第二电荷泵，响应于 第二泵时钟信号产生第二泵输出电压。所述方法还包括将第一电荷泵 与第二电荷泵选择性地相连。


根据参考附图的以下详细描述，本发明的以上和其他特征将变得容 易明白，其中图1是根据典型公开实施例的半导体器件的方框图； 图2是示出了在图1中所示的半导体器件中的输出电压的电平的曲线；图3是如图1所示的泵时钟产生器的电路图； 图4是如图1所示的控制块的电路图；图5示出了包括在根据典型公开实施例的半导体器件中的行解码器 和存储单元阵列；图6是用于解释图1中所示的半导体器件的操作的时序图；图7是根据可选的典型公开实施例的半导体器件的方框图；图8是提供与典型公开实施例的比较的半导体器件的方框图；以及图9是示出了如图8所示的半导体器件中的输出电压的电平的曲线。
具体实施方式
现在参考附图更加全面地描述本发明，附图中示出了本发明的典型 实施例。然而，本发明可以以许多不同的形式来具体实现，并且不应该 解释为局限于这里阐述的实施例。相反地，提出这些实施例使得该公开 全面且完整，并且将向本领域的普通技术人员全面地传达本发明的范围。 在图中为清楚起见，可以对层和区域的尺寸和相对尺寸进行放大。贯穿 全文相同的参考数字表示相同的元件应该理解的是，当将一个元件称作与另一个元件"连接"或"耦接" 时，可以将其与另一个元件直接连接或耦接，或者可以出现中间元件。 相反，当将一个元件称作与另一个元件"直接连接"或"直接耦接"时， 不存在中间元件。如这里所使用的，术语"和/或"包括--个或多个相关 联列出项的任意和所有组合，并且可以缩写为"/""。应该理解的是，尽管在这里可以使用术语第一、第二等来描述各种 元件，这些元件并不应该由这些术语所限定。这些术语仅用于将一个元 件与另一个元件相区分。例如，在不脱离所述公开的教义的情况下，可 以将第--信号称作第二信号，并且类似地，可以将第二信号称作第一信号这里使用的术语仅用于描述特定实施例的目的，而不会限制本发明。如这里所使用的，单数形式还包括复数形式，除非上下文清楚地指出了其它情况。还应该理解的是，当在此说明书中使用术语"包括"时，指定了存在所声明的特征、区域、整数、步骤、操作、元素、和/或组件， 但是不排除存在或另外还有一个或多个其他特征、区域、整数、步骤、操作、元素、组件、和/或其组合。除非另外定义，这里使用的所有术语(包括技术和科学术语)具有 由本发明所属领域的普通技术人员通常所理解的相同意义。还应该理解 的是，例如那些在常用字典中定义的术语，应该被解释为具有与在相关 领域和/或本申请中的意义一致的含义，并且除非在此清楚地定义，否则 不会被解释为理想化或过于刻板的理解。图1是根据典型公开实施例的半导体器件10的方框图。参考图1， 半导体器件10包括第一电压产生单元20、第二电压产生单元30、开关 单元40、以及行解码器电路(即，X-解码器)50。第一电压产生单元20基于第一电压产生使能信号Vpp一En和第一电 源电压Vcc，产生第一泵输出电压Vpp。第一电压产生单元20可以包括 许多部件。例如，所公开的第一电压产生单元20包括第一泵时钟产生器 22和第一电荷泵24。 第一泵时钟产生器22响应于第一电压产生使能信号Vpp—En，产生 第一泵时钟信号PUMPj:lockl，用于控制第一电荷泵24的操作。而且， 第一电荷泵24响应于第一泵时钟信号PUMP—clockl，执行泵浦操作，并 且产生第一泵输出电压Vpp。第二电压产生单元30基于第二电压产生使能信号Vpgm一En和第一 泵输出电压Vpp，产生第二泵输出电压Vpgm。而且，与第一电压产生单 元20类似，第二电压产生单元30包括第二泵时钟产生器32和第二电荷 泵34。第二泵时钟产生器32基于第一泵输出电压Vpp，产生第二泵时钟信 号PUMP—clock3，用于控制第二电荷泵34的操作。此外，第二电荷泵34 响应于第二浦时钟信号PUMP_clock3，执行泵浦操作，并且产生第二泵 输出电压Vgpm。当从第二电荷泵34输出的第二泵输出电压Vpgm达到预定目标电平 时，为了停止第二泵时钟产生器32的操作，将第二泵时钟产生器32与 第二电荷泵34的输出节点N05相连。使用此输出节点N05，使得当输出 节点N05的电压或通过对输出节点N05的电压分压而获得的电压比基准 电压Vref高时，第二泵时钟产生器32停止产生第二泵时钟信号 PUMP—clock3。当第二电荷泵34被使能时，第二泵输出电压Vpgm是输出节点N05 的电压。然而，当中断第二泵时钟信号PUMP—clock3时，禁用第二电荷 泵34，并且将输出节点N05的电压通过电源电压控制电路322偏置为第 一电源电压Vcc。如上所述，所述器件10也包括开关单元40。在典型实施例中，开 关单元40连接在第一电荷泵24和第二电荷泵34之间。而且，开关单元 40响应于通过第二泵时钟产生器32产生的第一控制信号Nblocking，将 第一电荷泵24与第二电荷泵34相连。开关单元40可以包括多个部件。 例如，所公开的开关元件40包括开关42和开关控制块44。开关42连接在第一电荷泵24和第二电荷泵34之间。此外，开关 42响应于开关控制块44产生的第二控制信号Vgl，将第一电荷泵24与 第二电荷泵34相连。在典型实施例中，开关42可以是耗尽型晶体管。 开关控制块44基于第一泵输出电压Vpp和第一控制信号Nblocking，输出用于使能开关42的第二控制信号Vgl。开关控制块44 可以包括许多部件。例如，所公开的开关控制块44包括第一控制块和第 二控制块。第一控制块可以是HV开关441，并且第二控制块可以是控制 电路443。HV开关441基于第一泵输出电压Vpp和第三控制信号 HV—Switch—Enable,输出第二控制信号Vgl。在半导体器件10的编程时 间段期间，即，在将编程使能信号(即，半导体器件10的编程循环计数) 设置于高电平"1"的同时，控制电路443基于第二电压产生使能信号 Vpgm—En和第一控制信号Nblocking ,输出第三控制信号 HV—Switch_Enable。行解码器电路50与存储单元阵列(图5中的60)相连，并且基于 地址信号(例如，地址编码信号)、以及第一泵输出电压Vpp或第二泵输 出电压Vpgm，输出至少一个行线选择电压Vsel。稍后将参考图5详细描 述此操作。行线选择电压Vsel可以是读电压Vread、通过电压Vpass、或擦除 电压Vers。而且，可以通过具有与图1中所示的电压产生单元20和30 相同或类似的结构的电路产生读电压Vread、通过电压Vpass、以及擦除电压V'ers。图2是示出了如图1中所示的半导体器件10中的输出电压电平的 曲线。参考图1和图2，当将第一电压产生单元20和第二电压产生单元 30激活时，例如，当使能半导体器件10的操作的读忙碌信号RnBx从高 电平"1"转变成低电平"0"时，将开关42接通，并且开关42将第一 电荷泵24的输出端N03与第二电荷泵34的输出端N05相连。换句话说， 在将开关42接通的时间段"t2"，第一泵输出电压Vpp的电平Ll和第二 泵输出电压Vpgm的电平L2 —起增加。然而，当第二泵输出电压Vpgm的电平L2达到第一 目标电压电平Vt 1 (即，点"Ta")时，幵关42断开，并且第一电荷泵24的输出端N03 与第二电荷泵34的输出端N05隔离。换句话说，当第二泵输出电压Vpgm 达到第一目标电压电平Vtl时，第二电荷泵34停止电荷泵浦，使得将第 二泵输出电压Vpgm维持在第一目标电压电平Vtl。同时，第一电荷泵24 继续电荷泵浦，以将第一泵输出电压V卯增加到第二目标电压电平Vt2。 因此，第一泵输出电压Vpp的过冲(其中第二泵输出电压Vpgm的电平 L2比电平L1高)不会发生。图3是如图1所示的第二泵时钟产生器32的电路图。参考图1和 图3，第二泵时钟产生器32包括分压输出块320、比较器330和逻辑块 340。分压输出块320基于第一泵浦输出电压Vpp和第二电压产生使能信 号Vpgm—En，输出第一电源电压Vcc、第二泵输出电压Vpgm，或者通过 对第二泵输出电压Vpgm分压获得的电压。分压输出块320可以包括许多 部件。例如，分压输出块320包括电源电压控制电路322、分压器324 和开关N3。当将第二电压产生使能信号Vpgm一En去激活时，电源电压控制电路 322将第二电荷泵34的输出节点N05的电压偏置到第一电源电压Vcc的 电平。例如，当将第二电压产生使能信号Vpgm—En去激活到低电平"0" 时，电源电压控制电路322操作，使得输出节点N05处于第一电源电压 Vcc的电平。电源电压控制电路322包括PMOS晶体管Pll和耗尽型晶体 管Nll。响应于分别通过第二反相器13和第一反相器II输入的第二电压产 生使能信号Vpgm—En和反相第二电压产生使能信号/Vppi—Eri，将PMOS 晶体管Pll和耗尽型晶体管Nll分别导通/截止。具体地，当将第二电压 产生使能信号Vpgm—En激活时，将PMOS晶体管Pll和耗尽型晶体管Nil 均截止，并且将输出节点N05与第一电源电压Vcc的节点相隔离。然而， 当使第二电压产生使能信号Vpgm一En去激活时，将PMOS晶体管Pll和耗 尽型晶体管Nil均导通，并且输出节点N05与第一电源电压Vcc的节点 电连接。结果，将输出节点N05偏置到第一电源电压Vcc的电平。分压器324分别基于第一泵输出电压Vpp以及第一和第二分压控制 信号Vpgm—Enl和Vpgm_En2中至少之一，将第二泵输出电压Vpgm分压， 并且输出分压。分压器324包括第一HV开关控制器324-1、第一开关Pl、 第二幵关控制器324-3、第二开关P3、以及第一至第四电阻器R1至R4。
而且，第一和第二幵关Pl和P3的每一个均与第一至第四电阻器Rl至R4的至少之一并联连接，并且可以通过诸如晶体管之类的器件来具体实现。第一 HV开关控制器324-1基于第一泵输出电压Vpp和第一分压控 制信号Vpgm一Enl，输出第一开关控制电压Vg2。例如，当将第一分压控 制信号Vpgm—Enl激活到高电平"1"时，第一开关控制电压Vg2具有第 一泵输出电压Vpp的电平，并且从而接通第一开关P1。结果，电流流向 第--开关Pl而不是第二电阻器R2。因为将流向第二电阻器R2的电流阻 塞，禁用了第二电阻器R2。然而，当将第一分压控制信号Vpgra—Enl去 激活到低电平"0"时，第一开关控制电压Vg2具有第二电源电压Vss 的电平，并且从而断开第一开关P1。结果，电流流向第二电阻器R2，第 二电阻器R2被使能。第二 HV开关控制器324-3基于第一泵输出电压Vpp和第二分压控 制信号Vpgm一En2，输出第二开关控制电压Vg3。第二开关P3连接在第三 电阻器R3的两端，并且响应于第二开关控制电压Vg3来阻塞电流流入第 三电阻器R3。换句话说，在第一至第四电阻器R1至R4串联连接在第二 电荷泵34的输出节点N05和第二电源电压Vss之间的情况下，通过第一 和第二开关Pl和P3的接通/断开操作来对第二泵输出电压Vpgm进行分 压。而且，响应于第二电压产生使能信号Vpgm—En将开关N3接通或断 开，以便选择性地形成第二电荷泵34的输出节点N05和第二电源电压 Vss之间的电学通道。比较器330将输出电压(即，从分压输出块320输出的分压VD1) 与基准电压Vref相比较，并且产生比较信号Vcom (即，第一控制信号 Nblocking)。例如，当分压VD1比基准电压Vref高时，例如，当分压 VD1比基准电压Vref高时，比较器330输出处于低电平"0"的第一控 制信号Nblocking。另一方面，当分压VD1比基准电压Vref低时，比较 器330输出处于高电平"1"的第一控制信号Nblocking。逻辑块340响应于第二电压产生使能信号Vpgm—En、第一控制信号 Nblocking、以及时钟信号"clock",产生具有预定周期的第二泵时钟信
号PUMP—clock3。具体地，逻辑块340执行关于第二电压产生使能信号 Vpgm—En和第一控制信号Nblocking的"与"操作，然后执行关于"与" 操作的结果和时钟信号"clock"的另一个"与"操作，从而产生第二泵 时钟信号PUMP—clock3。例如，当将第二电压产生使能信号Vpgm—En激活到高电平"1",并 且当将第一控制信号Nblocking设置为处于高电平"1"时，即，分压 VD1比基准电压低，将时钟信号"clock"输出为第二泵时钟信号 PUMP—clock3。然而，当将第二电压产生使能信号Vpgm—En去激活，或者 当将第一控制信号Nblocking设置为处于低电平"0"时，即，分压VD1 比基准电压高，第二泵时钟信号PUMP——clock3保持处于低电平"0"。图1所示的第一泵时钟产生器22的结构和操作与第二泵时钟产生 器32相同或类似，不同之处在于第一泵时钟产生器22响应于第一电 压产生使能信号Vpp一En、第一电源电压Vcc、第三分压控制信号Vpp一Enl、 以及第四分压控制信号Vpp—En2，而不是第二电压产生使能信号 Vpgm—En、第一泵输出电压Vpp、第一分压控制信号Vpgm—Enl、以及第二 分压控制信号Vpgm一En2来操作。因此，将省略第一泵时钟产生器22的 详细描述。图4是如图1中所示的控制电路443的电路图。参考图l和图4， 控制电路443包括第一脉冲产生器447、反相器448、第二脉冲产生器 449、以及触发器450。第一脉冲产生器447基于第二电压产生使能信号VpgnuEn，产生第 一脉冲PL1。例如，第一脉冲产生器447可以响应于第二电压产生使能 信号Vpgm—En的上升沿，产生具有低电平"0"的预定时间段的第一脉冲 PL1。而且，反相器448对第一控制信号Nblocking进行反相。第二脉冲产生器449基于已反相的第一控制信号/Nblocking，产生 第二脉冲PL2。例如，第二脉冲产生器449可以响应于已反相的第一控 制信号/Nblocking的上升沿，产生具有低电平"0"的预定时间段的第 二脉冲PL2。触发器450基于第一脉冲PL1对输入信号(:即，编程循环计数)进 行锁存，并且输出第三控制信号HV—Switch—Enable。触发器450包括
输入端DI，接收编程循环计数；时钟端CLK，接收第一脉冲PL1;以及复位端Nrst，接收第二脉冲PL2。编程循环计数可以是将半导体器件IO激活到编程状态的信号。图5示出了包括在根据典型公开实施例的半导体器件中的行解码器电路50和存储单元阵列60。具体地，图5中所示的半导体器件是闪速存储器件示例。参考图5，存储单元阵列60可以通过多个行线SSL、 WL32至WL1、 以及GSL与行解码器电路50相连，并且还可以通过多个位线BL1、 BL2、 ...、 BLi与页缓冲器70相连。行解码器电路50分别接收第一和第二泵输出电压V卯和Vpgm，以 及读电压Vread、通过电压Vpass、擦除电压Vers、和地址编码信号。 而且，基于地址编码信号，行解码器电路50向行线SSL、 WL32至WL1、 以及GSL之一输出第二泵输出电压Vpgm(例如，编程电压)、读电压Vread、 通过电压Vpass、或擦除电压Ve:rs。为此，行解码器电路50可以包括行 线电压选择器51和多个晶体管PGO至PG33。行线电压选择器51使用多个已产生的电压(即，第二泵输出电压 Vpgm、读电压Vread、通过电压Vpass、以及擦除电压Vers)，选择并且 输出将分别向行线SSL、 WL32至WL1、以及GSL施加的行线选择电压SS、 S32、 S31、 ...、 S1和GS。具体地，可以响应于第一泵输出电压Vpp来导 通/截止多个晶体管PG0至PG33,使得分别向行线SSL、 WL32至WL1、以 及GSL输出行线选择电压SS、 S32至S1和GS。存储单元阵列60包括多个位线BL1至BLi，以及分别与位线BL1 至BU相连的存储单元串MCS。每一个存储单元串MCS均包括多个(例 如，32个)单元晶体管M1至M32，所述单元晶体管串联连接在串选择晶 体管SST的源极和接地选择晶体管GST的漏极之间。每-一个串选择晶体 管SST的漏极与对应的位线BLj (其中j二l至i)相连，并且每一个接地 选择晶体管GST的源极与公共源极线CSL相连。此外，串选择晶体管SST 的栅极共同地与串选择晶体管SST相连，并且接地选择晶体管GST的栅 极共同地与接地选择晶体管GST相连。此外，存储单元串MCS中的单元 晶体管M1的控制栅极共同地与字线WL1相连。以相同的方式，存储单元 串MCS中的其他单元晶体管M2至M32的控制栅极分别共同地与字线WL2 至WL32相连。此外，行线，即存储单元阵列60内部的串选择线SSL、 字线WL32至WL1、以及接地选择线GSL，分别通过响应于第一泵输出电 压Vpp而导通/截止的晶体管PG33至PGl，接收行线选择电压SS、 S32 至S1、以及GS。图6是用于解释图1中所示的半导体器件10的操作的时序图。参 考图l、图4和图6，将编程循环计数、第一电压产生使能信号VPP—En、 以及第二电压产生使能信号Vpgm—En激活(Sl)，其中所述编程循环计数 将半导体器件10激活到编程状态。编程循环计数和信号Vpp一En以及 Vpgm一En可以由控制器(未示出)产生，或者可以响应于从控制器接收 的命令信号在半导体器件10中内部地产生。第一脉冲产生器447响应于第二电压产生使能信号Vpgm—Eri的上升 沿，产生第一脉冲PL1 (S2)。此外，触发器450基于通过时钟端CLK接 收的第一脉冲PL1，对编程循环计数进行锁存，并且输出处于高电平"l" 的第三控制信号HV Switch_Enable (S3)。第一 HV开关441响应于设置在高电平"1"的第三控制信号 HV—Switch—Enable,将第二控制信号Vgl激活。因此，开关42接通。当 开关42接通时，将第一电荷泵24的输出端N03与第二电荷泵34的输出 端N05相连。换句话说，在开关42接通的同时，第一泵输出电压Vpp 和第二泵输出电压Vpgm —起增加。而且，从比较器330输出第一控制信号Nblocking。此外，比较器 330当从分压器324输出的分压VD1比基准电压Vref高时，输出处于低 电平"O"的第一控制信号Nblocking;并且当分压VD1比基准电压V:ref 低时，输出处于高电平"l"的第一控制信号Nblocking。因此，当将第 二电压产生使能信号Vpgm—En激活时，将第一控制信号Nblocking维持 在高电平"1"，直到从分压器324输出的分压VD1与基准电压Vref相等 时为止(Bl)。当从分压器324输出的分压VD1变得与基准电压Vref相等时，第 一控制信号Nblocking从高电平"1"转变到低电平"0" (B3)。当第一 控制信号Nblocking从高电平"1"转变到低电平"0"，反相器448输出 从低电平"0"转变为高电平"1"的、已反相的第一控制信号/Nblocking， 从而产生第二脉冲PL2 (B5)。然后，触发器450响应于通过复位端Nrst 接收的第二脉冲PL2进行复位，并且第三控制信号HV_Switch—Enable 从高电平"1"转变为低电平"0" (B7)。第一 HV开关441响应于设置在低电平"0"的第三控制信号 HV—Switch—Enable,将第二控制信号Vgl去激活。因此，开关42断开。 当开关42断开时，将第一电荷泵24的输出端N03与第二电荷泵34的输 出端N05相隔离。换句话说，当第二泵输出电压Vpgni达到基准电压Vref的电平时， 第二电荷泵34停止电荷泵浦，使得将第二泵输出电压Vpgm维持在基准 电压Vref的电平，而第一电荷泵24继续进行电荷泵浦。而且，当将第 二电压产生使能信号Vpgm—En去激活时，第一控制信号Nblocking从低 电平"0"转变为高电平"1" (B9)。图7是根据可选的典型公开实施例的半导体器件10'的方框图。参 考图1和图7，图7所示的半导体器件10'的结构和操作与图1中所示的 半导体器件10相同或非常类似，不同之处在于半导体器件10'还包括 二极管单元45。二极管单元45包括诸如第一和第二二极管Dl和D3之类的一个或 多个二极管。而且，开关42可以通过耗尽型晶体管来实现，在晶体管的 设计阶段将该耗尽型晶体管的阈值电压设置为预定值。在典型实施例中，二极管单元45防止当假定开关42断开时将开关 42接通。例如，当开关42的第一端N03的电压应该比开关42的第二端 N05的电压高时，即，当将第一电压产生使能信号Vpp—En激活，而将第 二电压产生使能信号Vpgm—En去激活时，应该将开关42断开。然而，开 关42可能由具有约-2.5V的阈值电压的耗尽型晶体管来实现。此时，当 第一电源电压Vcc是约2. 0V时，耗尽型晶体管42的阈值电压的绝对值 (即，2.5V)比第一电源电压Vcc高。在这种情况下，电流在耗尽型晶 体管42的源极和漏极之间流过。换句话说，尽管需要开关42断开，电 流可以在开关42中流动。只要没有施加第一阈值电压(即，第一二极管D1的阈值电压)，第
一二极管Dl就不会接通，因此第一二极管Dl将耗尽型晶体管42源极的 电压增加到比第二端N05的电压高出第一阈值电压。因此，当将第一电 压产生使能信号Vpp—En激活，并且将第二电压产生使能信号Vpgm—En 去激活时，防止了开关42接通。只要没有施加第二阈值电压(即，第二二极管D3的阈值电压)，第 二二极管D3就不会接通，因此第二二极管D3用来将第二端N05的电压 增加到比耗尽型晶体管42源极的电压高出第二阈值电压。图8是半导体器件100的方框图。具体地，讨论半导体器件100以 将半导体器件100与公开的典型实施例相比较。图9是示出了如图8所 示的半导体器件100中的输出电压的电平的曲线。参考图K图8和图 9，图8中所示的半导体器件100的结构和操作与图1中所示的半导体器 件10相同或类似，不同之处在于半导体器件100不包括开关单元40。当将第一电压产生单元20和第二电压产生单元30激活时，第一泵 输出电压Vpp和第二泵输出电压Vpgm增加。在图8中所示的半导体器件100中，当第一电荷泵24的输出端N03 处的负载电容器Cl的电容(即，总线线路的寄生电容)比第二电荷泵 34的输出端N05处的负载电容器C3的电容大时，第二泵输出电压Vpgm 可以比第一泵输出电压Vpp增加得更快。例如，在第一泵输出电压Vpp 的电平Lll达到第一目标电压Vt5之前，第二泵输出电压Vpgm的电平 L22可以突然地增加，并且变得比第二目标电压Vt7高，从而引起输出 电压的过冲。然而，在图1中所示的半导体器件10中，在时间段"t3"期间， 开关42接通，并且将第一电荷泵24的输出端N03与第二电荷泵34的输 出端N05相连，因此，第一泵输出电压Vpp的电平Lll和第二泵输出电 压Vpgm的电平L12 —起增加。当第二泵输出电压Vpgm的电平L12达到 第二目标电压Vt7 (即，点"Tb"处)时，开关42断开，并且将第一电 荷泵24的输出端N03与第二电荷泵34的输出端N05相隔离。换句话说， 当第二泵输出电压Vpgm的电平L12达到第二目标电压Vt7时，第二电荷 泵34停止电荷泵浦，使得将第二泵输出电压Vpgm维持在第二目标电压 Vt7，而第一电荷泵24继续进行电荷泵浦，使得将第一泵输出电压Vpp增加到第一目标电压Vt5。结果，不会发生第二泵输出电压Vpgm的电平 L12比第一泵输出电压Vpp的电平Lll高的过冲。可以将所公开的系统用在其中必须将输出电压维持在所需电平的 任意电压产生电路中。具体地，所公开的开关单元可以将第一电压产生电路与第二电压产生电路相连，从而可以防止半导体器件的错误操作和过冲。尽管已经参考本发明的典型实施例，示出和描述了公开的系统，但 本领域普通技术人员应当理解，在不脱离所附权利要求所限定的本发明 的精神和范围的情况下，可以对这些实施例进行形式和细节上的多种改变。
权利要求
1.一种半导体器件，包括第一泵时钟产生器，被配置成基于电源电压产生第一泵时钟信号；第一电荷泵，被配置成响应于第一泵时钟信号产生第一泵输出电压；第二泵时钟产生器，被配置成基于第一泵输出电压产生第二泵时钟信号；第二电荷泵，被配置成响应于第二泵时钟信号产生第二泵输出电压；以及开关单元，被配置成将第一电荷泵与第二电荷泵选择性地相连。
2. 如权利要求1所述的半导体器件，其中，所述开关单元包括-连接在所述第一电荷泵和第二电荷泵之间的开关，所述开关响应于第二控制信号而接通或断开；以及开关控制块，被配置成基于第一泵输出电压和第二泵时钟产生器产 生的第一控制信号，输出所述第二控制信号。
3. 如权利要求2所述的半导体器件，其中，所述开关控制块包括: 第一控制块，被配置成基于第一泵输出电压和第三控制信号，输出所述第二控制信号；以及第二控制块，被配置成基于将第二泵时钟产生器激活的使能信号以 及所述第一控制信号，输出所述第三控制信号。
4. 如权利要求3所述的半导体器件，其中，所述第二控制块包括:第一脉冲产生器，被配置成基于所述使能信号产生第一脉冲； 第二脉冲产生器，被配置成基于所述第一控制信号产生第二脉冲；以及触发器，被配置成基于所述第一脉冲对输入信号进行锁存，并且输 出所述第三控制信号，其中，所述触发器响应于所述第二脉冲而复位。
5. 如权利要求4所述的半导体器件，其中，所述输入信号是将半 导体器件激活到编程状态的信号。
6. 如权利要求2所述的半导体器件，其中，所述开关是耗尽型晶体管。
7. 如权利要求2所述的半导体器件，其中，还包括连接在开关和 第二电荷泵之间的至少一个二极管。
8. 如权利要求2所述的半导体器件，其中，所述第二泵时钟产生器包括分压输出块，与第二电荷泵相连，并且被配置成用于输出电源电压、 第二泵输出电压、或通过对第二泵输出电压进行分压而获得的电压；比较器，被配置成将分压输出块的输出电压与基准电压相比较，并 且基于比较产生所述第一控制信号；以及逻辑块，被配置成响应于将第二泵时钟产生器激活的使能信号和所 述第一控制信号，产生具有预定周期的第二泵时钟信号。
9. 如权利要求8所述的半导体器件，其中，所述分压输出块包括 电源电压控制电路，被配置成用于当将所述使能信号去激活时，控制第二电荷泵的输出节点处于电源电压的电平；分压器，被配置成基于第一泵输出电压和所述使能信号，对第二电 荷泵的输出节点的电压进行分压，并且输出已分压的电压；以及开关，被配置成响应于所述使能信号，将第二电荷泵的输出节点与 第二电源电压相连。
10. 如权利要求1所述的半导体器件，其中，还包括 行解码器电路，通过多条行线与半导体器件中的存储单元阵列相连；所述行解码器电路被配置成接收第一泵输出电压、第二泵输出电压、 以及地址信号，并且基于地址信号，向至少一条行线输出第二泵输出电 压。
11. 如权利要求10所述的半导体器件，其中，所述半导体器件是 闪速存储器件，以及所述第二泵输出电压是用于将数据写入存储单元阵列中的至少一 个存储单元中的编程电压，或是用于将数据从所述存储单元中擦除的擦除电压。
12. 如权利要求10所述的半导体器件，其中，所述行解码器电路 包括晶体管，基于第一泵输出电压将所述晶体管导通，以向至少一个行 线输出第二泵输出电压。
13. —种在半导体器件中产生电压的方法，所述方法包括如下步骤使用第一泵时钟产生器，基于电源电压产生第一泵时钟信号； 使用第一电荷泵，响应于第一泵时钟信号产生第一泵输出电压； 使用第二泵时钟产生器，基于第一泵输出电压产生第二泵时钟信号；使用第二电荷泵，响应于第二泵时钟信号产生第二泵输出电压；以及将第一电荷泵与第二电荷泵选择性地相连。
14. 如权利要求13所述的方法，其中，将第一电荷泵与第二电荷泵相连的步骤包括基于第一泵输出电压和第二泵时钟产生器产生的第一控制信号，输出第二控制信号；以及响应于第二控制信号接通开关，所述开关设置在第一电荷泵和第二 电荷泵之间。
全文摘要
公开了一种半导体存储器件，所述器件包括第一泵时钟产生器，配置用于基于电源电压产生第一泵时钟信号。所述器件还包括第一电荷泵，配置用于响应于第一泵时钟信号产生第一泵输出电压。所述器件还包括第二泵时钟产生器，配置用于基于第一泵输出电压产生第二泵时钟信号。所述器件还包括第二电荷泵，配置用于响应于第二泵时钟信号产生第二泵输出电压。所述器件还包括开关单元，配置用于将第一电荷泵与第二电荷泵选择性地相连。
文档编号G11C16/30GK101154464SQ20071000444
公开日2008年4月2日 申请日期2007年1月22日 优先权日2006年9月28日
发明者蔡东赫, 边大锡 申请人:三星电子株式会社