专利名称：半导体存储装置的制作方法
技术领域：
本发明涉及半导体存储装置，尤其涉及可改写的非易失性的半导体存储装置。
背景技术：
在现有的非易失性半导体存储装置中，公知有如图8所示那样的非易失性半导体存储装置(参照专利文献1现有例1)。现有例1所涉及的非易失性半导体存储装置，在存储器单元(cell)阵列中具有第一扩散区域107、选择栅103、浮置栅106和控制栅111。
第一扩散区域107在基板101表面上按照沿一个方向延伸并且彼此相隔的方式并列设置。第一扩散区域107被用作局部(local)位线(LB)。选择栅103(SG)隔着绝缘膜102配设于相邻的第一扩散区域107之间的区域的基板101上，并且沿第一扩散区域107的延伸方向延伸。浮置栅106(FG)是存储节点(node)，其隔着绝缘膜102配设于第一扩散区域107与选择栅103之间的区域，如果从俯视方向观察则配置为岛状。控制栅111(CG)隔着绝缘膜108配设于浮置栅106和选择栅103之上，彼此相隔而并列设置，并且沿着与选择栅103交叉的方向延伸。控制栅111被用作字(word)线。
由位于选择栅103两侧的第一扩散区域107之中的一个第一扩散区域107、浮置栅106、控制栅111和选择栅103构成第一单位单元，并且由位于选择栅103两侧的第一扩散区域107之中的另一个第一扩散区域107、浮置栅106、控制栅111和选择栅103构成第二单位单元。在多个单位单元中共同拥有第一扩散区域107。在该非易失性半导体存储装置中通过向选择栅103施加正电压，在单元区域内的选择栅103下的基板101表面形成反转层120。
由半导体存储装置的外围电路的一部分即驱动电路(未图示)，控制施加到第一扩散区域107、选择栅103、控制栅111和基板101(阱101a)的电压。
接下来，对现有例1所涉及的非易失性半导体存储装置的擦除动作进行说明。
如果参照图8，在第一擦除动作中，向控制棚111施加负的高电压，并且向基板101(阱101a)施加正的高电压。例如，向控制栅111施加电压Vcg＝-9V，向基板101(阱101a)施加电压Vsub＝9V，而使第一扩散区域107和选择栅103打开(open)。由此电子e从浮置栅106被吸引到基板101(阱101a)。第一擦除动作时的浮置栅106的电位Vfg可通过下式1进行计算。另外，Q为浮置栅106的电量、Ccf是控制栅111与浮置栅106之间的电容，Cfsub为浮置栅106与基板101之间的电容，Csf为选择栅103与浮置栅106之间的电容。
式1Vfg=QCall+CcfCallVcg+CfsubCallVsub]]>Call＝Ccf+Csf+CfsubVcg＜0V，Vsg＝open≡0V，Vsub＞0V如果参照图9，在第二擦除动作中，向控制栅111施加负的高电压，并且向选择栅103施加正电压。例如向控制栅111施加电压Vcg＝-9V，向选择栅103施加电压Vsg＝3V，而使第一扩散区域107、基板101(阱101a)打开(open)。由此电子e从浮置栅106被吸引到选择栅103。第二擦除动作时的浮置栅106的电位Vfg可通过下式2来计算。另外，Q为浮置栅106的电量、Ccf是控制栅111与浮置栅106之间的电容，Cfsub为浮置栅106与基板101之间的电容，Csf为选择栅103与浮置栅106之间的电容。
式2Vfg=QCall+CcfCallVcg+CsfCallVsg]]>Call＝Ccf+Csf+CfsubVcg＜0V，Vsg＞0V，Vsub＝open≡0V
但是，图8、9所示的现有擦除动作中存在以下可能性在从浮置栅106吸引电子之际，向控制栅111、基板101、选择栅103施加的电压变高。也就是，在图8的第一擦除动作中由浮置栅106相关的控制栅111与基板101之间的电容耦合比决定施加电压，并且选择栅103与浮置栅106之间的电容耦合没有贡献，因此存在向控制栅111和基板101的施加电压变高的可能性。另外，在图9的第二擦除动作中由浮置栅106相关的控制栅111与选择栅103之间的电容耦合比决定施加电压，并且基板101与浮置栅106之间的电容耦合没有贡献，因此存在对控制栅111和选择栅103的施加电压变高的可能性。这样如果施加电压变高，则存在外围电路增大的可能性。
专利文献1特开2005-51227号公报发明内容本发明的目的在于，使较低的电压下的擦除动作成为可能。
在本发明的第一观点中，一种半导体存储装置，其特征在于，具备选择栅，其配设于基板上的第一区域；存储节点，其配设于与所述第一区域邻接的第二区域；第一扩散区域，其设置于与所述第二区域邻接的第三区域；控制栅，其配设于所述存储节点之上；和控制电路，其对施加到所述基板、所述选择栅、所述第一扩散区域和所述控制栅的电压进行控制，所述驱动电路进行下述控制即在擦除动作之际，使所述基板或所述第一扩散区域的电压、所述选择栅的电压和所述控制栅的电压之中的两个电压成为负电压，并且使剩下的一个电压成为正电压。
在本发明的第二观点中，其特征在于，所述驱动电路进行下述控制即在擦除动作之际，使所述选择栅和所述控制栅的电压成为负电压，并且使所述基板或者所述第一扩散区域的电压成为正电压。
本发明的第三观点中，其特征在于，所述驱动电路进行下述控制即在擦除动作之际，使所述基板或者所述第一扩散区域和所述控制栅的电压成为负电压，并且使所述选择栅的电压成为正电压。
本发明的第四观点中，其特征在于，所述驱动电路进行下述控制即在擦除动作之际，使所述选择栅和所述基板或者所述第一扩散区域的电压成为负电压，并且使所述控制栅的电压成为正电压。
本发明的第五观点中，其特征在于，所述驱动电路，在擦除动作之际，对所述第一扩散区域施加与施加到所述基板的电压极性相同的电压。
(发明效果)根据本发明的观点1～5，能够在通过隧道效应而从存储节点吸引电子e之际，实现选择栅、基板(阱)或者第一扩散区域、控制栅的施加电压的低电压化。通过低电压化，可使外围电路缩小化。这是因为，通过控制栅与存储节点之间的电容耦合、选择栅与存储节点之间的电容耦合、基板(阱)或者第一扩散区域与存储节点之间的电容耦合这三种电容耦合，就能以较低的施加电压来产生向基板一侧吸引电子e的电压·电场。另外，如果使选择栅、基板(阱)或者第一扩散区域、控制栅的施加电压升高，则擦除动作的高速化成为可能。
图1是示意性地表示本发明的实施方式1涉及的半导体存储装置的结构的局部俯视图。
图2是示意性地表示本发明的实施方式1涉及的半导体存储装置的结构的图1的X-X’间的局部截面图。
图3是示意性地表示本发明的实施方式1所涉及的半导体存储装置的擦除模块中的选择栅的结构的局部俯视图。
图4是用于说明实施方式1涉及的半导体存储装置的第一擦除动作的示意图。
图5是用于说明实施方式1涉及的半导体存储装置的第二擦除动作的示意图。
图6是用于说明实施方式1涉及的半导体存储装置的第三擦除动作的示意图。
图7是表示实施方式1涉及的半导体存储装置的浮置栅的电气状态的示意图。
图8是用于说明现有例1涉及的半导体存储装置的第一擦除动作的示意图。
图9是用于说明现有例1涉及的半导体存储装置的第二擦除动作的示意图。
图中1、101-基板；1a、101a-阱；2、102-绝缘膜；3、103-选择栅；4、104-绝缘膜；5、105-绝缘膜；6、106-浮置栅(存储节点)；7、107-第一扩散区域；8、108-绝缘膜；9、109-绝缘膜；11、111-控制栅；20、120-反转层；21-第二扩散区域；22-驱动电路；23-擦除模块。
具体实施例方式
(实施方式1)使用附图，对本发明的实施方式1涉及的半导体存储装置进行说明。图1是示意性地表示本发明的实施方式1涉及的半导体存储装置的结构的局部俯视图。图2是示意性地表示本发明的实施方式1涉及的半导体存储装置的结构的图1的X-X’间的局部截面图。图3是示意性地表示本发明的实施方式1涉及的半导体存储装置的擦除模块中的选择栅的结构的局部俯视图。
实施方式1涉及的半导体存储装置是每单元存储两比特信息的非易失性半导体存储装置。半导体存储装置具有基板1、绝缘膜2、选择栅3、绝缘膜4、绝缘膜5、浮置栅6、第一扩散区域7、绝缘膜8、绝缘膜9、控制栅11、第二扩散区域(图1的21)和驱动电路22。如图2中的点划线所示，半导体存储装置中的一个单位单元由一个第一扩散区域7、一个浮置栅6、控制栅11和选择栅3构成。半导体存储装置中的两比特单元，按照以一个选择栅3公共而两个单位单元线对称地配置的方式构成。即，在图2中，两比特单元的另一个单位单元由一个第一扩散区域7、一个浮置栅6、控制栅11、和选择栅3构成。。
基板1是P型硅基板。基板1在选择栅3和控制栅6之下具有阱1a。阱1a是p-型扩散区域。阱1a也称作公共源极扩散区域。
在基板1中，成为连接第一扩散区域7和第二扩散区域21的通路的沟道，作为从上方观察基板1时的形状，具有沿着与选择栅3的平面形状相关联而规定的一个方向从一个第二扩散区域21侧延伸的第一路径L，并且从一个第二扩散区域21侧延伸的第一路径L的端部弯曲，具有沿着相对第一方向具有规定角度(例如，直角)的第二方向延伸至第一扩散区域7侧的第二路径S。在对选择栅3施加了正电压时，第一路径L中的单元区域内的选择栅3下的沟道变为反转层20。在第二路径S中，浮置栅6下也作为沟道区域而使用。同样，构成连接第一扩散区域7和第二扩散区域21的通路的沟道区域，作为从上方观察基板1时的形状，具有沿着选择栅3的长度方向从一个第二扩散区域21侧延伸的第一路径，并且第一路径的端部弯曲，具有沿着相对第一方向具有规定角度(直角)的第二方向延伸至第一扩散区域7侧的第二路径。
绝缘膜2设置于选择栅3与基板1之间。对绝缘膜2例如可使用硅氧化膜。绝缘膜2也称作选择栅绝缘膜。
选择栅3是设置于绝缘膜2上的导电膜。对选择栅3例如可使用多晶硅。选择栅3在一个擦除模块23内具有一对SG0和SG1(参照图3)。从相对于平面的法线方向观察，SG0和SG1分别形成为梳状，SG0的梳齿部分在SG1的梳齿间隙中相隔规定的间隔而配置。SG0和SG1与擦除模块23内的全部单位单元电连接。这里，擦除模块23由多个单位单元构成，是由进行擦除动作时同时电子从浮置栅被吸引的所有的单位单元构成的模块。这种擦除模块23在一个半导体存储装置中存在多个。此外，选择栅3在一个擦除模块内也可被分割为三个以上。
绝缘膜4设置于选择栅3上(参照图2)。对绝缘膜4例如可使用硅氧化膜、硅氮化膜。
绝缘膜5设置于绝缘膜4的侧壁、选择栅3的侧壁、绝缘膜2的侧壁、基板1上、与浮置栅6之间。对绝缘膜5例如可使用硅氧化膜(参照图2)。绝缘膜5也称作隧道(tunnel)氧化膜。
浮置栅6是存储节点，隔着绝缘膜5设置于由选择栅3和绝缘膜4的层叠体构成的选择栅构造的两侧(参照图2)。对浮置栅6例如可使用多晶硅。浮置栅6若观察其截面则形成为侧壁(side wall)状(参照图2)，若从俯视方向观察则配设为岛状(参照图1)。
第一扩散区域7是设置于基板1的规定区域(相邻的浮置栅6之间)的n+型扩散区域，沿着选择栅3(的梳齿部分)延伸的方向配设(参照图1、2)。第一扩散区域7，在其与选择栅3的关系下，在写入时成为单元晶体管的漏极区域，在读出时成为源极区域。第一扩散区域7也称作局部位线。
绝缘膜8是配设于浮置栅6和控制栅11之间的绝缘膜(参照图2)。对绝缘膜例如可使用由具有高绝缘性、相对介电常数高、适宜薄膜化的硅氧化膜8a、硅氮化膜8b、硅氧化膜8c构成的ONO膜。
绝缘膜9是配设于绝缘膜8与第一扩散区域7之间的绝缘膜(参照图2)。对绝缘膜9例如可使用基于热氧化的硅氧化膜(热氧化膜)、或由CVD法成膜的硅氧化膜。
控制栅11在与选择栅3的长度方向垂直的方向上延伸，与选择栅3立体交叉(参照图1)。控制栅11，在与选择栅3的交叉部中与设置于选择栅3的上层的绝缘膜8的上面抵接(参照图2)。控制栅11隔着绝缘膜5、浮置栅6、以及绝缘膜8而设置于由选择栅3和绝缘膜4的层叠体构成的选择栅构造的两侧(参照图2)。控制栅11由导电膜构成，例如可使用多晶硅。在控制栅11的表面设置高熔点金属硅化物(未图示)，也可采用低电阻化的结构。控制栅11成为字线。
第二扩散区域21是n+型扩散区域，成为单元晶体管的源极/漏极区域(参照图1)。第二扩散区域21在单元区域外沿着与选择栅3的长度方向垂直的方向延伸，与选择栅3立体交叉。第二扩散区域21，在其与选择栅3的交叉部中，形成于在选择栅3的下层设置的绝缘膜2正下的基板1表层(未图示)。
驱动电路22是外围电路的一部分，控制施加到第一扩散区域7、选择栅3、控制栅11、基板1(阱1a)、第二扩散区域21的电压。驱动电路22的电压控制至少在擦除动作中与现有例1的非易失性半导体存储装置的驱动电路的电压控制不同。此外，对于驱动电路22的擦除动作中的电压控制将后述。
另外，除驱动电路22以外，实施方式1的半导体存储装置采用与现有例1的非易失性半导体存储装置同样的构成。而且，从阱1a的形成到控制栅11的形成，可通过与现有例1所涉及的非易失性半导体存储装置的制造方法同样的制造方法来制造实施方式1的半导体存储装置。专利文献1的记载设为此处由引用所归纳记载的。根据需求请参考。
接下来，使用附图，对实施方式1所涉及的半导体存储装置的擦除动作进行说明。图1是用于说明实施方式1所涉及的半导体存储装置的第一擦除动作的示意图。图5是用于说明实施方式1所涉及的半导体存储装置的第二擦除动作的示意图。图6是用于说明实施方式1所涉及的半导体存储装置的第三擦除动作的示意图。
如果参照图4，则在第一擦除动作中，向控制栅11和选择栅3施加负的高电压，并且向基板1(阱1a)或者第一扩散区域7施加正的高电压。例如，向控制栅11施加电压Vcg＝-7V，向选择栅3施加电压Vsg＝-7V，向基板1(阱1a)施加电压Vsub＝7V，而使第一扩散区域7打开(open)。由此，通过隧道效应(tunneling)而使电子e从浮置栅6吸引到基板1(阱1a)或者第一扩散区域7。这里，从浮置栅6吸引电子e之际，不仅使用控制栅11的电容耦合，还使用与选择栅3之间的电容耦合，这一点与现有例1的第一擦除动作(参照图8)不同。
如果参照图5，在第二擦除动作中，向控制栅11和基板1(阱1 a)或者第一扩散区域7施加负的高电压，并且向选择栅3时间正的高电压。例如，向控制栅11时间电压Vcg＝-7V，向选择栅3时间电压Vsg＝7V，向基板1(阱1a)施加电压Vsub＝-7V，而使第一扩散区域7打开(open)。由此，通过隧道效应而使电子e从浮置栅6吸引到选择栅3。这里，从浮置栅6吸引电子e之际，不仅使用控制栅11的电容耦合，还使用与基板1(阱1a)之间的电容耦合，这一点与现有例1的第二擦除动作(参照图9)不同。
如果参照图6，在第三擦除动作中，向选择栅3和基板1(阱1a)或者第一扩散区域7施加负的高电压，向控制栅11时间正的高电压。例如，向控制栅11时间电压Vcg＝7V，向选择栅3时间电压Vsg＝-7V，向基板1(阱1a)施加电压Vsub＝-7V，而使第一扩散区域7打开(open)。由此，通过隧道效应而使电子e从浮置栅6吸引到控制栅11。这里，从浮置栅6吸引电子e之际，使用与选择栅3和基板1(阱1a)之间的电容耦合。
这里，第一～第三擦除动作时的浮置栅6的电气状态为如图7所示那样。在实施方式1中将Vsg、Vcg、Vsub之中的两个电压作为负电压，将剩下的一个电压作为正电压。此外，也可向第一扩散区域7施加同一极性的电压，来代替向基板1(阱1a)施加电压。并且也可向基板1(阱1a)及第一扩散区域7的两方施加同一极性的电压。浮置栅6的电位Vfg能够通过下式3来计算。此外，Q为浮置栅6的电量，Ccf为控制栅11与浮置栅6之间的电容，Cfsub为浮置栅6与基板1之间的电容，Csf为选择栅3与浮置栅6之间的电容。
式3Vfg=QCall+CcfCallVcg+CsfCallVsg+CfsubCallVsub]]>Call＝Ccf+Csf+Cfsub根据实施方式1，能够在通过隧道效应而从浮置栅6吸引电子e之际，实现选择栅3、基板1(阱1a)或者第一扩散区域7、控制栅11的施加电压的低电压化。通过低电压化可使外围电路缩小化。这是因为，通过控制栅11与浮置栅6之间的电容耦合、选择栅3与浮置栅6之间的电容耦合、基板1(阱1a)或者第一扩散区域7与浮置栅6之间的电容耦合这三种电容耦合，就能以较低的施加电压来产生向基板一侧吸引电子e的电压·电场。另外，如果使选择栅3、基板1(阱1a)或者第一扩散区域7、控制栅11的施加电压升高，则擦除动作的高速化成为可能。
权利要求
1.一种半导体存储装置，具备选择栅，其配设于基板上的第一区域；存储节点，其配设于与所述第一区域邻接的第二区域；第一扩散区域，其设置于与所述第二区域邻接的第三区域；控制栅，其配设于所述存储节点之上；和控制电路，其对施加到所述基板、所述选择栅、所述第一扩散区域和所述控制栅的电压进行控制，所述驱动电路进行下述控制即在擦除动作之际，使所述基板或者所述第一扩散区域的电压、所述选择栅的电压和所述控制栅的电压之中的两个电压成为负电压，并且使剩下的一个电压成为正电压。
2.根据权利要求1所述的半导体存储装置，其特征在于，所述驱动电路进行下述控制即在擦除动作之际，使所述选择栅和所述控制栅的电压成为负电压，并且使所述基板或者所述第一扩散区域的电压成为正电压。
3.根据权利要求1所述的半导体存储装置，其特征在于，所述驱动电路进行下述控制即在擦除动作之际，使所述基板或者所述第一扩散区域的电压和所述控制栅的电压成为负电压，并且使所述选择栅的电压成为正电压。
4.根据权利要求1所述的半导体装置，其特征在于，所述驱动电路进行下述控制即在擦除动作之际，使所述选择栅的电压和所述基板或者所述第一扩散区域的电压成为负电压，并且使所述控制栅的电压成为正电压。
5.根据权利要求1～4的任一项所述的半导体存储装置，其特征在于，所述驱动电路，在擦除动作之际，对所述第一扩散区域施加与施加到所述基板的电压极性相同的电压。
全文摘要
本发明提供一种半导体存储装置，该装置具备选择栅(3)，其配设于基板上的第一区域；浮置栅(6)，其配设于与所述第一区域邻接的第二区域；第一扩散区域(7)，其设置于与所述第二区域邻接的第三区域；控制栅(11)，其配设于浮置栅(6)之上；和控制电路(22)，其对施加到基板(1)(阱1a)、选择栅(3)、第一扩散区域(7)和控制栅(11)的电压进行控制，驱动电路(22)进行下述控制即在擦除动作之际，使选择栅(3)和控制栅(11)的电压成为负电压，并且使剩下的一个基板(1)(阱1a)的电压成为正电压。由此，使得更低电压下的擦除动作成为可能。
文档编号G11C16/04GK101017828SQ200710008098
公开日2007年8月15日 申请日期2007年2月9日 优先权日2006年2月9日
发明者金森宏治, 久保山贤一 申请人:恩益禧电子股份有限公司