专利名称：一种Flash存储器的功耗控制方法及系统的制作方法
技术领域：
本发明涉及Flash存储器领域，尤其是关于一种控制Flash存储器功耗 的控制方法和系统。
背景技术：
Flash存储器分为两大类NOR Flash和NAND Flash。 NAND是 "NOT-NAND"的简写，艮口"与非"型Flash; NOR是"NOR-NAND"的简写， 即"或非"型Flash。这些名称的由来与Flash内部的实现方式有关。
NOR Flash适合于在片上系统(system-on-chip，简称为SOC)或者板级 系统中作为小容量程序存储器使用，Flash器件自身功耗在整个系统功耗中 占有较大比重，降低Flash器件的功耗成为一项重要的设计目标。
另夕卜，NORFlash的接口都有固定的时序要求，Flash控制器的目的是 在中央处理单元(如CPU或其它主控设备)的控制下实现数据的正常读写操 作，即完成中央处理单元读写时序到Flash接口时序的转换，而中央处理 单元的读写时钟可能很快，也可能很慢，所以控制器的实现方法与控制器 的系统时钟有很大的关系，如何降低设计的复杂度、尽量的简化电路设计、 提高设计的灵活性也成为一项重要的设计目标。
Flash操作包括擦除操作(erase)、写操作(write or programme)、读操作 (read)等，对于擦除操作和写操作，命令时间所需较长0is或者ms量级)； 而对于读操作，命令时间所需较短(ns量级)。对于程序存储器来讲，擦除 操作和写操作很少发生，而读操作则在正常工作时频繁的进行，Flash主要 的功耗也是由读操作所产生。
目前的ASIC设计或者FPGA设计的Flash控制器都是采用同步系统， 即Flash控制器输出的Flash接口时序与控制器的系统时钟保持同步。同步
设计的方法对于擦除操作和写操作来说没有什么问题，这是因为这两个操 作的命令有效时间很长Ois或者ms量级)，即使对于一个时钟低至 32.768KHz的系统来讲，擦除操作和写操作的命令周期也会是系统时钟的 整数倍；对于读操作来说，如果控制器系统时钟较快(接近或者快于读命令
所需的最短时间)，那么同步设计并没有浪费读操作的有效时间，而如果控 制器系统时钟较慢(低于读命令所需的最短时间)，那么同步设计就会耗费 较长的读操作时间。
对于采用同步时钟设计的系统，当系统时钟较快时，整个系统的功耗
较大，对于单次读操作来说，由于Flash命令的有效时间可以控制的比较接 近于读命令所需的最短时间，因而此时Flash存储器本身的功耗可以控制的 比较小；为了降低系统功耗， 一般会选择尽可能低的系统时钟， 一旦系统 时钟慢于Flash读命令所需的最短时间，那么Flash命令的有效时间就会长于 读命令所需的最短时间，对于单次读操作来说，此时Flash存储器本身的功 耗反而加大了。因而同步时钟系统不利于Flash的低功耗设计，系统时钟越 低，Flash器件本身的功耗反而越大。
发明内容
本发明所要解决的技术问题是，克服现有技术的不足，提供一种能够 使Flash存储器在所有的工作频率下均能保持较低功耗的Flash存储器的功 耗控制方法及控制系统。
本发明解决其技术问题所采用的技术方案是 一种Flash存储器的功 耗控制方法，包括如下步骤l)通过Flash控制器发送与其时钟同步的读指 令信号；2)将该读指令信号转换为芯片启动信号，使该芯片启动信号的脉 宽小于Flash控制器的时钟周期，且该芯片启动信号的脉宽不小于Flash存 储器的最快访问时间；3)该芯片启动信号开启Flash控制器，进行Flash存 储器数据的读取。
所述的步骤2)包括2a)将读指令信号延时；2b)将延时后的信号反向 得到反向信号；2c)将该反向信号和读指令信号与运算得到芯片启动信号。 所述的芯片启动信号的脉宽等于Flash存储器的最快访问时间。 所述的Flash存储器的读数据信号的脉宽为Flash控制器的时钟周期的 整数倍。
所述的读数据信号的脉宽通过锁存器拓展为Flash控制器时钟周期的 整数倍。
一种Flash存储器系统，包括中央处理单元、Flash存储器及Flash控 制器，该Flash控制器包括Flash控制器主控单元、脉宽转换单元及数据暂 存单元，该中央处理单元通过总线与Flash控制器主控单元连接，Flash控
制器主控单元的输出与脉宽转换单元的输入连接，脉宽转换单元的输出与
Flash存储器的芯片启动端口连接，Flash存储器的读数据端口与数据暂存 单元的输入连接，该数据暂存单元的输出与Flash控制器主控单元连接， 中央处理单元通过Flash控制器主控单元发出读指令信号，脉宽转换单元 响应该读指令信号并将其转换为芯片启动信号，使该芯片启动信号的脉宽 小于Flash控制器的时钟脉宽，该芯片启动信号的脉宽不小于Flash存储器 自身预设的最快访问时间，Flash存储器响应该芯片启动信号并开启，开始 进行数据读取，该数据暂存单元接收Flash存储器的读数据信号并将该读 数据信号的脉宽拓展为Flash控制器时钟周期的整数倍。
所述的脉宽转换单元包括顺次串接于Flash控制器主控单元和Flash存 储器之间的延时单元、反相器单元及与运算单元。
所述数据暂存单元为锁存器。
本发明的有益效果是，控制Flash存储器开闭的芯片启动信号的脉宽 小于Flash控制器的时钟周期，使得不论时钟快慢，每次对Flash存储器的 读操作均能保持较低的功耗，从而降低整个Flash存储器的功耗。
图l是本实施方式的结构框图2是本实施方式的CPU的memory总线的读时序图； 图3是现有的Flash存储器接口的时序图； 图4是本实施方式的脉宽转换单元和数据暂存单元的结构框图； 图5是本实施方式的脉宽转换单元和数据暂存单元的时序图； 图6是本实施方式Flash存储器系统的时序图。
具体实施例方式
如图1所示，本实施方式Flash存储器的功耗控制系统包括时钟及复位单 元IOI、中央处理单元104、 Flash控制器106和Flash存储器115，该Flash控制 器106包括Flash控制器主控单元107、脉宽转换单元lIO及数据暂存单元I 11 。 该时钟及复位单元101与中央处理单元104和Flash控制器主控单元107均连 接，该中央处理单元104(如CPU)通过总线105与Flash控制器主控单元107连 接，该Flash控制器主控单元107的输出与脉宽转换单元110的输入连接，该 脉宽转换单元110的输出与Flash存储器115的芯片启动端口(即CE端口)连 接，该Flash存储器115的读数据端口(即RE端口)与数据暂存单元lll的输入 连接，该数据暂存单元lll的输出与Flash控制器主控单元107连接，该Flash 存储器的其它端口(包括写数据端口 、地址端口及其它控制信号端口)直接与
Flash控制器主控单元107连接。
时钟及复位单元101给Flash控制器106提供时钟及复位信号103，时钟及 复位单元101还受中央处理单元104的控制，中央处理单元104通过信号102 完成对该时钟及复位单元101的配置，同时该时钟及复位单元101也会给中 央处理单元104提供时钟和复位信号。
中央处理单元104是整个功耗控制系统的主控，它完成其它单元的寄存 器配置和管理，并通过总线105完成对Flash存储器的读写操作。
Flash控制器106可以使用ASIC等定制电路实现，也可以使用FPGA等半 定制电路实现。脉宽转换单元110将接收的输入信号108(该输入信号108与 Flash控制器的时钟同步)变为具有固定脉冲宽度的输出信号112，该输出信 号112作为芯片启动信号输出给Flash存储器115。该脉宽转换单元110可以使 用延时单元实现，也可以使用其他方法实现，只要使芯片启动信号的脉宽 小于Flash控制器的时钟脉宽，且该芯片启动信号112的脉宽不小于Flash存储 器自身预设的最快访问时间，较佳的是，该芯片启动信号112的脉宽固定为 最快访问时间即可，从而不论Flash控制器的时钟快慢。数据暂存单元lll 是为了把Flash存储器的读数据信号113的脉宽拓宽为是Flash控制器时钟周 期整数倍的输出信号109，该数据暂存单元113可以使用锁存器(Latch)，也 可以使用其他方法。Flash控制器还需要输出其它信号ri4(如地址、写数据、 其他命令信号)到Flash存储器，这些信号可以保持和Flash控制器时钟同步。
Flash存储器115是NOR Flash,它可以是SOC系统中内嵌的Flash IP, 也可以是板级系统中的Flash芯片。该Flash存储器的接口具有芯片启动(CE)
端口、写数据端口、读数据端口、地址端口及其它控制信号端口，芯片启 动端口接收Flash控制器发出的芯片启动信号(chip enable信号)，该芯片启 动信号负责激活Flash存储器内部的控制逻辑、输入buffer、译码器、灵敏 放大器等，如果芯片启动置为无效，那么Flash就处于低功耗状态，此时 功耗极低；如果CE置为有效，那么Flash就处于工作状态，此时功耗较大。 Flash存储器自身具有预设的最快访问时间(CE access time)。
下面给出该发明的一个具体实现实例。它包括图1中所示的所有单元， 这些单元都集成在一个片上系统中。
CPU采用与通用8051兼容的内嵌CPU， Flash控制器采用全定制电路 (ASIC)实现，Flash存储器采用内嵌式Flash IP 。
CPU总线包括SFR总线和memory总线，SFR总线完成寄存器的配置，
memory总线实现对Flash存储器的读写操作。Flash控制器的主要功能是 完成CPU的memory总线的读写时序到Flash存储器接口的读写时序的转 换。可以看到，该发明所述的低功耗设计方法主要是针对读操作，因而图 2描述了 CPU memory总线读操作的时序，图3、图5及图6均描述了 Flash 读操作的时序，而对于写操作及其他命令操作则没有做详细描述。
图2给出了 8051 CPU memory总线的接口时序，可以看到地址使能信 号mem—ale、 i卖使能f言号mem_psrd—n或mem—rd—n禾口地:feH言号mem—addr 均与时钟CLK保持同步。时钟CLK的频率可能是常用的11MHz、5.5MHz， 也可能处于低频工作模式32.768KHz。在地址使能信号mem一ale的下降沿， 地址总线数据应该被CPU的从设备锁存；在读使能信号的上升沿，读数据 总线mem—data—in的数据会被CPU锁存。
图3给出了一种Nor Flash的简化接口时序。Nor Flash接口不需要时 钟信号，所有的Address、 command等信号均由Flash控制器产生，在同步 系统设计中，要求Address、 command等信号与控制器的系统时钟保持同 步。
如图3中所示，Taa(Timeof Address Access,地址存取时间)一般要求 为几十纳秒(ns);而Tca(Time of CE Access, CE信号存取时间)也为几十ns， 该Tea是CE信号有效(比如由低电平变为高电平)之后数据有效所需要的最 长时间，而且Tca〈Taa。也就是说，只要芯片启动信号保持几十ns的时间， 读数据信号Flash_data—in即可成功读取。
如图4及图5所示，输入信号CE_in是与Flash控制器时钟保持同步 的信号，它可能很慢(几百ns或者us量级)；当经过一个由四个延时单元组 成的延时单元阵列402之后，得到经过了延迟的信号CE—in—dly，延迟的 时间可以比最快访问时间Tca(如图3所示)再长一些，即留有一定的冗余； CE—in_dly信号再经过一个反相器单元变为信号CE_in—dly—n，该信号 CE_in—dly—n与CE一in信号与运算即得到需要的输出信号CE一out，该输出 信号CE一out即为Flash存储器的芯片启动信号。这种方法的好处是，不论 Flash控制器时钟的快慢，脉宽转换单元均能将大于Tea的信号CE(如图3 所示)变换为固定脉冲宽度，从而达到省功耗的目的。
当Flash存储器的芯片启动信号保持最短脉宽时，从Flash中读入的数据 Flash—data一in的有效时间也会比较短，这不利于CPU读取数据，所以有必要 将读入数据的有效时间拓宽为Flash控制器时钟周期的整数倍。图4及图5给
出了一种实现的方法，它使用锁存器(Latch)409将Flash—data—in(即图4中的信 号408)锁存，输出拓宽后的信号mem—datajn(即图4中的信号410)。该锁存 器的D端用于输入数据信号Flash—data—in，其G端用于控制信号lateh—gate输 入，其Q端用于输出数据信号，当控制信号有效时(比如高电平)，D端的输 入数据信号输出到Q端；当控制信号无效时(比如低电平)，不论D端的输入 数据信号如何变化，Q端的数据被保存，实现数据的锁存。锁存器的控制信 号latchjate(信号407)来源与CE—out信号的实现方法类似，它是信号406与信 号401相与的结果，它的脉宽小于CE—out。
锁存器的控制信号latch—gate的有效脉宽最好包含在信号CE—out的有效 脉宽内，更严格的讲应该包含在信号flasl^data—in的有效区间内。这是因为， 读Flash存储器数据在CE一out有效之后(由低电平变为高电平)最多Tca时间 开始有效，然后在CE一out无效之后(由高电平变为低电平)之后马上也变 为无效。如果latchjate的有效脉宽比CE—out的有效脉宽长，比如CE一out变 为无效后latch—gate仍然有效，那么最终锁存器锁存到的数据即为无效数据。
如图6所示，address和other command信号与图3中的对应信号一致， CE—out信号是图3中的CE信号经过脉冲转换单元后的输出，该CE—out信号的 有效时间KTca+时间余量)，图6中所示的Tca为50ns，设时间余量为30ns， 贝IJCE—out的有效吋间为80ns，而图3中的CE信号的有效时间接近200ns，所 以本发明相对现有技术可以大大降低功耗。Flash—data—in信号是在CEjut 信号有效之后最长Tca时间开始有效，在CE—Out无效之后也变为无效。 Latchjgate信号的目的是将flash—data—in数据锁存，它必须在fals、data—in信 号无效之前(即CE—out信号无效之前)也变为无效。本实施方式中，latch_gate 的有效脉宽小于CE一out的有效脉宽，从而可以保证在比较安全的区间锁存 flash—data—in数据。Mem—data—in信号是锁存器锁存之后的数据信号，它的 有效宽度基本与address禾nother command信号保持同步，即与Flash控制器的 时钟保持同步，方便CPU等主控设备读取数据；Flash存储器的最快访问时 间不能小于Tca,而且为了保证读操作的可靠性，最快访问时间还需要留有 一定的余量，即最快访问时间略大于Tca，比如Tca定义为50ns，最快访问时 间可以选取为60 80ns。
本发明中，数据暂存单元也可以采用缓存器，如D形触发器，该D形触 发器有一个输入数据信号(D端)、 一个输入时钟信号(clk)、 一个复位信号输 入(reset)及输出数据信号(Q端)，在时钟信号的上升沿或下降沿，D端输入的
数据就会传递到Q端。该时钟信号dk的开关由控制信号控制，即将前述的 latch^ate的信号和输入时钟信号相与，得到该D形触发器的时钟信号，即门 控时钟，为了保证有触发沿产生，latchjate的有效日廿间必须长于与其相与 的时钟信号的周期。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说 明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术 领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若 干简单推演或替换，都应当视为属于本发明的保护范围。
权利要求
1.一种Flash存储器的功耗控制方法，其特征在于包括如下步骤1)通过Flash控制器发送与其时钟同步的读指令信号；2)将该读指令信号转换为芯片启动信号，使该芯片启动信号的脉宽小于Flash控制器的时钟脉宽，且该芯片启动信号的脉宽不小于Flash存储器的最快访问时间；3)该芯片启动信号开启Flash控制器，进行Flash存储器数据的读取。
2. 根据权利要求1所述的Flash存储器的功耗控制方法，其特征在于 所述的步骤2)包括2a)将读指令信号延时；2b)将延时后的信号反向得到 反向信号；2c)将该反向信号和读指令信号与运算得到芯片启动信号。
3. 根据权利要求1或2所述的Flash存储器的功耗控制方法，其特征 在于所述的芯片启动信号的脉宽等于Flash存储器的最快访问时间。
4. 根据权利要求1或2所述的Flash存储器的功耗控制方法，其特征 在于所述的Flash存储器的读数据信号的脉宽为Flash控制器的时钟周期 的整数倍。
5. 根据权利要求4所述的Flash存储器的功耗控制方法，其特征在于 所述的读数据信号的脉宽通过锁存器拓展为Flash控制器时钟周期的整数 倍。
6. —种Flash存储器系统，包括中央处理单元，其特征在于还包括 Flash存储器及Flash控制器，该Flash控制器包括Flash控制器主控单元、 脉宽转换单元及数据暂存单元，该中央处理单元通过总线与Flash控制器 主控单元连接，Flash控制器主控单元的输出与脉宽转换单元的输入连接， 脉宽转换单元的输出与Flash存储器的芯片启动端口连接，Flash存储器的 读数据端口与数据暂存单元的输入连接，该数据暂存单元的输出与Flash 控制器主控单元连接，中央处理单元通过Flash控制器主控单元发出读指 令信号，脉宽转换单元响应该读指令信号并将其转换为芯片启动信号，使 该芯片启动信号的脉宽小于Flash控制器的时钟脉宽，该芯片启动信号的 脉宽不小于Flash存储器自身预设的最快访问时间，Flash存储器响应该芯 片启动信号并开启，开始进行数据读取，该数据暂存单元接收Flash存储 器的读数据信号并将该读数据信号的脉宽拓展为Flash控制器时钟周期的 整数倍。
7. 根据权利要求6所述的Flash存储器系统，其特征在于所述的脉 宽转换单元包括顺次串接于Flash控制器主控单元和Flash存储器之间的延 时单元、反相器单元及与运算单元。
8.根据权利要求6或7所述的Flash存储器系统，其特征在于所述 数据暂存单元为锁存器。
全文摘要
本发明公开了一种Flash存储器的功耗控制方法及控制系统，它包括如下步骤1)通过Flash控制器发送与其时钟同步的读指令信号；2)将该读指令信号转换为芯片启动信号，使该芯片启动信号的脉宽小于Flash控制器的时钟周期，且该芯片启动信号的脉宽不小于Flash存储器的最快访问时间；3)该芯片启动信号开启Flash控制器，进行Flash存储器数据的读取。控制Flash存储器开闭的芯片启动信号的脉宽小于Flash控制器的时钟周期，使得不论时钟快慢，每次对Flash存储器的读操作均能保持较低的功耗，从而降低整个Flash存储器的功耗。
文档编号G11C16/06GK101114521SQ200710094048
公开日2008年1月30日 申请日期2007年8月28日 优先权日2007年8月28日
发明者张明雄, 苗书立, 琮 赵 申请人:钜泉光电科技(上海)有限公司