专利名称：半导体集成电路的制作方法
技术领域：
本发明涉及一种半导体集成电路。具体的说，本发明涉及半导体 集成电路的输入第一级。
背景技术：
近年来已经设计出消耗越来越少功率的便携式电子设备。
例如，要求其中集成了半导体存储器如NAND快闪存储器的移 动电话和移动终端具有低功耗。
在这种背景下，考虑了用于降低包括半导体存储器的半导体集成 电路的功耗的技术(例如参见美国专利5,966,045)。
当降低电源电压以降低半导体集成电路的功耗时，产生了以下问 题包含在半导体集成电路中的驱动电路的响应速度变慢。
为了避免该问题，某种半导体集成电路具有两个或更多个外部电 源端子，并且包括分离的半导体集成电路电源VCC和输入/输出电路 电源电压VCCQ来设置分离的期望电压。
作为例子，将电源电压VCCQ从公用电源提供给分别用作输入 和输出电路的输入緩冲电路和输出緩冲电路。
当如上所述由输入和输出緩冲电路共享电源电压VCCQ时，输 入緩冲电路直接受到由输出緩冲电路的操作导致的噪声效应的影响，
结果输入緩沖电路的阈值电压波动，导致基于在电路设计规格中 确定的高电平输入电压(VIH)和低电平输入电压(VIL)错误确定信号电 平.
为了避免上述问题，存在一种分开地提供输入緩冲电路电源电压 和输出緩冲电路电源电压以只为输入緩冲电路产生电源电压VCCQ1 并只为输出緩冲电路产生电源电压VCCQ2的方法。
但在这种情况下，电源焊盘和电源导线的数量增加了。
发明内容
根据本发明的一个方面提供了一种半导体集成电路，包括内部 电源电压下降电路，其降低第一外部电源电压以产生内部电源电压； 输入电路，向其提供内部电源电压；内部电路，向其提供第一外部电 源电压，并且其与输入电路连接；以及输出电路，向其提供不同于第 一外部电源电压的第二外部电源电压，并且其与内部电路连接，其中 第一和第二外部电源电压相互分离，并且第二外部电源电压低于第一
外部电源电压。
根据本发明的另一方面提供了一种半导体集成电路，包括第一 内部电源电压下降电路，其降低第一外部电源电压以产生第一内部电 源电压；输入电路，向其提供第一内部电源电压；第二内部电源电压 下降电路，其降低第一外部电源电压以产生第二内部电源电压；内部 电路，向其提供第二内部电源电压，并且其与输入电路连接；输出电 路，向其提供不同于笫一外部电源电压的第二外部电源电压，并且其 与内部电路连接，其中第一和第二外部电源电压相互分离，并且第二 外部电源电压低于第 一外部电源电压。
根据本发明的再一方面提供了一种半导体集成电路，包括第一 内部电源电压下降电路，其降低第一外部电源电压以产生第一内部电 源电压；第二内部电源电压下降电路，其降低第一外部电源电压以产 生第二内部电源电压；内部电路，向其提供第二内部电源电压；输出 电路，向其提供不同于第一外部电源电压的第二外部电源电压，并且 其与内部电路连接；电压检测电路，其在第二外部电源电压等于或低 于判定电压时输出第一控制信号，而在第二外部电源电压高于判定电 压时输出第二控制信号；第一输入电路，其由笫一控制信号激活，并 且向其提供笫一内部电源电压；以及第二输入电路，其由第二控制信 号激活，并且向其提供第二内部电源电压，其中第一和第二外部电源 电压相互分离。
根据本发明的又一方面提供了一种半导体集成电路，包括内部 电源电压下降电路，其降低第一外部电源电压以产生内部电源电压； 内部电路，向其提供内部电源电压；输出电路，向其提供不同于第一 外部电源电压的第二外部电源电压，并且其与内部电路连接；电压检 测电路，其在第二外部电源电压等于或低于判定电压时输出第一控制 信号，而在第二外部电源电压高于判定电压时输出第二控制信号；第 一输入电路，其由第一控制信号激活，并且向其提供内部电源电压； 以及第二输入电路，其由第二控制信号激活，并且向其提供内部电源 电压，其中第一和第二电源电压相互分离。
图l是示出本发明实施例的基本配置的结构框图； 图2是根据本发明第一实施例的半导体集成电路的结构框图; 图3是根据本发明第二实施例的半导体集成电路的结构框图; 图4根据第二实施例的应用的半导体集成电路的结构框图； 图5示出电压检测电路；以及
图6是根据第二实施例的变型的半导体集成电路的结构框图。
具体实施例方式
下面参照附图详细描述本发明的实施例。 1.概述
本发明的半导体集成电路采用两个外部电源电压。 一个是从第一 电源端子提供的第一外部电源电压，另一个是从第二电源端子提供的 第二外部电源电压。
第一和第二外部电源电压相互分离。第一外部电源电压驱动输入 电路和内部电路.第二外部电源电压驱动输出电路。
第二外部电源电压低于第 一外部电源电压.
第一外部电源电压通过内部电源电压下降电路提供给输入电路， 而不是直接提供给输入电路。
同时，第一外部电源电压被内部电源电压下降电路下降为第一内 部电源电压(下面称为"只用于输入电路的电源电压，，)。只用于输入电 路的电源电压具有与第二外部电源电压相同的电压值。 将只用于输入电路的电源电压提供给输入电路。 如上所述，输出电路的电源电压低，这使得可以减小功耗。 此外，由于输入电路和输出电路由相互分离的对应的电源电压来 驱动，因此输入电路不会受到输出电路产生的噪声效应的影响。
因此，可以减小输入和输出电路的功耗，而不会使输入电路受到 输出电路产生的噪声效应的影响。
2.实施例 (l)基本配置
图l是示出本发明实施例的半导体集成电路的基本配置的结构框图。
图1示出的半导体集成电路由相互分离的两个外部电源电压 VCC、 VCCQ驱动。
外部电源电压VCC被内部电源电压下降电路4降低，产生只用 于输入电路的电源电压VDDQ。只用于输入电路的电源电压VDDQ提 供给输入电路l。
外部电源电压VCC也提供给内部电路2。
外部电源电压VCCQ提供给输出电路3。外部电源电压VCCQ 与外部电源电压VCC分离。为了实现更低功耗，外部电源电压VCCQ 的电压值低于电源电压VCC的电压值。如上所述，由分离的电源提 供输入电路l的电源电压和输出电路3的电源电压。
因此，由输出电路3产生的噪声不会影响输入电路1。
用于输入电路的电源与内部电路共享。因此，由于不需要单独为 输入电路提供新的电源，不需要添加只用于输入电路的电源焊盘等等。
因此，可以降低输入和输出电路的功耗，而不会使输入电路受到 由输出电路产生的噪声的影响.
下面说明基于该基本配置的本发明实施例。 (2)第一实施例
图2示出根据本发明第一实施例的半导体集成电路。
输入电路如输入緩冲电路1A包括p沟道金属-氧化物-半导体 (MOS)晶体管(下面称为"PMOS晶体管")P1和n沟道MOS晶体管(下 面称为"NMOS晶体管")N1。
输入緩冲电路1A通过将PMOS晶体管Pl的栅极与NMOS晶体 管Nl的栅极连接的输入端子与输入/输出公用焊盘5连接。此外，输 入緩冲电路1A通过将PMOS晶体管Pl的漏极与NMOS晶体管Nl 的漏极连接的输出端子与内部电路2连接。尽管在第一实施例中焊盘 5既用于输入又用于输出以减少外部端子的数量，可以分离地提供输 入焊盘和输出焊盘，以代替公用焊盘5。
PMOS晶体管的源极与内部电源电压下降电路4连接。NMOS 的源极与施加地电压VSS的连接端子连接。
在输入緩沖电路1A中，基于来自焊盘5的输入信号的信号输出 给内部电路2。
内部电路2是具有半导体存储器如NAND快闪存储器或动态随 机存取存储器(DRAM)的电路。内部电路2主要包括存储单元阵列部 分、读出放大器电路和外围电路，该外围电路包括行解码器电路、列 解码器电路和地址緩沖电路。
内部电路2基于来自输入緩冲电路1A的信号进行处理，并将产 生的数据输出给输出緩冲电路3A。
输出电路如输出緩冲电路3A包括PMOS晶体管P2和NMOS晶 体管N2。
输出緩沖电路3A通过将PMOS晶体管P2的栅极和NMOS晶体 管N2的栅极连接的输入端子而与内部电路2连接。来自内部电路2 的数据输入给输出緩冲电路3A.将PMOS晶体管p2的漏极和NMOS 晶体管N2的漏极连接的输出端子与焊盘5连接。
PMOS晶体管P2的源极与电源电压VCCQ连接.NMOS晶体 管N2的源极与施加了地电压VSS的接地端子连接。
作为驱动上述电路的电源电压，采用两个外部电源电压vcc、
VCCQ。这两个外部电源电压相互分离，并且提供给这些电路。
外部电源电压VCC提供给内部电路2和内部电源电压下降电路4。
提供给内部电源电压下降电路4的外部电源电压VCC下降。从 PMOS晶体管Pl的源极向输入緩冲电路1A提供只用于输入緩冲电路 的内部电源电压VDDQ。
从PMOS晶体管P2的源极向输出緩冲电路3A提供外部电源电 压VCCQ。外部电源电压VCCQ设置为低于外部电源电压VCC，以 减小半导体集成电路的功耗。
作为电源电压，例如釆用3V作为外部电源电压VCC，采用1.8V 用作外部电源电压VCCQ。
因此，3V的电源电压提供给内部电路2和内部电源电压下降电路4。
1.8V的电源电压提供给输出緩冲电路3A。用作为外部电源电压 VCCQ/2( = 0.9V)的电路阈值电压来驱动输出緩冲电路3A,
只用于输入电路的内部电源电压VDDQ提供给输入緩冲电路1A。
通常，输入緩冲电路1A设计为使得电路阈值电压等于只用于输 入电路的内部电源电压VDDQ/2。可取的是该电路阈值电压等于输出 緩冲电路3A的电路阈值电压。
由于这个原因，外部电源电压VCC下降到只用于输入电路的内 部电源电压VDDQ(=1.8V)，由此驱动输入緩冲电路1A。
在图2的半导体集成电路中，考虑了没有设置内部电源电压下降 电路4的情况。
在这种情况下，外部电源电压VCC直接提供给输入緩冲电路1A.
一般来说，PMOS晶体管和NMOS晶体管的尺寸(size)设计为使 得输入緩冲电路等等中的CMOS反相电路的电路阈值电压等于驱动 电源电压的一半。
因此，输入緩冲电路1A的电路阈值电压等于外部电源电压 VCC/2(=1.5V)。
正如在本实施例中所述的，提供给输出緩冲电路3A的外部电源 电压VCCQ设置为1.8V以降低功耗。由于输出緩沖电路3A的电路 阈值电压是0.9V，因此可取的是输入緩沖电路1A的电路阈值电压也 应当设置为0.9V。
为了将以外部电压VCC( = 3V)驱动的输入緩沖电路1A的电路阈 值电压i殳置为0.9V， NMOS晶体管Nl的尺寸必须i更计为大于PMOS 晶体管Pl的尺寸。
但是利用该方法，输入緩冲电路1A中的上升和下降之间的响应 速度差值非常大。
如果外部电源电压VCC设置为1.8V,则输入緩冲电路1A的电 路阈值电压可以设置为外部电源电压VCC/2(=0.9V)，但是内部电路2 的驱动能力降低。
因此，正如在本实施例中描述的，以下内容是有效的内部电源 电压下降电路4将外部电源电压VCC( 3V)下降到只用于输入电路的 内部电源电压VDDQ( = 1.8V)，由此驱动输入緩冲电路1A。
通过这样做，输入緩冲电路1A的电路阈值电压可以很容易设置 为VDDQ/2(=0.9V)。
如上所述，从外部电源电压VCC通过内部电源电压下降电路4 提供输入緩冲电路1A的电源电压。从外部电源电压VCCQ提供输出 緩冲电路3A的电源电压。
具体地说，输入緩冲电路1A和输出緩沖电路3A由两个分离的 外部电源电压驱动。因此，输入緩沖电路1A不会受到由输出緩沖电 路3A产生的噪声效应的影响。
此外，由于驱动内部电路2的外部电源电压VCC与驱动输出緩 冲电路3A的外部电源电压VCCQ分离，因此外部电源电压VCC可 以设置为防止内部电路的驱动能力下降的电压，而外部电源电压 VCCQ可以设置为低电压。因此，可以降低输出緩冲电路3A的功耗。
此外，由于输入緩冲电路1A的电源电压是通过在内部电源电压 下降电路4降低外部电源电压VCC来获得的，因此不需要提供新的 电源焊盘。
因此，可以降低输出电路的功耗，而不会使输入电路受到由输出
电路产生的噪声效应的影响。 ("第二实施例
在内部电路具体由NAND快闪存储器构成的情况下，由于存储 单元阵列部分进一步小型化，因此需要向内部电路提供低电压驱动和 低功耗的优点。
在该第二实施例中，内部电源电压下降电路不仅设置在输入緩冲
电路中，而且还设置在内部电路中。下面是对将外部电源电压下降到 第二内部电源电压并且使内部电路能够应付低电压驱动和低功耗的半
导体集成电路的说明。
图3示出根据第二实施例的半导体集成电路的配置。 输入緩冲电路1A、内部电路2和输出緩沖电路3A分别具有与笫
一实施例相同的配置。在图3中，相同的元件由相同的附图标记表示，
并省略对它们的描述。
用两个外部电源电压VCC、 VCCQ作为用于驱动上述电路的电
源电压。
外部电源电压VCC提供给内部电源电压下降电路4A、 4B。
提供给内部电源电压下降电路4A的外部电源电压VCC下降到 只用于输入电路的内部电源电压VDDQ。该只用于输入电路的内部电 源电压VDDQ提供给输入緩冲电路IA。
提供给内部电源电压下降电路4B的外部电源电压VCC下降到 内部电源电压VDD。该内部电源电压VDD提供给输入电路2。
外部电源电压VCCQ提供给输出緩冲电路3A.
例如，3V用作外部电源电压VCC， 1.8V用作外部电源电压 VCCQ。
外部电源电压VCC被内部电源电压下降电路4A、 4B降低。
因此，通过在内部电源电压下降电路4A降低外部电源电压VCC 而获得的只用于输入电路的内部电源电压VDDQ( = 1.8V)提供给输入 緩冲电路1A。
向内部电路2提供例如通过在内部电源电压下降电路4B降低外 部电源电压VCC而获得的内部电源电压VDD( = 2.7V)。
外部电源电压VCCQ( = 1.8V)提供给输出緩冲电路3A。
输入緩沖电路1A和输出緩冲电路3A由彼此分离的对应的电源 电压驱动。因此，输入緩冲电路1A不会受到由输出緩冲电路3A产生 的噪声效应的影响。
由于外部电源电压VCC可以被内部电源电压下降电路4B降低， 因此可以在低电压下驱动内部电路2。
如上所述，第二实施例除了第一实施例的效果之外，还可以产生 用低电压驱动复制以及内部电路低功耗的效果。
3.应用
在本发明的应用中，输出电路与不同的电源电压规格兼容。下面 说明具有两个输入电路来满足电源电压规格的半导体集成电路的电路 配置和操作。
(a)电路配置
图4示出根据该应用的半导体集成电路。
第一输入緩沖电路1A不仅具有在第一和第二实施例中描述的输 入緩冲电路1A的配置，而且还包括MOS晶体管T1A、 T1B。
MOS晶体管TlA的源极与内部电源电压下降电路4A连接。MOS 晶体管T1A的漏极与PMOS晶体管Pl的源极连接。
MOS晶体管T1B的源极与包括PMOS和NMOS晶体管Pl、 Nl 的漏极的输出端子连接。
第二输入緩冲电路1B不仅具有在第一和第二实施例中描述的输 入緩沖电路1A的配置，而且还包括MOS晶体管T2A、 T2B,
MOS晶体管T2 A的源极与内部电源电压下降电路4B连接 MOS 晶体管T2A的漏极与PMOS晶体管P3的源极连接.
MOS晶体管T2B的源极与包括PMOS和NMOS晶体管P3、N3 的漏极的输出端子连接。
第二緩冲电路1B由比第一緩冲电路1A中的内部电源电压高的 内部电源电压VDD驱动。
在该应用中，例如MOS晶体管TIA、 T2A是p沟道MOS晶体 管。MOS晶体管TIB、 T2B是n沟道晶体管。
内部电路2和输出緩冲电路3A都具有与在第一和第二实施例中 相同的内部配置。
内部电路2分别通过MOS开关6A、 6B与第一和第二緩冲电路
IA、 1B连接。
输出緩沖电路3A的输入端与内部电路2连接，其输出端与焊盘 5连接。按照两个彼此不同的电源电压规格来驱动输出緩冲电路3A。
作为用于驱动上述电路的电源电压，釆用两个外部电源电压 VCC、 VCCQ。
外部电源电压VCC提供给第一内部电源电压下降电路4A和第 二内部电源电压下降电路4B。
提供给第一内部电源电压下降电路4A的外部电源电压VCC下 降到只用于第一输入緩沖电路1A的内部电源电压VDDQ,然后提供 给第一緩沖电路1A。
提供给第二内部电源电压下降电路4B的外部电源电压VCC下 降到内部电源电压VDD，然后提供给内部电路2和第二输入緩冲电路IB。
外部电源电压VCCQ符合两个不同的电源电压规格，并且提供 给输出緩冲电路3A。
图5示出电压检测电路，其选择输入緩冲电路1A或1B以根据 输出緩冲电路3A的电源电压规格来激活.
向图5的电压检测电路提供外部电源电压VCCQ,并且使检测电 路部分7确定输出緩冲电路3A的电源电压规格.
基于该确定结果的信号不仅提供给将该信号作为控制信号A输
出的输出端子8A，而且通过反相器9提供给将该信号作为控制信号B 输出的输出端子8B。
输出端子8A与MOS晶体管T1A、 T1B连接，输出端子8B与 MOS晶体管T2A、 T2B连接。
输出端子8A、 8B还与MOS开关6A、 6B连接。
下面说明具有上述配置的半导体集成电路的操作。
(b)操作
作为用于驱动半导体集成电路的电源电压，例如采用3V作为外 部电源电压VCC，采用1.8或者3V作为外部电源电压VCCQ。外部 电源电压VCC和外部电源电压VCCQ按照彼此分离的方式提供给电 路。
外部电源电压VCC被内部电源电压下降电路4A、 4B降低。
外部电源电压VCC被内部电源电压下降电路4A降低为只用于 输入电路的电源电压VDDQ(=1.8V)，然后提供给第一緩沖电路。此 外，外部电源电压VCC被内部电源电压下降电路4B降低为内部电源 电压VDD( = 2.7V)，然后提供给第二输入緩冲电路1B和内部电路2。
此外，按照电源电压规格，向输出緩冲电路3A提供1.8或3V作 为外部电源电压VCCQ。
在图5的电压检测电路中，用于确定外部电源电压VCCQ是较 高还是较低的判定电压设置为例如2.2V。通过采用该判定电压作为参 考，控制信号A、 B输出给第一和第二输入緩冲电路1A、 1B以及MOS 开关6A、 6B。
当外部电源电压VCCQ等于或低于2.2V时，检测电路部分7例 如输出低电平信号，其结果是控制信号A变低而控制信号B通过反相 器9变高。当外部电源电压VCCQ高于2.2V时，检测电路部分7输 出高电平信号，其结果是控制信号A变高，而控制信号B变低。
当外部电源电压VCCQ为1.8V时，1.8V的外部电源电压VCCQ 提供给输出緩冲器3A和检测电路部分7.
因此，检测电路部分7确定外部电源电压VCCQ等于或低于
2.2V,因此输出緩冲电路3A根据电源电压规格以1.8V的外部电源电
压VCCQ进行处理。
结果，分别在端子8A、 8B输出低控制信号A和高控制信号B。 在第一输入緩冲电路1A中，低控制信号A的输入接通PMOS
晶体管T1A，而断开NMOS晶体管TIB。
因此，内部电源电压下降电路4A向第一输入緩沖电路1A提供
只用于输入緩冲电路的内部电压VDDQ(=1.8V),由此激活第 一输入緩
沖电路1A。
与第一输入緩沖电路1A连接的MOS开关6A被控制信号A和 控制信号B接通，这使得来自第一输入緩冲电路1A的信号被输出给 内部电路2。
在第二緩冲电路1B中，高控制信号的输入断开PMOS晶体管 T2A,而接通NMOS晶体管T2B。
因此，由于内部电源电压VDD在PMOS晶体管T2A断开时被 该晶体管截断，因此第二緩沖电路1B被停用(deactivate)。为了防止 由输出节点上的寄生电容导致的故障，第二緩冲电路IB在NMOS晶 体管T2B接通时通过该晶体管接地。
此外，由于MOS开关6B也断开，因此第二输入緩冲电路1B与 内部电路2电隔离。
基于来自第一输入緩冲电路1A的信号的数据从内部电路2输出 给输出緩冲电路3A。
基于来自内部电路2的数据的输出信号从输出緩冲电路3A经由 焊盘5输出到外部。
当外部电源电压VCCQ设置为3V时，3V的外部电源电压VCCQ 提供给输出緩冲电路3A和检测电路部分7。
因此，检测电路部分7确定外部电源电压VCCQ高于2.2V,因 此输出緩冲电路3A根据电源电压规格以3V的外部电源电压VCCQ 进行处理.
结果分别在端子8A、8B输出高电平控制信号A和低控制信号B。
在第一输入緩冲电路1A中，高电平控制信号A断开PMOS晶 体管T1A，而接通NMOS晶体管T1B。
因此，由于只用于内部电路的电源电压VDDQ在PMOS晶体管 T1A断开时被该晶体管截断，因此第一緩冲电路1A被停用。
为了防止由输出节点上的寄生电容导致的故障，第一緩冲电路 1A在NMOS晶体管TIB接通时通过该晶体管接地。
此外，由于与第一输入緩冲电路lA连接的MOS开关6A断开， 因此第一输入緩沖电路1A与内部电路2电隔离。
在第二输入緩沖电路ib中，低控制信号b的输入接通pmos 晶体管T2A，而断开NMOS晶体管T2B。
因此，内部电源电压下降电路4B向第二输入緩冲电路1B提供 内部电源电压VDDQ(-2.7V)，由此激活第二输入緩冲电路1B。
此外，由于与第二输入緩冲电路lB连接的MOS开关6B接通， 因此来自第二输入緩冲电路1B的信号输出给内部电路2。
基于来自第二输入緩冲电路1B的信号的数据从内部电路2输出 给输出緩沖电路3A。
此后，基于来自内部电路2的数据的输出信号从输出緩冲电路3A 经由焊盘5输出到外部。
虽然在本应用中，第一和第二输入緩冲电路1A、 1B之间的切换 是利用图5的电压检测电路进行的，但是本发明不限于该切换方法。 只要第一和第二输入緩冲电路中的一个被激活而另 一个被停用，则可 以采用其它合适的方法.
例如，在晶片加工的布线工艺中，将铝线与第一和第二输入緩冲 电路1A、 1B的外部电源电压VCC或地电压VSS连接。利用该配置， 输入緩冲电路1A、 1B可以按照外部电源电压VCCQ的幅值来被停用， 由此在输入緩冲电路之间切换.
具体地说，当外部电源电压VCCQ按照电源电压规格处于1.8V 时，与MOS晶体管TIA、 T1B的控制信号A端子连接的铝线连接到 地电压VSS端子。此外，与MOS晶体管T2A、 T2B的控制信号B端
子连接的铝线连接到外部电源电压VCC端子。
当外部电源电压VCCQ按照电源电压规格处于3V时，与控制信 号A端子连接的铝线连接到外部电源电压VCC端子，与控制信号B 端子连接的铝线连接到地电压VSS端子。
此外，例如在接合工艺中，事先设置在半导体集成电路中的接合 焊盘通过导线与封装的外部电源电压VCC端子连接或者与地电压 vcc端子连接。
利用该连接，可以根据外部电源电压VCCQ的幅值来停用输入 緩冲电路1A、 1B，从而在输入緩沖电路之间切换。
具体地说，当按照电源电压规格，外部电源电压VCCQ处于1.8V 时，设置在MOS晶体管T1A、 T1B的控制信号A端子上的焊盘通过 导线与地电压VSS端子连接。此外，设置在MOS晶体管T2A、 T2B 的控制信号B端子上的焊盘通过导线与外部电源电压VCC端子连接。
当按照电源电压规格，外部电源电压VCCQ处于3V时，设置在 控制信号A端子上的焊盘通过导线与外部电源电压VCC端子连接， 设置在控制信号B端子上的焊盘通过导线与地电压VSS端子连接。
此外，只读存储器(ROM)设置在该电路中，并且事先存储"l，，和 "O，，作为对应于外部电源电压VCCQ的幅值的数据。基于该数据，可 以在第一和第二输入緩冲电路之间进行切换。
如上所述，在该应用的半导体集成电路中，即使提供了两个应对 输出电路的电源电压规格之间差异的输入电路，也可以降低输入和输 出电路的功耗，而不会使第一和第二输入电路受到输出电路产生的噪 声效应的影响。
此外，可以在同一芯片上实现两个在外部电源电压VCCQ的电 源电压规格方面有差异的产品。
尽管在该应用中输出电路与两个电源电压兼容，但是可以设计为 与三个或更多个电源电压兼容.
在这种情况下，该配置为提供电路阈值电压对应于每个电源电压 的输入电路，并且根据输出电路的电源电压在输入电路之间进行切换。
4.变型
在该实施例的变型中，同该应用中一样，输出緩冲电路与两个不 同的电源电压规格兼容，提供了两个在电路阈值电压方面不同的输入 緩冲电路。然而，在该变型中，要说明通过与内部电路相同的电源电 压来驱动两个输入緩冲电路的情况。
图6示出根据该变型的半导体集成电路。
第 一输入緩沖电路1A基本上具有与该应用相同的配置，只是该 变型的NMOS晶体管Nl由多个并联的NMOS晶体管Nil至Nln组
成o
第二输入緩冲电路1B、内部电路2和输出緩冲电路3A分别具有 与该应用相同的配置。相同的元件由相同的附图标记表示，并省略对 其的说明。
电压检测电路具有与在图5中所示的相同的配置。
内部电源电压下降电路4与第一输入緩冲电路1A、第二输入緩 沖电路1B和内部电路2连接。
作为用于驱动上述电路的电源电压，采用下面两个电源电压外 部电源电压VCC和外部电源电压VCCQ。
电源电压VCC被内部电源电压下降电路4降^[氐到内部电源电压 VDD。
内部电源电压VDD提供给第一和第二输入緩冲电路1A、 1B和 内部电路2。也就是说，第一和第二输入緩沖电路1A、 1B以及内部 电路2都由相同的电源电压驱动。
符合两个不同的电源电压规格的外部电源电压VCCQ提供给输 出緩沖电路3A。
例如，用3V作为外部电源电压VCC，按照电源电压规格，用 1.8或3V作为外部电源电压VCCQ.
外部电源电压VCC被内部电源电压下降电路4降低到内部电源 电压VDD(-2.7V).内部电源电压VDD提供给第一和第二输入緩冲 电路1A、 1B以及内部电路2。
由图5的电压检测电路按照与该应用相同的方式来确定外部电源 电压VCCQ的电源电压规格是用于3V还是1.8V。
当输出緩冲电路3A由外部电源电压VCCQ(-1.8V)驱动时，第 一输入緩冲电路1A被激活而第二输入緩冲电路1B被停用。
此时，输出緩冲电路3A的电路阈值电压等于外部电源电压 VCCQ/2(-0.9V)。
内部电源电压VDD(-2.7V)提供给以该电压驱动的第一输入緩沖 电路1A。
为了将以该电源电压驱动的第一输入緩冲电路1A的电路阈值电 压设置为0.9V,将NMOS晶体管Nl的尺寸设计为大于PMOS晶体 管Pl、 T1A的尺寸。
增加NMOS晶体管Nl的尺寸的方法是由多个并联的NMOS晶 体管Nil至Nln构成NMOS晶体管Nl。这实现了增加NMOS晶体 管Nl的有效尺寸的方法。
当外部电源电压VCC设置为3V时，第二输入緩沖电路IB被激活。
此时，输出緩冲电路3A的电路阈值电压为外部电源电压 VCCQ/2(=1.5V)。
将2.7V的内部电源电压VDD提供给第二输入緩沖电路1B。为 了将第二输入緩冲电路1B的电路阈值电压设置为1.5V,将PMOS晶 体管P3和PMOS晶体管T2A的尺寸设计为大于NMOS晶体管N3 的尺寸。
如上所述，第一和第二输入緩冲电路1A、 1B由与内部电路2共 享的电源电压VDD驱动，因此，通过调整构成输入緩冲电路IA、 IB 的PMOS晶体管和NMOS晶体管的尺寸，可以使第一和第二输入緩 冲电路IA、 IB的电路阈值电压等于输出緩冲电路3A的电路阈值电 压。
在这种情况下，也可以降低输入和输出电路的功耗，而不会使输 入电路受到由输出电路产生的噪声效应的影响。
本发明除了在第一和第二实施例、应用和变型中描述的优点之外 还具有以下优点。
本发明的特征在于，在第一实施例中的内部电源电压下降电路4 产生的内部电源电压VDDQ以及在第二实施例和应用中的第一内部 电源电压下降电路4A产生的第一内部电源电压VDDQ具有与第二外 部电源电压VCCQ几乎相同的电压值。
5.其它
根据本发明的实施例，可以降低输入和输出电路的功耗，而不会 使输入电路受到由输出电路产生的噪声效应的影响。
其它优点和变型对本领域的技术人员来说是很容易想到的。所 以，本发明在其较宽的方面不限于在此示出和描述的具体细节和代表 性实施例。因此，在不脱离由所附权利要求及其等同物限定的总的发 明构思的精神或范围的情况下，可以作出各种修改。
权利要求
1.一种半导体集成电路，其特征在于包括内部电源电压下降电路，其降低第一外部电源电压以产生内部电源电压；输入电路，向其提供所述内部电源电压；内部电路，向其提供所述第一外部电源电压，并且其与所述输入电路连接；以及输出电路，向其提供不同于所述第一外部电源电压的第二外部电源电压，并且其与所述内部电路连接，其中所述第一和第二外部电源电压相互分离，并且所述第二外部电源电压低于所述第一外部电源电压。
2. 根据权利要求1所述的半导体集成电路，其特征在于，所述 内部电源电压和所述第二外部电源电压具有相同的电压值。
3. 根据权利要求1所述的半导体集成电路，其特征在于，所述 内部电路是半导体存储器。
4. 根据权利要求1所述的半导体集成电路，其特征在于，还包 括与所述输入电路和输出电路连接的输入—输出公用焊盘。
5. —种半导体集成电路，其特征在于包括 第一内部电源电压下降电路，其降低第一外部电源电压以产生第一内部电源电压；输入电路，向其提供所述第一内部电源电压； 第二内部电源电压下降电路，其降低第一外部电源电压以产生第二内部电源电压；内部电路，向其提供所述第二内部电源电压，并且其与所述输入 电路连接；输出电路，向其提供不同于所述第一外部电源电压的第二外部电 源电压，并且其与所述内部电路连接，其中所述第 一和笫二外部电源电压相互分离，并且所述第二外部 电源电压低于所述第 一外部电源电压。
6. 根据权利要求5所述的半导体集成电路，其特征在于，所述第一内部电源电压和所述第二外部电源电压具有相同的电压值。
7. 根据权利要求5所述的半导体集成电路，其特征在于，所述 第一内部电源电压低于所述第二内部电源电压。
8. 根据权利要求5所述的半导体集成电路，其特征在于，所述 内部电路是半导体存储器。
9. 一种半导体集成电路，其特征在于包括 第一内部电源电压下降电路，其降低第一外部电源电压以产生第一内部电源电压；第二内部电源电压下降电路，其降低第一外部电源电压以产生第二内部电源电压；内部电路，向其提供所述第二内部电源电压；输出电路，向其提供不同于所述第一外部电源电压的第二外部电 源电压，并且其与所述内部电路连接；电压检测电路，其在所述第二外部电源电压等于或低于判定电压时输出第一控制信号，而在所述第二外部电源电压高于所述判定电压 时输出第二控制信号；第一输入电路，其由所述第一控制信号激活，并且向其提供所述 笫一内部电源电压；以及第二输入电路，其由所述第二控制信号激活，并且向其提供所述 第二内部电源电压，其中所述第 一和第二外部电源电压相互分离。
10. 根据权利要求9所述的半导体集成电路，其特征在于，所述 第二外部电源电压低于所述第 一外部电源电压。
11. 根据权利要求9所述的半导体集成电路，其特征在于，所述 第 一内部电源电压和所述第二外部电源电压具有相同的电压值。
12. 根据权利要求9所述的半导体集成电路，其特征在于，所述 第一内部电源电压低于所述第二内部电源电压。
13. 根据权利要求9所述的半导体集成电路，其特征在于，所述 第一输入电路的电路阈值电压低于所述第二输入电路的电路阈值电 压。
14. 根据权利要求9所述的半导体集成电路，其特征在于，所述 内部电路是半导体存储器。
15. —种半导体集成电路，其特征在于包括 内部电源电压下降电路，其降低第一外部电源电压以产生内部电源电压；内部电路，向其提供所述内部电源电压；输出电路，向其提供不同于所述第一外部电源电压的第二外部电 源电压，并且其与所述内部电路连接；电压检测电路，其在所述第二外部电源电压等于或低于判定电压 时输出第一控制信号，而在所述第二外部电源电压高于所述判定电压 时输出第二控制信号；第一输入电路，其由所述第一控制信号激活，并且向其提供所述 内部电源电压；以及第二输入电路，其由所述第二控制信号激活，并且向其提供所述内部电源电压，其中所述第一和第二电源电压相互分离。
16. 根据权利要求15所述的半导体集成电路，其特征在于，所 述第二外部电源电压低于所述第 一外部电源电压。
17. 根据权利要求15所述的半导体集成电路，其特征在于，所 述第一输入电路的电路阈值电压低于所述第二输入电路的电路阈值电 压。
18. 根据权利要求15所述的半导体集成电路，其特征在于，所 述第一输入电路包括p型MOS晶体管和n型MOS晶体管，n型MOS 晶体管的尺寸大于p型MOS晶体管的尺寸。
19. 根据权利要求15所述的半导体集成电路，其特征在于，所 述第二输入电路包括p型MOS晶体管和n型MOS晶体管，p型MOS 晶体管的尺寸大于n型MOS晶体管的尺寸。
20. 根据权利要求15所述的半导体集成电路，其特征在于，所 述内部电路是半导体存储器。
全文摘要
本发明的半导体集成电路包括内部电源电压下降电路(4)，其降低第一外部电源电压(VCC)以产生内部电源电压(VDDQ)；输入电路(1)，向其提供内部电源电压(VDDQ)；内部电路(2)，向其提供第一外部电源电压(VCC)，并且其与输入电路(1)连接；输出电路(3)，向其提供不同于第一外部电源电压(VCC)的第二外部电源电压(VCCQ)，并且其与内部电路(2)连接。第二外部电源电压(VCCQ)与第一外部电源电压(VCC)分离，并且低于第一外部电源电压(VCC)。
文档编号G11C7/10GK101097772SQ20071012790
公开日2008年1月2日 申请日期2007年6月29日 优先权日2006年6月30日
发明者竹内義昭 申请人:株式会社东芝