选择性地将数据提供给放大器的随机存取存储器的制作方法

专利名称：选择性地将数据提供给放大器的随机存取存储器的制作方法
技术领域：
本发明涉及随才几存取存^f诸器，具体地，涉及选才奪性地将#:据才是 供给放大器的随机存取存储器。
背景技术：
典型地，电气系统包括多个互相通信的电路以执行系统应用。 通常，电气系统包括一个或多个控制器(诸如，^f鼓处理器)以及一 个或多个存储装置(例如，随机存取存储(RAM)装置)。控制器 与存储器进行通信以存储数据以及读取所存储的数据。
RAM可以是任何适当类型的RAM,例如，单倍数据率同步动 态RAM ( SDR-SDRAM )、双倍数据率SDRAM ( DDR-SDRAM )、 和图形双倍数据率同步图形RAM (GDDR-SGRAM)。同样，RAM 可以是任何适当代的存储器，包括二代双倍数据率SDRAM (DDR2-SDRAM)和更高一4戈的RAM。通常，每一4戈新的RAM 都更快且包括不同的特征。
消费者基于诸如数据率、存储容量、和数据脉冲长度的特性来 选择他们需要的RAM。数据脉冲长度是在存储器读写操作期间传 送的数据量。 一些系统使用需要较短脉冲长度的存储器架构，而另 一些则需要较长的脉冲长度。
消费者不定的需求使制造商难以预测哪些数据率、存储容量、 和数据脉冲长度能使其获得最大的利润。制造商向市场提供类型不
断增加的RAM。以不同的数据率、存储容量、和数据脉冲长度提 供RAM，以满足系统应用(例如，移动应用、图形应用、个人计 算机应用和服务器应用)不断增长的数量和种类。
虽然一些RAM供应商具有i殳计i午多不同RAM芯片的资源并 且为消费者提供了多种装置，但其它供应商具有非常有限的资源用 于创建产品业务量和使利润最大化。包括多个数据脉沖长度能力的 RAM装置可以通过4交大的系统，没计灵活性和降〗氐成本的规^莫经济 来满足多种消费者的需求并有利于消费者。
由于这些和其它原因，存在对本发明的需求。

发明内容
本发明的一个方面提供了一种随机存取存储器，其包括第一放 大器、第二放大器、第一数据通道、第二数据通道、以及第一电路。 第 一数据通道通过第 一存储单元接收第 一凄t据，以及第二lt据通道 通过第二存储单元接收第二数据。第一电路被配置为通过第 一数据 通道4妄收第一数据，以及通过第二凄t据通道4妄收第二tt据。第一电 路被配置为选择性地将第 一数据提供给第 一放大器和第二放大器， 以及将第二数据提供给第 一放大器和第二放大器。


附图是为了进一步理解本发明，以及并入并构成本说明书的一 部分。附图示出了本发明的实施例，并且与描述一起用于解释本发 明的原理。由于参考以下详细描述更好地了解本发明，所以将会容 易地理解本发明的其他实施例和本发明的许多预期优点。附图中的
元件不 一 定相对于彼此按比例绘制。相似的参考标号表示相应的类 似部件。
图1是示出才艮据本发明的RAM的一个实施例的框图。
图2是示出包括耦合至存储体的读出(sense )放大器和I/O电 ;咯的RAM的一个实施例的框图。
图3是示出开关电路和数据总线放大器的一个实施例的示图。
图4是示出多个开关电路和数据总线放大器的一个实施例的示
的一个实施例的示图。
图6是示出控制电路的一个实施例的示图。
图7是示出RAM和控制电路的一个实施例操作的时序图。
具体实施例方式
在以下的详细描述中，参考构成本文一部分的附图，其中，通
描述图的方向4吏用方向术语(例如，"顶部"、"底部"、"正面"、 "背面"、"前端"、"尾部，，等)。由于本发明实施例中的元件可以 定^f立于i午多不同的方向，因此，方向术i吾是用来i兌明而不是用来限 制的。可以理解，可利用其他实施例，并且在不背离本发明范围的 情况下，可对结构或逻辑进4于改变。因此，以下详细的描述不是用 来限制本发明的，本发明的范围由所附权利要求限定。
图1是示出根据本发明的RAM 20的一个实施例的框图。RAM 20可通过存<诸通信通道22和输入/输出(I/O)通信通道24耦合至 外部电i 各。RAM 20通过存储通信通道22 4妄收控制信号以及4亍和列 地址信号。RAM 20通过I/O通信通道24接收写入数据以及提供读 出数据。RAM20可以是任何适当类型的RAM。在一个实施例中， RAM 20是SDR-SDRAM 。在 一 个实施例中，RAM 20是 DDR-SDRAM。在一个实施例中，RAM 20是GDDR-SGRAM。在 任何实施例中，RAM 20可以是任何一代适当的RAM。
RAM 20 ^皮配置为以至少两个不同的凄t据月永冲长度i殳置来输出 数据。RAM20预取N个数据信号，并输出N个数据位的数据脉冲 中的N个预取数据位或者输出小于N个数据位的数据脉沖中的N 个预取H据位的子集，即，小于N。为了提高列到列的延迟时间和 数据率，RAM 20包括可将N个预取数据信号的子集切换到两个数 据I/O通道中的任一个的电路。N个预取数据信号的子集被切换到 ^f壬一未^皮占用的数据通道，即，可自由4妄收凄t据的通道。因此，如 果子集是N个预取数据信号的 一半或更少，则连续的子集可以在两 个数据通道之间交替以才是高llr出凝:据率。在一个实施例中，RAM20 预取N个数据信号，并输出数据脉冲中的N个预取凄t据信号的N/2 个。在其它实施例中，RAM20预取N个数据信号，并输出数据脉 沖中的N个预取数据信号的任意适当数目。
RAM 20包括存储体(memory bank ) 26、行地址锁存器和解码 器28、列地址锁存器和解码器30、读出放大器和I/O电路32、控 制电^各34、以及地址寄存器36。行地址锁存器和解码器28通过称 作行选择线的字线38电耦合至存储体26。读出放大器和I/O电路 32通过位线40电耦合至存储体26。在一个实施例中，RAM 20包 括4个存储体。在一个实施例中，RAM 20包括8个存储体。在其 它实施例中，RAM20包括任意适当数目的存储体。
每条位线40都电耦合至读出放大器和I/0电路32中的主读出 放大器。读出放大器和I/0电路32通过列选择线42电耦合至列地 址锁存器和解码器30,以及通过I/O通信通道24电耦合至称作DQ 焊盘的数据I/O焊盘。数据经由I/O通信通道24在读出放大器和I/O 电路32和外部装置之间进行传送。
控制电i 各34和地址寄存器36可通过存4诸通信通道22电耦合 至外部装置。控制电路34通过控制通信通道44电耦合至行地址锁 存器和解码器28、列地址锁存器和解码器30以及读出》文大器和I/O 电路32。地址寄存器36通过行和列地址线46电耦合至行地址锁存 器和解码器28和列地址锁存器和解码器30。
地址寄存器36通过存储通信通道22接收行和列地址，并且通 过行和列地址线46将行地址纟是供纟合行地址锁存器和解码器28。控 制电路34通过控制通信通道44将RAS信号提供给行地址锁存器 和解码器28，以将提供的行地址锁存到行地址锁存器和解码器28 中。地址寄存器36通过行和列地址线46将列地址^是供给列地址锁 存器和解码器30,并且控制电^各34通过控制通信通道44将CAS 信号提供给列地址锁存器和解码器30,以将提供的列地址锁存到列 地址锁存器和解码器30中。
读出放大器和I/O电路32包括读出放大器和用于从/向存储体 26读出/写入数据的1/0数据通道。为了读取单个数据位，读出放大 器和I/O电路32中的主读出放大器接收数据位值，并放大数据位值 和基准值之间的差。通过I/O通信通道24和DQ焊盘将读出的输出 值输出至一个或多个外部装置。为了写入单个数据位，DQ焊盘从 外部装置接收数据位，并通过I/O通信通道24将数据位传送给读出 放大器和I/O电^各32中的主读出》文大器。输入驱动器过驱动 (overdrive)主读出》文大器，以过驱动连4妄至所选存4诸单元的位线
上的数据位值。主读出放大器将接收的数据位值写入所选存储单
元。在一个实施例中，读出放大器和I/0电路32被配置为接收写入 数据位的数据脉冲以及将接收的数据脉冲写入存储体26。
在读取操作中，读出放大器和I/O电路32被配置为并行地从存 储体26中预取多个数据位，并通过I/O通信通道24和一个DQ焊 盘输出数据脉沖中的至少一些预取数据位。读出放大器和I/0电路 32^皮配置为以至少两个数据脉沖长度输出^t据，其中，读出方文大器 和I/O电路32预取N个数据信号，并输出N个数据位的数据脉沖 中的N个预取凄t据位，或者输出小于N个数据位的数据脉沖中的N 个预取数据位的子集。此外，读出放大器和I/0电路32可将预取数 据信号切换到两个凄史据I/O通道中的任意一个未^皮占用的数据通 道。因此，如果子集是N个预取数据信号的一半或更少，则连续子 集可以在两个数据通道之间交替，从而提高输出数据率。在一个实 施例中，读出放大器和I/0电路32预取N个数据信号，并输出数 据脉沖中的N个预取数据信号的N/2个。在其它实施例中，读出放 大器和I/O电路32预取N个数据信号，并输出数据脉冲中的N个 预取数据信号的任意适当数目的数据信号。
行地址锁存器和解码器28 4妄收4于地址和RAS信号，并将行地 址锁存到行地址锁存器和解码器28中。此外，行地址锁存器和解 码器28对每个4亍地址进4亍解码，以选择存卞者体26中的存4诸单元的 行。此外，行地址锁存器和解码器28通过控制通信通道44将读出 信号、均衡信号、预充电信号提供给读出放大器和1/0电路32。读 出放大器和I/0电路32基于所接收的均衡和预充电信号在读取和写 入才喿作之前对4立线40进4亍均4軒和预充电。
列地址锁存器和解码器30激活列选择线42以激活或访问来自 读出放大器和I/Q电路32中的主读出放大器的所选列地址的数据。
在N个数据信号的预:f又中，列地址锁存器和解码器30激活列选择 线42中的一条，以激活或访问来自N个主读出力文大器的凝:据。列 地址锁存器和解码器30接收列地址，并将列地址锁存到列地址锁 存器和解码器30中。此外，列地址锁存器和解码器30对列地址进 行解码以选择纟皮寻址的列选择线42。此外，列地址锁存器和解码器 30通过控制通信通道44从控制电路34接收列选择线激活信号。列 选择线激活信号表示哪些寻址的列选择线42将^皮列地址锁存器和 解码器30激活。列地址锁存器和解码器30激活被列地址寻址以及 被选择被列选择线激活信号激活的列选择线42。
控制电路34通过存储通信通道22 4妄收地址和控制信号，并通 过控制通信通道44将控制信号提供给行地址锁存器和解码器28、 列地址锁存器和解码器30、和读出放大器和1/0电路32。控制电路 34将控制信号提供给读出放大器和I/O电路32，以输出数据脉冲中 的N个预取数据位的N个或子集。此外，控制电路34将控制信号 提供给读出放大器和I/O电路32，以在数据I/O通道之间切换预取 数据信号。
在写入操作期间，写入数据从外部装置提供给DQ焊盘，该焊 盘通过I/O通信通道24将写入^:据4是供读出方文大器和I/O电路32。 控制电路34接收写入控制信号，并且地址寄存器36接收存储体26 中的所选存储单元的行地址。行地址从地址寄存器36提供给行地 址锁存器和解码器28,并通过控制电路34和RAS信号被锁存到行 地址锁存器和解码器28中。行地址锁存器和解码器28对4亍地址进 4亍解码，并激活所选字线38。由于所选字线38 ^皮激活，所以存々者 在耦合至所选字线38的各个存储单元中的值被传送到各条位线40 以及电耦合至各条位线40的主读出方文大器。
接下来，控制电路34和地址寄存器36接收所选存储器单元的 列地址，并且地址寄存器36将列地址提供给列地址锁存器和解码 器30。通过控制电路34和CAS信号将列地址锁存到列地址锁存器 和解码器30中。列地址锁存器和解码器30接收来自控制电路34 的列选择线激活信号，并激活一条或多条所选列选择线。输入驱动 器过驱动激活的主读出放大器，以将数据写入所选存储单元。
在读取操作期间，控制电路34接收读取控制信号，并且地址 寄存器36 4妻收存储体26中的所选存储单元的4亍地址。地址寄存器 36将行地址4是供给行地址锁存器和解码器28，其通过控制电路34 和RAS信号锁存4于地址。行地址锁存器和解码器28对4于地址进4亍 解码并激活所选字线38。由于所选字线38^皮激活，所以存储在耦 合至所选字线38的每个存储单元中的数据值被传送到各条位线40 以及主读出》文大器。
接下来，控制电路34和地址寄存器36接收所选存储单元的列 地址。列地址从地址寄存器36提供给列地址锁存器和解码器30, 并通过控制电路34和CAS信号^皮锁存到列地址锁存器和解码器30 中。列地址锁存器和解码器30对列;也址进4亍解码，以选择^皮寻址 的列选择线42。控制电路34提供列选择线激活信号以激活所选的 列选择线42。每条被激活的列选择线激活N个主读出放大器，以 并行地预取N个数据信号。被激活的读出放大器对接收的数据值进 行放大，并提供读出的输出值。控制电路34提供控制信号给读出 放大器和I/O电路32,以在数据I/O通道之间切换预取数据信号， 并通过I/O通信通道24输出数据脉冲中的N个预取数据位的N个 或子集。
图2是示出包括耦合至存储体50的读出放大器和I/O电路32 的RAM 20的一个实施例的框图。RAM 20包括已经参照图1描述
盘驱动器。再者，该记录介质可以是作为装置的构成元件的硬盘。
(B) 在所有的实施例中，在将AV剪辑输出到电视机之前，再 现装置首先对在BD-ROM上存储的AV剪辑进行解码。然而，可以 利用为电视机提供的其他元件将该再现装置设计为BD-ROM驱动 器。在这种情况下，可以将再现装置和电视机结合到通过IEEE1394 相连的家庭网络。另外，根据该实施例的再现装置是通过连接到电视 机来使用的一种类型。然而，该再现装置可以是具有显示器的完整类 型。此外，仅可以将各个实施例的再现装置的基本部分认为是本发明 的再现装置。因为在本发明的说明书中描述了所有这种再现装置，并 且基于第一实施例的再现装置的内部结构的这些再现装置中的任一 个的产生动作，构成了实践如说明书中所述的本发明的一个动作。是 否以费用进行传输(如果有费用则销售，如果没有费用则赠送)、租 用、和与第一实施例的再现装置相关的输入中的任何一个动作还可以 构成本发明的一个实施例。另外，通过店面显示、目录请求和小册子 发布来提供这种传送和租用的动作也可以构成实践该再现装置的一 个动作。
(C) 使用硬件资源来执行根据在各个流程图中示出的程序的信 息处理。因此，借助于流程图描述的处理程序的各个程序实际上是本 发明本身。上述实施例描述了将这些程序结合到再现装置中的情形， 但也可以独立于再现装置来使用这些程序。执行这些程序的动作包括
(1)产生动作；(2)有无费用传送的动作；(3)租用动作；(4)输 入动作；(5)经由双向电子通信网络为公众提供的动作；以及(6)
一条的N个主读出放大器52a ~ 52m的每个集合都可通过读出放大 器I/O线62a ~ 62x的N个差分对电耦合至N个次读出放大器54a ~ 54x。 N个主读出方文大器52a ~ 52m的不同集合共享相同的N个次 读出放大器54a 54x。
在一个实施例中，主读出放大器52a ~ 52m的数量是1024。在 一个实施例中，每条列选择线42a ~ 42k激活的主读出放大器52a ~ 52m的数目以及预取数据位N的数目是8。在一个实施例中，每条 列选择线42a ~ 42k激活的主读出放大器52a ~ 52m的数目以及预取 数据位N的数目是4。在一个实施例中，每条列选择线42a ~ 42k 激活的主读出放大器52a ~ 52m的数目以及预取数据位N的数目是 2。在其它实施例中，每条列选择线42a 42k激活的主读出放大器 52a-52m的数目N可以是任意适当的值。
数据总线电路56包括开关电路64和数据总线放大器66。次读 出放大器54a ~ 54x分别电耦合至局部I/O线68a ~ 68x的差分对， 这些局部I/O线电耦合至开关电路64。开关电路64通过开关I/O 线70a-70x的差分对分别电耦合至数据总线放大器66a~66x。 N 个次读出放大器54a 54x中的每个集合分别电耦合至局部I/O线 68a ~ 68x的N个差分只十的每个集合以及开关电i 各64。
开关电路64 #1配置为选择性地将局部I/O线68a ~ 68x耦合至 数据总线放大器66a ~ 66x。开关电路64接收选通信号，以选择性 地将一条或多条局部I/0线68a ~ 68x从一个或多个数据总线放大器 66a~66x切换到另外的一个或多个数据总线力文大器66a - 66x。每 个数据总线》t大器66a 66x都通过对应的一条凄t据总线I/O线72 电耦合至I/0电路58。 I/O电路58接收数据位，并多路传输接收到 的信号，以将数据位提供给先入先出电路(FIFO),以及通过I/O 通信通道24和DQ焊盘输出数据脉冲中的数据位。 》文大器54a~54x的每个集合和 局部I/O线68a 68x的N个差分对耦合至N个数据总线放大器 66a ~ 66x，其中，N个数据总线放大器66a ~ 66x电耦合至N条数 据总线I/O线72。 N条数据总线I/O线72向I/O电路58提供多达 N个数据位，电i 各在一个DQ线上输出数据脉中的多达N个数据位。控制电路34电耦合至数据总线电路56，以控制数据脉沖长度， 并且提供选通信号，以将数据信号切换到^t据总线I/0线72上。如 果数据脉冲长度为N，则控制电路34激活或启动N个数据总线放 大器66a ~ 66x，从而每DQ焊盘在N个邀:据I/O线72上输出N个 数据信号。如果数据脉冲长度是N个数据信号的子集，则控制电路 34激活数据总线放大器66a ~ 66x的对应子集，从而每DQ焊盘在 N条数据I/O线的子集上输出N个数据的子集。在读取操作期间，控制电路34接收读取控制信号，并且地址 寄存器36(未示出)接收存储体50中的所选存储单元60的行地址。 地址寄存器36将4于地址提供给行地址锁存器和解码器28,其通过 控制电路34和RAS信号锁存行地址。行地址锁存器和解码器28 对4亍i也址进4亍解码，并;敫活字线38a~38n中的所选一条。由于字 线38a~38n中的所选一条^J敫活，所以存卞者在井禺合至字线38a ~ 38n中的所选一条的每个存l诸单元60中的凝:据值^皮传送到各条位 线40a ~ 40m以及主读出放大器52a ~ 52m。接下来，控制电路34和地址寄存器36接收所选存储单元60 的列地址。列地址/人地址寄存器36提供给列;也址锁存器和解码器 30,并通过控制电路34和CAS信号^皮锁存到列地址锁存器和解码 器30中。列地址锁存器和解码器30对列地址进行解码，以选择被 寻址的列选择线42a ~ 42k。控制电路34提供列选择线激活信号， 以激活一条或多条选择的列选择线42a ~ 42k。每条激活的列选择线 42a ~ 42k激活N个主读出i文大器52a ~ 52m ，以并4亍地预取N个凄t 据信号。激活的主读出放大器52a ~ 52m放大接收到的数据值并提 供读出的输出值。N个主读出放大器52a ~ 52m的每个集合均将N个数据信号提 供纟会N个次读出》文大器54a 54x, N个次读出力文大器54a ~ 54x通 过N条局部I/O线68a ~ 68x将N个数据信号提供给开关电路64。 控制电路34将控制信号提供给数据总线电路56，以控制数据脉冲 长度，并将数据信号切换到数据总线I/0线72。如果数据脉冲长度 为N，则控制电路34激活或启动N个数据总线放大器66a ~ 66x， 从而每DQ焊盘在N条l史据总线I/O线72上输出N个数据信号。 此外，控制电路34提供选通信号，以将N个数据信号传送到被启 动的N个数据总线放大器66a ~ 66x。如果数据脉冲长度是N个数 据信号的子集，则控制电路34激活数据总线放大器66a ~ 66x的对 应子集，乂人而每DQ坪盘在N条数据I/O线的子集上输出N个凄t据 信号的子集。此外，控制电路34提供选通信号，以将N个数据信 号的子集传送到N个数据总线放大器66a 66x的启动子集。对于 每个DQ焊盘，I/O电路58接收N个数据位或N个数据位的子集， 并在DQ焊盘处输出对应数据脉冲中的接收数据位。在一个实施例 中，N个数据信号的子集是N/2个数据信号，并且控制电路34在N 条数据I/O线72的一半和数据I/O线72的另 一半上提供N/2数据 位的子集之间交替。在其它实施例中，次读出放大器54a ~ 54x可通过控制电路34 被启动，以控制数据脉冲长度。在其它实施例中，开关电路64可 ^f立于主读出i文大器52a ~ 52m和次读出i文大器54a ~ 54x之间，以在 数据I/0线72之间切换接收到的数据信号。在其它实施例中，次读 出放大器54a ~ 54x可通过控制电路34被启动以控制数据脉冲的长
度，并且开关电路64可^f立于主读出》文大器52a ~ 52m和次读出》文大 器54a ~ 54x之间以在数据I/O线72之间切换接收到的数据信号。图3是示出开关电路64和数据总线放大器66的一个实施例的 示图。开关电路64被配置为将两个数据信号中的每一个切换到两 个数据总线放大器66中的每一个。凄t据总线;改大器66 ^皮配置为输 出数据信号，以在DQ焊盘处提供两个数据位的数据脉冲或一个数 据位的数据脉沖。在其它实施例中，开关电路64可^皮配置为切换 任意适当数目的数据信号，例如，四个、八个、或十六个lt据信号。 此外，在其它实施例中，凄史据总线;改大器66可净皮配置为输出任意 适当数目的数据信号，例如，四个、/\个、或十六个凄t据信号。开关电路64通过局部I/O线68a和68b的差分对电耦合至次 读出放大器54 (在图2中示出)，以及通过开关I/O线70a和70b 的差分对电耦合至数据总线放大器66。此外，开关电路64通过选 通信号通道100电耦合至控制电路34 (在图1中示出)。数据总线 放大器66通过数据I/O线72电耦合至I/O电路58(在图2中示出)， 以及通过数据总线放大器使能线(enable line ) 102和104电耦合至 控制电^各34。开关电^各64包4舌通^各门(pass gate ) 64a ~ 64h,凄史」悟总线;改大 器66包括数据总线放大器66a和66b。通路门64a和64e在一侧电 耦合至局部I/O线106,并在106处接收局部I/O信号LIOO。通路 门64b和64f在一侧电耦合至局部I/O线108，并在108处接收反 相局部I/O信号LIO0#。局部I/O信号LIOO和LIO0弁是在局部I/O 线68a的差分对上提供数据信号的信号的差分对。通路门64c和64g 在一侧电耦合至局部I/O线110,并在110处4妾收局部1/0信号LIOl 。 通路门64d和64h在一侧电耦合至局部I/O线112,并在112处接
收反相局部I/O信号LI01#。局部I/O信号LIOl和LI01弁是在局部 I/O线68b的差分对上提供数据信号的信号的差分对。通路门64a和64c通过输入通道114电耦合至数据总线;改大器 66a的一个输入端，以及通路门64b和64d通过输入通道116电耦 合至数据总线放大器66a的另 一个输入端。通路门64e和64g通过 输入通道118电耦合至数据总线放大器66b的一个输入端，以及通 路门64f和64h通过输入通道120电耦合至数据总线放大器66b的 另一个输入端。数据总线放大器66a和66b通过数据总线放大器使能线102和 104电耦合至控制电路34。数据总线放大器66a在102处接收数据 总线放大器使能信号DBA0,以及数据总线放大器66b在104处接 收数据总线放大器使能信号DBA1。数据总线放大器66a通过102 处的有效(active)数据总线放大器使能信号DBA0被启动，以及 通过102处的无效(inactive )数据总线放大器使能信号DBA0被禁 止为三态。数据总线;改大器66b通过104处的有效数据总线力文大器 使能信号DBAl被启动，以及通过104处的无效数据总线放大器使 能信号DBAl纟皮禁止为三态。如果100处的选通信号GATE是低逻辑电平，则通路门64a和 64b导通，以将局部I/O信号LIO0和LIO0弁传送到数据总线放大器 66a的输入端。此外，通路门64g和64h导通，以将局部I/O信号 LIOl和LI01弁传送到数据总线放大器66b的输入端。通路门64c、 64d、 64e和64f不导通，即，为高阻4元。控制电路34提供数据总线使能信号DBA0和DBAl ，以启动 数据总线放大器66a和66b中的一个或两个。控制电路34启动数 据总线放大器66a和66b中的一个以提供一个的数据脉沖，启动数 据总线放大器66a和66b中的两个以提供两个的数据脉冲。如果数据总线放大器66a被启动，则比较差分信号LIOO和LIOO#，以获 得在数据总线线路72a上提供的作为72a处的读取/写入数据线信号 RWDLO的结果。如果数据总线放大器66b被启动，则比较差分信 号LIOl和LI01#，以获得在凄t据总线线路72b上提供的作为72b 处的读取/写入凄t据线信号RWDL1的结果。如果100处的选通信号GATE是高逻辑电平，则通路门64c和 64d导通，以将局部I/O信号LIOl和LIOW传送到数据总线放大器 66a的丰叙入端。此夕卜，通i 各门64e和64f导通，以将局部I/O信号 LIO0和LIOO弁传送到数据总线放大器66b的输入端。通路门64a、 64b、 64g和64h不导通，即，为高阻4元。控制电路34提供数据总线使能信号DBA0和DBA1 ，以启动 数据总线放大器66a和66b中的一个或两个。控制电^各34启动数 据总线放大器66a和66b中的一个以提供一个的数据脉冲，启动数 据总线放大器66a和66b中的两个以提供两个的数据脉冲。如果数 据总线放大器66a被启动，则比较差分信号LIOl和LI01#,以获 得在数据总线线路72a上提供的作为72a处的读取/写入数据线信号 RWDLO的结果。如果数据总线放大器66b被启动，则比较差分信 号LIO0和LIO0#,以获得在ft据总线线路72b上才是供的作为72b 处的读取/写入数据线信号RWDL1的结果。图4是示出RAM 20中的开关电路64和140以及数据总线放 大器66和142的一个实施例的示图。开关电路64和140以及数据 总线;改大器66和142耦合至RAM 20中的存储体零(memory bank zero ) B0和存〗诸体一 Bl。通过lt据总线线路72从每个存4诸体B0 和B1提供数据信号。在其它实施例中，RAM 20包括任意适当数 目的开关电路、数据总线放大器、和存储体。 开关电路64被配置为将来自存储体零BO的两个数据信号的每 一个切换到两个数据总线放大器66的每一个。开关电路140被配 置为将来自存4诸体一 Bl的两个^t据信号的每一个切4灸到两个凄t据 总线;改大器142的每一个。数据总线;改大器66和142 ^皮配置为输 出数据信号，以在DQ焊盘处提供两个数据位的数据脉冲或一个数 据位的数据脉冲。在其它实施例中，开关电路64和140可被配置 为切换任意适当数目的数据信号，例如，四个、八个、或十六个数 据信号。此外，在其它实施例中，数据总线i文大器66和142可被: 配置为输出任意适当数目的数据信号，例如，四个、八个、或十六 个数据信号。开关电路64通过局部I/O线68a和68b的差分对电耦合至次 读出》文大器54 (在图2中示出)，以及通过开关I/O线70a和70b 的差分对电耦合至婆t据总线;改大器66。此外，开关电i 各64通过选 通信号通道100电耦合至控制电^各34 (在图1中示出)。数据总线 放大器66通过数据I/O线72电耦合至I/O电路58(在图2中示出)， 以及通过数据总线放大器使能线102和104电耦合至控制电路34。开关电路140通过局部I/O线144a和144b的差分对电耦合至 次读出放大器(未示出)，以及通过开关I/O线146a和146b的差分 对电耦合至数据总线;改大器142。此外，开关电路140通过选通信 号通道148电耦合至控制电路34。数据总线放大器142通过数据I/0 线72电耦合至I/O电路58,以及通过数据总线放大器使能线150和 152电耦合至控制电^各34。开关电路64包括通路门64a ~ 64h，数据总线放大器66包括数 据总线;改大器66a和66b。通路门64a和64e在一侧电耦合至存^f诸 体零的局部I/O线106，并在106处接收存储体零的局部I/O信号 LIO0—B0。通路门64b和64f在一侧电耦合至存储体零的局部I/O
线108，并在108处接收来自存储体零的反相局部I/O信号 LIO0#_B0。存储体零的局部I/O信号LIO0—BO和LIO0#—B0是在局 部I/O线68a的差分对上提供数据信号的信号的差分对。通路门64c 和64g在一侧电耦合至存储体零的局部I/O线110,并在110处接 收存储体零的局部I/O信号LIOl—B0。通路门64d和64h在一侧电 耦合至存储体零的局部I/O信号112，并在112处接收来自存储体 零的反相局部I/O信号LI01#—B0。存储体零的局部I/O信号 LIOl_B0和LI01#—B0是在局部I/O线68b的差分对上^是供H据信 号的信号的差分对。通路门64a和64c通过输入通道114电耦合至数据总线放大器 66a的一个输入端，以及通路门64b和64d通过l叙入通道116电耦 合至数据总线放大器66a的另 一个输入端。通路门64e和64g通过 输入通道118电耦合至数据总线放大器66b的一个输入端，以及通 路门64f和64h通过输入通道120电耦合至数据总线放大器66b的 另一个输入端。数据总线方t大器66a和66b通过lt据总线方文大器4吏能线102和 104电耦合至控制电路34。数据总线放大器66a在102处接收存储 体零的数据总线放大器使能信号DBA0—B0，以及数据总线放大器 66b在104处接收存储体零的数据总线放大器使能信号DBA1—B0。 数据总线放大器66a通过102处的有效数据总线放大器使能信号 DBA0—B0 4皮启动，以及通过102处的无效数据总线力文大器使能信 号DBA0_B0 ^皮禁止为三态。凄t据总线;改大器66b通过104处的有 效数据总线放大器使能信号DBA1_B0被启动，以及通过104处的 无效数据总线放大器使能信号DBA1—B0被禁止为三态。开关电路140包括通路门140a 140h,数据总线放大器142 包括数据总线放大器142a和142b。通路门140a和140e在一侧电
耦合至存储体一的局部I/O线154,并在154处接收存储体一的局 部I/O信号LIO0—Bl。通3各门140b和140f在一侧电耦合至存々者体 一的局部I/O线156，并在156处接收来自存储体一的反相局部I/O 信号LIO0#_Bl。存储体一的局部I/O信号LIO0—Bl和LIO0#—Bl 是在局部I/O线144a的差分对上提供数据信号的信号的差分对。通 路门140c和140g在一侧电耦合至存储体一的局部I/O线158，并 在158处接收存储体一的局部I/O信号LIOl—Bl。通路门140d和 140h在一侧电耦合至存储体一的局部I/O信号160,并在160处接 收来自存储体一的反相局部I/O信号LI01#—Bl。存储体一的局部 I/O信号LIOl—Bl和LI01#_B1是在局部I/O线144b的差分对上提 供凄t据信号的信号的差分对。通路门140a和140c通过输入通道162电耦合至数据总线放大 器142a的一个IIT入端，以及通3各门140b和140d通过车lr入通道164 电耦合至数据总线放大器142a的另一个输入端。通路门140e和 140g通过输入通道166电耦合至数据总线放大器142b的一个输入 端，以及通路门140f和140h通过输入通道168电耦合至数据总线 放大器142b的另一个输入端。数据总线放大器142a和142b通过数据总线放大器使能线150 和152电耦合至控制电路34。数据总线放大器142a在150处接收 存储体一的数据总线放大器使能信号DBA0—Bl，以及数据总线放 大器142b在152处接收存储体一的数据总线放大器使能信号 DBA1一B1。数据总线放大器142a通过150处有效数据总线放大器 使能信号DBA0_B1被启动，以及通过150处的无效数据总线放大 器使能信号DBA0—Bl被禁止为三态。数据总线放大器142b通过 152处有效数据总线放大器使能信号DBA1—Bl被启动，以及通过 152处的无效数据总线放大器使能信号DBA1 Bl被禁止为三态。
为了从RAM20读取数据，为地址寄存器36 (在图1中示出) 和控制电路34设置读取地址。从被寻址的存储体B0和B1中读取 数据。控制电路34控制开关电路64和140以及数据总线放大器66 和142，以在数据总线线路72上提供来自存储体BO和Bl的数据。 在一个实施例中，每次对数据总线线路72提供仅来自存储体BO和 Bl中的一个的凝:才居。为了从存储体零BO读取数据，控制电路34提供无效 (deactivate )的存储体 一 的数据总线使能信号DB AO—B1和 DBAl—Bl，其侦Jfet据总线;改大器142a和142b处于三态。控制电路 34可在148处4是供选通信号GATE一B1中的低或高逻辑信号。如果100处的选通信号GATE_BO为低逻辑电平，则通路门64a 和64b导通，以将存储体零的局部I/O信号LIO0_B0和LIO0#—BO 传送到数据总线放大器66a的输入端。此夕卜，通路门64g和64h也 导通，以将存储体零的局部I/O信号LIOl—B0和LI01#—B0传送到 数据总线放大器66b的输入端。通路门64c、 64d、 64e和64f不导 通，即，为高阻抗。控制电路34提供存储体零的数据总线放大器使能信号 DBA0—B0和DBAl—B0，以启动凝:l居总线;改大器66a和66b中的一 个或两个。控制电路34启动数据总线放大器66a和66b中的一个， 以提供一个的数据脉冲，以及启动数据总线放大器66a和66b中的 两个，以提供两个的数据脉沖。如果数据总线放大器66a被启动， 则比较存储体零的差分信号LIO0_B0和LIO0#—B0，以获得在数据 总线线^各72a上纟是供的作为72a处的读取/写入凄t据线信号RWDLO 的结果。如果总线放大器66b被启动，则比较存储体零的差分信号 LIOl—BO和U01#—B0，以获得在数据总线线路72b上4是供的作为 72b处的读取/写入数据线信号RWDLl的结果。
如果100处的选通信号GATE—BO为高逻辑电平，则通路门64c 和64d导通，以将存储体零的局部I/O信号LIOl一B0和LIOl#—B0 传送到数据总线放大器66a的输入端。此外，通路门64e和64f也 导通，以将存储体零的局部I/O信号LIO0—BO和LIO0#—BO传送到 数据总线放大器66b的输入端。通路门64a、 64b、 64g和64h不导 通，即，为高阻抗。控制电路34提供存储体零的数据总线使能信号DBAO—BO和 DBA1—BO,以启动数据总线放大器66a和66b中的一个或两个。控 制电路34启动数据总线放大器66a和66b中的一个，以提供一个 的数据脉沖，以及启动数据总线放大器66a和66b中的两个，以提 供两个的数据脉冲。如果数据总线放大器66a被启动，则比较存储 体零的差分信号LIO1 —BO和LIO1 #_B0,以获得在H据总线线路72a 上提供的作为72a处的读取/写入数据线信号RWDL0的结果。如果 数据总线放大器66b被启动，则比较存储体零的差分信号LIO0—B0 和LIO0#—B0，以获得在凄t据总线线路72b上^是供的作为72b处的 读取/写入数据线信号RWDLl的结果。为了从存储体一 Bl读取数据，控制电路34提供无效的存储体 零的数据总线使能信号DBAO—B0和DBA1一B0，其使数据总线放大 器66a和66b处于三态。控制电路34可在100处4是供选通信号 GATE—B0中的〗氐或高逻辑^言号。如果148处的选通信号GATE—B1为4氐逻辑电平，则通路门140a 和140b导通，以将存储体一的局部I/O信号LIO0—Bl和LIO0#—Bl 传送到数据总线放大器142a的输入端。此外，通路门140g和140h 也导通，以将存储体一的局部I/O信号LIOl—Bl和LI01#—Bl传送 到数据总线放大器142b的输入端。通路门140c、 140d、 140e和40f 不导通，即，为高阻抗。
控制电路34提供存储体一的数据总线使能信号DBA0_B1和 DBA1—Bl，以启动翁:据总线;改大器142a和142b中的一个或两个。 控制电路34启动数据总线;改大器142a和142b中的一个，以提供 一个的数据脉冲，以及启动数据总线放大器142a和142b中的两个， 以提供两个的数据脉冲。如果数据总线放大器142a被启动，则比 4交存^f诸体一的差分信号LIOO—Bl和LIO0弁—Bl ，以获4寻在凄t据总线 线路72a上提供的作为72a处的读取/写入数据线信号RWDL0的结 果。如果总线放大器142b被启动，则比较存储体一的差分信号 LIOl—Bl和LI01#—B1 ，以获得在数据总线线路72b上提供的作为 72b处的读耳又/写入数据线信号RWDL1的结果。如果148处的选通信号GATE—B1为高逻辑电平，则通路门140c 和140d导通，以将存储体一的局部I/O信号LIOl一Bl和LI01#—B1 传送到数据总线放大器142a的输入端。此外，通路门140e和140f 也导通，以将存储体一的局部I/O信号LIOO—Bl和LIO0#—Bl传送 到数据总线放大器142b的输入端。通^各门140a、 140b、140g和140h 不导通，即，为高阻抗。控制电路34提供存储体一的数据总线使能信号DBA0—Bl和 DBA1—Bl，以启动萄j居总线力文大器142a和142b中的一个或两个。 控制电路34启动数据总线放大器142a和142b中的一个，以提供 一个的数据脉沖，以及启动数据总线放大器142a和142b中的两个， 以提供两个的数据脉冲。如果数据总线放大器142a被启动，则比 较存储体一的差分信号LIOl—Bl和LI01#—Bl ，以获得在lt据总线 线路72a上提供的作为72a处的读取/写入数据线信号RWDL0的结 果。如果数据总线放大器142b被启动，则比较存储体一的差分信 号LIOO—Bl和LIO0#—Bl ，以获得在凄t据总线线路72b上才是供的作 为72b处的读取/写入IO居线^言号RWDL1的结果。
图5是示出用于访问RAM 20中的四个存储体的开关电路和数 据总线放大器的一个实施例的示图。开关电路64、 140、 200和204 以及数据总线放大器66、 142、 202和206耦合至RAM 20中的存储体零B0、存储体一B1、存储体二B2、和存储体三B3。通过数 据总线线路72从每个存储体B0、 Bl、 B2、和B3提供数据信号。 在其它实施例中，RAM 20包括任意适当数目的开关电路、数据总 线放大器、和存储体。开关电^各64通过局部I/O线68a和68b的差分对电耦合至次 读出》丈大器54 (在图2中示出)，以及通过开关I/O线70a和70b 的差分对电耦合至数据总线放大器66。此外，开关电路64通过选 通信号通道100电耦合至控制电路34 (在图1中示出)。数据总线放大器66包括数据总线放大器66a和66b。数据总线 ;改大器66a通过开关I/O线70a电耦合至开关电^各64，以及通过数 据I/O线72a电耦合至I/O电路58 (在图2中示出)。此外，数据 总线放大器66a通过数据总线放大器使能线102电耦合至控制电路以及通过数据I/O线72b电耦合I/O电路58 (在图2中示出)。此 外，数据总线放大器66b通过数据总线放大器使能线104电耦合至 控制电^各34。开关电路64 ^皮配置为爿寻68a处的LIO0—B0/LIO0#—B0和68b 处的LIOl_B0/LIOl#_B0的两个差分数据信号中的每一个在数据总 线放大器66a和66b的每一个之间进行切换。数据总线放大器66a 被配置为将数据输出到数据I/O线72a，以及数据总线放大器66b 被配置为将数据输出到数据I/O线72b。数据总线》文大器66a和66b 输出数据信号，以在DQ焊盘处提供两个数据位的数据脉沖或一个 数据位的数据脉沖。在其它实施例中，开关电路64可纟皮配置为切
换任意适当数目的数据信号，例如，四个、八个、或十六个数据信号，以及数据总线放大器66可被配置为输出任意适当数目的数据 J言号，例如，四个、/\个、或十六个凄史才居4言号。数据总线放大器66a在102处接收存储体零的数据总线放大器 4吏能信号DBA0一B0，以及数据总线;改大器66b在104处接收存储 体零的数据总线放大器使能信号DBA1—B0。数据总线放大器66a 通过102处的有效数据总线放大器使能信号DBAO—B0被启动，以 及通过102处的无效数据总线放大器使能信号DBAO—B0被禁止为 三态。数据总线放大器66b通过104处的有效数据总线放大器使能 信号DBAl—B0被启动，以及通过104处的无效数据总线放大器使 能信号DBA1—BO一皮禁止为三态。开关电路140通过局部I/O线144a和144b的差分对电耦合至 次读出方文大器(未示出)，以及通过开关I/O线146a和146b的差分 对电耦合至H据总线;改大器142。此外，开关电if各140通过选通信 号通道148电耦合至控制电3各34。数据总线放大器142包括数据总线i文大器142a和142b。凄史据 总线放大器142a通过开关I/O线146a电耦合至开关电路140,以 及通过数据I/O线72a电耦合至I/O电路58。此外，数据总线放大 器142a通过数据总线放大器使能线150电耦合至控制电路34。数 据总线;故大器142b通过开关I/O线146b电耦合至开关电^各140， 以及通过数据I/O线72b电耦合至I/O电路58。此外，数据总线放 大器142b通过数据总线放大器使能线152电耦合至控制电路34。开关电路140被配置为将144a处的LIO0—Bl/LIO0#—Bl和 144b处的LI01一B1/LI01弁一B1的两个差分数据信号中的每一个在数 据总线放大器142a和142b的每一个之间进行切换。数据总线放大 器142a被配置为将数据输出到数据I/O线72a,以及数据总线放大
器142b被配置为将数据输出到数据I/O线72b。数据总线放大器 142a和142b输出凄t据信号，以在DQ焊盘处提供两个数据位的数 据脉冲或一个^t据位的凄t据》:K沖。在其它实施例中，开关电路140 可被配置为切换任意适当数目的数据信号，例如，四个、八个、或 十六个数据信号，以及数据总线;改大器142可净皮配置为输出任意适 当数目的数据信号，例如，四个、八个、或十六个数据信号。数据总线放大器142a在150处接收存储体一的数据总线放大 器使能信号DBA0_B1,以及数据总线放大器142b在152处接收存 储体一的数据总线放大器使能信号DBA1一B1。数据总线放大器 142a通过150处的有效数据总线放大器使能信号DB AO一B 1被启动， 以及通过150处的无效数据总线放大器使能信号DBAO—Bl被禁止 为三态。H据总线放大器142b通过152处的有效数据总线;改大器 使能信号DBA1—Bl被启动，以及通过152处的无效数据总线放大 器使能信号DBA1—Bl被禁止为三态。开关电i 各200通过局部I/O线208a和208b的差分对电耦合至 次读出放大器(未示出)，以及通过开关I/O线210a和210b的差分 对电耦合至数据总线放大器202。此外，开关电路200通过选通信 号通道212电耦合至控制电路34。数据总线;汶大器202包括l史据总线放大器202a和202b。数据 总线;改大器202a通过开关I/O线210a电耦合至开关电路200，以 及通过数据I/O线72a电耦合至I/O电路58。此外，数据总线放大 器202a通过数据总线放大器使能线214电耦合至控制电路34。数 据总线;故大器202b通过开关I/O线210b电耦合至开关电路200, 以及通过数据I/O线72b电耦合至I/O电路58。此夕卜，数据总线放 大器202b通过数据总线放大器使能线216电耦合至控制电路34。
开关电路200被配置为将208a处的LIO0—B2/LIO0#—B2和 208b处的LI01—B2/LI01弁一B2的两个差分数据信号中的每一个在数 据总线放大器202a和202b的每一个之间进行切换。数据总线放大 器202a被配置为将数据输出到数据I/O线72a，以及数据总线放大 器202b被配置为将数据输出到数据I/O线72b。数据总线放大器 202a和202b输出数据信号，以在DQ焊盘处^是供两个凄史据位的数 据脉冲或一个数据位的数据脉冲。在其它实施例中，开关电路200 可寻皮配置为切换任意适当lt目的数据信号，例如，四个、八个、或 十六个数据信号，以及数据总线;改大器202可^皮配置为输出任意适 当数目的数据信号，例如，四个、八个、或十六个数据信号。数据总线放大器202a在214处接收存储体二的数据总线放大 器使能信号DBA0—B2，以及数据总线》文大器202b在216处接收存 储体二的数据总线放大器使能信号DBA1一B2。数据总线放大器 202a通过214处的有效数据总线放大器使能信号DBA0一B2被启动， 以及通过214处的无效数据总线放大器使能信号DBA0—B2被禁止 为三态。数据总线;改大器202b通过216处的有效凄t据总线放大器 使能信号DBA1一B2被启动，以及通过216处的无效数据总线放大 器使能信号DBA1—B2 ^皮禁止为三态。开关电路204通过局部I/O线218a和218b的差分对电耦合至 次读出放大器(未示出)，以及通过开关I/O线220a和220b的差分 对电耦合至数据总线放大器206。此外，开关电路204通过选通信 号通道222电耦合至控制电路34。数据总线放大器206包括数据总线放大器206a和206b。数据 总线;改大器206a通过开关I/O线220a电耦合至开关电^各204，以 及通过数据I/O线72a电耦合至I/O电路58。数此外，据总线放大 器206a通过数据总线放大器使能线224电耦合至控制电路34。数
据总线放大器206b通过开关I/O线220b电耦合至开关电路204, 以及通过数据I/O线72b电耦合至I/O电路58。此外，数据总线放 大器206b通过数据总线放大器使能线226电耦合至控制电路34。开关电路204被配置为将218a处的LIO0—B3/LIO0#_B3和 218b处的LI01一B3/LI01 ^B3的两个差分数据信号中的每一个在数 据总线放大器206a和206b的每一个之间进行切换。数据总线放大 器206a被配置为将数据输出到数据I/O线72a,以及数据总线放大 器206b被配置为将数据输出到数据I/O线72b。数据总线放大器 206a和206b输出数据信号，以在DQ焊盘处提供两个数据位的数 据脉沖或一个数据位的数据脉沖。在其它实施例中，开关电路204 可被配置为切换任意适当数目的数据信号，例如，四个、八个、或 十六个数据信号，以及数据总线方文大器206可^皮配置为输出〗壬意适 当数目的数据信号，例如，四个、八个、或十六个数据信号。数据总线方文大器206a在224处4妄收存储体三的数据总线》文大 器寸吏能4言号DBA0—B3，以及lt才居总线》文大器206b在226处4妄收存 储体三的数据总线放大器使能信号DBA1—B3。数据总线放大器 206a通过224处的有效数据总线放大器使能信号DBA0—B3被启动， 以及通过224处的无效数据总线放大器使能信号DBA0一B3被禁止 为三态。l史据总线放大器206b通过226处的有效数据总线;改大器 使能信号DBA1一B3被启动，以及通过226处的无效数据总线放大 器使能信号DBA1一B3被禁止为三态。开关电路200和204类似于参照图4描述的开关电路64和140。 此外，数据总线放大器202和206类似于参照图4描述的数据总线 》文大器66和142。为了从存储体B0、 Bl、 B2、和B3中的一个读取数据，为地 址寄存器36 (在图1中示出)和控制电路34提供读取地址。控制
电^各34控制开关电^各64、 140、 200和204以及凄t才居总线;改大器66、 142、 202和206，以在数据总线线路72上提供来自存储体B0、 Bl、 B2、和B3的数据。在一个实施例中，每次对数据总线线路72提供 l又来自存^f诸体B0、 Bl、 B2、和B3中的一个的凝:据。为了从所选的一个存储体B0、 Bl、 B2、和B3读取数据，控 制电路34将无效数据总线使能信号DBA0_Bx和DBA1—Bx提供给 耦合至未被选择的存储体B0、 Bl、 B2、和B3的数据总线放大器 66、 142、 202和206。这4吏得耦合至未^皮选择的存^f渚体B0、 Bl、 B2、和B3的数据总线放大器呈三态。控制电路34可提供耦合至未 被选择的存储体BO、 Bl、 B2、和B3的开关电路64、 140、 200和 204的选通信号GATE—Bx低或高逻辑信号。才是供^会耦合至存^f诸体B0、 Bl、 B2、和B3中的所选一个的开 关电^各64、 140、 200和204的选通信号GATE—Bx祐:设置为低逻辑 电平或高逻辑电平，以输出一个或多个被寻址的凄史据位。控制电路 34提供数据总线使能信号DBA0—Bx和DBA1—Bx，以启动耦合至 存储体B0、 Bl、 B2、和B3中的所选一个的数据总线放大器的一 个或两个。控制电路34启动一个数据总线放大器，以提供一个的 数据脉沖，以及启动两个数据总线放大器，以提供两个的数据脉冲。 一个数据总线放大器在数据总线线路72a上提供作为72a处的读取 /写入数据线信号RWDLO的结果，以及另一个数据总线放大器在数 据总线线路72b上提供作为72b处的读取/写入数据线信号RWDL1 的结果。图6是示出控制电路34的一个实施例的示图，其中，控制电 路34净皮配置为控制来自RAM 20中的四个存储体BO、 Bl、 B2、和 B3的数据脉沖读取操作。控制电路34包括D触发器300、选通电 路302、和放大器使能电路304。控制电路34在两条数据总线线路72 (在图5中示出)上控制来自四个存储体B0、 Bl、 B2、和B3 的选通数据信号，包括数据总线放大器之间的切换数据信号，并启 动数据总线放大器中的一个或两个，以提供一个或两个数据位的数 据脉冲。在其它实施例中，控制电路34可4皮配置为在任何适当数 目的数据总线线路上控制来自任何适当数目的存储体的选通数据 信号。在其它实施例中，控制电路34控制数据总线放大器之间的 切换数据信号，并启动数据总线放大器以提供任何适当数据脉冲长 度的数据脉冲。为了每次从存储体BO、 Bl、 B2、和B3」提供一个数据位，控 制电路34控制切换和数据总线放大器，以将来自一个存储体的第 一数据信号提供给第一数据总线线路72,并将来自另 一个存储体的 第二数据信号提供给第二数据总线线路72。在第一数据总线线路 72被第 一数据信号占用的同时，可将第二数据信号输入到第二数据 总线线路72。因此，减小了从一个存储体和另一个存4诸体连续读取 的列到列的延迟时间Tccd 。D触发器300在306处接收读取信号READ,其包括响应于读 取命令的脉冲。306处的读取信号READ中的脉沖被提供给D触发 器300的时钟输入端CLK。反相输出端Q弁通过反相输出通道308 电耦合至D输入端，以及非反相输入端Q通过输出通道310电耦 合至选通电路302。响应于306处的读取信号中的每个脉沖，D触 发器300在逻辑状态之间切换310处的输出信号SAO和308处的反 相專t出4言号SA1。选通电路302包括异或(XOR)电路312、解码器314、通路 门316a 316d、和选通信号触发器318a ~ 318d。选通电路302在 306处接收读取信号READ、在310处接收输出信号SAO以及在320 处接收地址信号ADDRO。此夕卜，选通电路302在322处接收存储
体地址B0 ~ B3。选通电路302在100处提供选通信号GATE_B0、 在148处提供GATE_B1 、在212处提供GATE—B2以及在222处提 供GATE一B3。XOR电^各312在310处4妻收输出信号SA0，以及在312处才妄 收地址信号ADDRO,并且XOR电路312的输出端通过XOR输出 通道324电耦合至每个通路门316a ~ 316d。 XOR电路312将XOR 结果提供给每个通路门316a 316d。通路门316a通过通路门输出通道326电耦合至选通信号触发 器318a，通3各门316b通过通if各门输出通道328电耦合至选通信号 触发器318b，通路门316c通过通路门输出通道330电耦合至选通 信号触发器318c,以及通if各门316d通过通路门输出通道332电耦 合至选通信号触发器318d。通^^门316a将XOR结果传送到选通 信号触发器318a，以在100处提供选通信号GATE—B0，通路门316b 将XOR结果传送到选通信号触发器318b，以在148处纟是供选通信 号GATE—Bl，通^各门316c将XOR结果传送到选通信号触发器 318c,以在212处提供选通信号GATE—B2，以及通路门316d将 XOR结果传送到选通信号触发器318d,以在222处提供选通信号 GATE一B3。每个选通信号触发器318a 318d的时钟输入端都电耦 合至读取信号通道334，并在306处接收读取信号。解码器314通过通路门总线334电耦合至每个通路门316a ~ 316d的控制输入端。解码器314在322处接收存储体地址B0 ~ B3， 并提供解码信号以激活通路门316a~316d中的一个。如果322处 的存储体地址B0 ~ B3寻址存4渚体零B0,则解码器314提供信号以 ;效;;舌通3各门316a，并寸吏通路门316b ~ 316d无-文。^口果322处的存 储体地址B0 ~ B3寻址存〗诸体一 Bl ，则解码器314才是供信号以激活 通-各门316b,并4吏通^各门316a、 316c、和316d无岁文。i口果322处
的存々者体地址BO ~ B3寻址存〗诸体二 B2,则解码器314 ^是供4言号以 激活通路门316c，并使通路门316a、 316b、和316d无效。如果322 处的存储体地址B0 B3寻址存储体三B3，则解码器314提供信号 以;敫5舌通3各门316d，并4吏通路门316a ~ 316c无爻丈。XOR电路312在310处接收输出信号SAO,以及在320处接 收地址信号ADDRO，并将XOR结果提供给通路门316a 316d。 如果输出 一个数据位的数据脉冲并且320处的地址信号ADDRO在 连续的读取操作中寻址相同的数据总线线路72,则310处的输出信 号SAO被触发(toggle )以触发XOR结果，并在其它数据总线线路 上提供第二数据信号。因此，数据信号被提供给未被先前的数据信 号占用的数据总线线i 各72。解码器314在322处接收并解码存储体地址B0 ~ B3 ，并将有 效选通信号提供给对应于被寻址的存储体的通路门316a ~ 316d。被 激活的通路门316a ~ 316d将XOR结果传送到耦合至被激活的通路 门316a ~ 316d的选通信号触发器318a ~ 318d，并且选通信号触发 器318a ~ 318d接收306处的读取信号中的脉沖，以在XOR结果中 锁存。因此，低逻辑电平或高逻辑电平通过被激活的通路门316a~ 316d和306处的读取信号净皮锁存到选通信号触发器318a ~ 318d中。 锁存的信号被纟是供为100处的选通信号GATE_B0、 148处的 GATE—Bl、 212处的GATE—B2、或222处的GATE—B3中的一个， 以从被寻址的存储体读取一个或多个凝:据信号。放大器使能电路(enable circuit) 304在322处接收存储体地址 B0 ~ B3、在310处接收输出信号SA0以及在308处接收反相输出 信号SA1。放大器使能电路304在102处提供数据总线放大器使能 信号DBA0_B0以及在104处提供DBA1—B0，以从存储体零B0中 读取数据；在150处提供数据总线放大器使能信号DBA0_B1以及
在152处提供DBA1—B1，以从存储体一B1中读取凄t据；在214处 提供数据总线放大器使能信号DBAO—B2以及在216处提供 DBAl—B2，以从存储体二B2中读取数据；在224处提供数据总线 放大器使能信号DBA0_B3以及在226处提供DBAl—B3,以从存储 体三B3中读耳又凄t据。放大器使能电路304可激活两个数据总线放大器使能信号 DBAO—Bx和DBA1 一Bx,以启动两个凄t据总线》丈大器并/人#皮寻址的 存储体中读取两个数据信号。此外，放大器使能电路304可激活数 据总线放大器使能信号DBA0—Bx和DBAl_Bx中的一个，以启动 数据总线放大器中的 一个并从被寻址的存储体中读取一个数据信为了读取两个数据信号，放大器使能电路304响应于310处的 输出信号SAO中的上升沿(其锁存在被寻址的存储体地址中并激活 两个数据总线放大器)对被寻址的存储体激活两个数据总线放大器 使能信号DBA0—Bx和DBAl_Bx。此夕卜，放大器使能电路304响应 于308处的反相输出信号SA1中的上升沿(其锁存在^^寻址的存储 体地址中并激活两个数据总线放大器)对;故寻址的存〗诸体激活两个 数据放大器使能信号DBA0_Bx和DBAl—Bx。为了读取一个数据信号，放大器使能电路304响应于310处的 输出信号SAO中的上升沿(其锁存在^l寻址的存储体地址中并激活 零数据总线放大器)对被寻址的存储体激活数据放大器使能信号 DBA0—Bx。此外，放大器使能电路304响应于308处的反相输出信 号SA1中的上升沿(其锁存在被寻址的存储体地址中并激活一数据 总线放大器)对被寻址的存储体激活数据总线放大器使能信号 DBA1 Bx。
在操作过程中，XOR电路312在310处接收输出信号SA0、 以及在320处接收地址信号ADDR0，并将XOR结果提供给通路门 316a ~ 316d。解码器314在322处接收并解码存储体地址BO ~ B3, 并将有效选通信号提供给被寻址的存储体的通路门316a 316d。激 活的通路门316a 316d将XOR结果传送到耦合至激活的通路门 316a ~ 316d的选通信号触发器318a ~ 318d。306处的读取信号READ包括响应于读取命令的脉冲，其在310 处触发输出信号SAO以及在308处触发反相输出信号SA1。选通信 号触发器318a ~ 318d在306处接收读取信号READ中的脉沖，并 且一个选通信号触发器锁存在XOR结果中。低逻辑电平或高逻辑 电平#1锁存到选通信号触发器318a~318d中作为100处的选通信 号GATE—B0、 148处的GATE—Bl、 212处的GATE—B2、或222处 的GATE一B3中的一个，以从被寻址的存储体中读取一个或多个数 据信号。放大器使能电路304接收322处的存储体地址B0 B3、 310 处的输出信号SAO和308处的反相输出信号SA1，并激活数据总线 放大器使能信号DBA0—Bx和DBA1—Bx预定时间，以从存储体B0 ~ B3中输出数据。为了从净皮寻址的存4诸体输出两个数据位的数据脉 冲，放大器使能电路304响应于310处的输出信号SA0中的上升沿 激活用于被寻址的存储体的两个数据放大器使能信号DBA0一Bx和 DBA1—Bx，并且放大器使能电路304响应于308处的反相输出信号 SA1中的上升沿激活用于#:寻址的存储体的两个数据;改大器4吏能 信号DBA0_Bx和DBA1—Bx。为了从被寻址的存储体中输出一个数 据位的数据脉沖，放大器使能电路304响应于310处的输出信号SA0 中的上升沿(其激活向数据总线线路72a提供输出的数据总线放大 器)激活用于被寻址的存储体的数据放大器使能信号DBA0—Bx, 并且放大器使能电路304响应于308处的反相输出信号SA1中的上
升沿(其激活向数据总线线路72b提供输出的数据总线放大器)激 活用于被寻址的存储体的一个数据放大器使能信号DBAl一Bx。图7是示出RAM 20和控制电路34的一个实施例的操作的时 序图。400处的读取信号READ被D触发器300 (在图6中示出) 和选通电路302接收。D触发器300接收400处的读取信号READ 中的脉冲，并且触发以在402处提供输出信号SAO和在404处提供 反相输出信号SA1。选通电路302在402处接收输出信号SAO、在 406处接收数据总线线路地址ADDRO，以及在408处接收存储体地 址BO ~ B3。此外，放大器使能电路304在402处接收输出信号SAO、 在404处接收反相输出信号SA1以及在408处接收存储体地址B0 ~ B3。选通电路302在410处提供选通信号GATE一BO，在412处提 供提供GATE—Bl、在414处提供GATE—B2以及在416处提供 GATE一B3。放大器使能电路304在418处提供放大器使能信号 DBAO—BO、在420处才是供DBAO—Bl、在422处才是供DBAO—B2、在 424处提供DBA0_B3、在426处提供DBA1—BO、在428处4是供 DBA1—Bl 、在430处^是供DBA1—B2以及在432处提供DBA1—B3。 数据总线放大器66、 142、 202、和206 (在图5中示出)在434处 提供数据总线信号REDLO以及在436处提供RWDL1 。XOR电路312在402处接收输出信号SAO中的低逻辑电平， 并在406处接收地址信号中的低逻辑电平，这导致低逻辑电平XOR 结果。XOR结果被通路门316a-316d接收，并且解码器314接收 和解码408处的存储体地址B0 ~ B3中的438处的存储体地址零B0。 解码器314将有效选通信号^是供给通路门316a，并且激活的通路门 316a将低逻辑电平XOR结果传送到选通信号触发器318a的输入 端。 400处的读取信号READ包括响应于读耳又命令的440处的乐P中。 选通信号触发器318a ~ 318d接收400处的读取信号READ中的440 处的脉冲，并且选通信号触发器318a锁存在〗氐逻辑电平XOR结果 中。选通信号触发器318a在410处的选通信号GATE_B0中提供 442处的低逻辑电平。此外，440处的脉冲将402处的输出信号SAO 在444处从低逻辑电平触发到高逻辑电平，以及将404处的反相输 出信号SA1在446处从高逻辑电平触发到l氐逻辑电平。放大器使能电路304接收408处的存储体地址B0 ~ B3中的438 处的存储体地址零BO。 402处的输出信号SAO中的444处的上升 沿激活418处的数据总线放大器使能信号DBAO_BO,以将448处 预定时间的高逻辑电平4是供给数据总线;改大器66a。 410处的选通 信号GATE_BO在442处处于低逻辑电平，以将68a处的数据信号 LIO0_B0/LIO0#—BO (在图5中示出)选通到数据总线放大器66a。 -陂启动的数据总线;改大器66a输出434处的凄t据总线信号RWDLO 中450处的凝:才居4言号LIO0_B0/LIO0#—BO。响应于下一读耳又命令，406处的地址信号ADDRO在452处从 低逻辑电平转变成高逻辑电平，并且在408处的存储体地址B0~ B3中4是供454处的存储体地址二 B2。 XOR电路312接收402处的 输出信号SAO中的高逻辑电平以及406处的地址信号ADDRO中的 高逻辑电平，这导致低逻辑电平XOR结果。该XOR结果被通路门 316a ~ 316d接收，并且解码器314接收和解码408处的存储体地址 BO ~ B3中的454处的存储体地址二 B2。解码器314将有效选通信 号才是供给通-各门316c，并且#1激活的通路门316c将^f氐逻辑电平 XOR结果传送到选通信号触发器318c的豸t入端。400处的读取信号READ包4舌响应于读取命令的456处的乐:K冲， 并且选通信号触发器318a ~ 318d 4妄收400处的读取信号READ中
的456处的脉冲。选通信号触发器318c锁存在低逻辑电平XOR结 果中，并提供414处的选通信号GATE—B2中的458处的低逻辑电 平。此外，456处的脉沖将404处的丰IT出信号SA1在460处/人4氐逻 辑电平触发到高逻辑电平，以及将402处的反相输出信号SAO在 462处从高逻辑电平触发到^氐逻辑电平。放大器使能电路304接收408处的存储体地址B0 B3中454 处的存储体地址二 B2。 404处的反相输出信号SA1中的460处的 上升沿激活430处的数据总线放大器使能信号DBA1_B2,以将464 处预定时间的高逻辑电平提供给数据总线放大器202b。 414处的选 通信号GATE—B0在458处处于低逻辑电平，以将208b处的数据信 号LIOl—B2/LI01#—B2 (在图5中示出)选通到凄t据总线方文大器 202b。被启动的数据总线放大器202b输出436处的数据总线信号 RWDL1中466处的数据信号LIOl—B2/LI01#—B2。响应于第三个读取命令，406处的地址信号ADDR0保持在高 逻辑电平，并在408处的存储体地址B0 B3中提供468处的存储 体地址一B1。 XOR电路312接收402处的输出信号SAO中的低逻 辑电平以及406处的地址信号ADDRO中的高逻辑电平，这导致高 逻辑电平XOR结果。该XOR结果4皮通路门316a ~ 316d接收，并 且解码器314接收和解码408处的存储体地址BO ~ B3中的468处 的存储体地址一 Bl。解码器314将有效选通信号提供给通3各门 316b,并且^支激活的通i 各门316b将高逻辑电平XOR结果传送到选 通信号触发器318b的输入端。400处的读耳又4言号READ包4舌响应于读取命令的470处的月永冲， 并且选通信号触发器318a ~ 318d接收400处的读取信号READ中 的470处的脉沖。选通信号触发器318b锁存在高逻辑电平XOR结 果中，并且提供412处的选通信号GATE_B1中的472处的高逻辑
电平。此夕卜，470处的月永冲将402处的输出信号SAO在474处从寸氐 逻辑电平触发到高逻辑电平，以及将404处的反相输出信号SA1在 476处/人高逻辑电平触发到^f氐逻辑电平。放大器使能电路304接收408处的存储体地址BO ~ B3中468 处的存储体地址一 Bl。 402处的输出信号SAO中的474处的上升 沿激活420处的数据总线放大器使能信号DBAO一Bl,以将478处 预定时间的高逻辑电平提供给数据总线放大器142a。 412处的选通 信号GATE—Bl在472处处于高逻辑电平，以将144b处的凄t据信号 LI01_B1/LI01#—Bl (在图5中示出)选通到凄t据总线方文大器142a。 ^皮启动的数据总线;改大器142a输出434处的凄t据总线信号RWDLO 中的480处的凝:据信号LIOl—B1/LI01#_B1。接下来，发布另一个读取命令，以从相同的存储体中连续读取 操作的方式从存储体一B1中读取数据。每个其他读取命令都已经以连续的读取操作从不同的存储体中读取数据。在连续访问相同的 存储体的延迟之后以及响应于第四个读取命命令，406处的地址信号ADDRO为高逻辑电平，并在408处的存储体地址BO ~ B3中提供468处的存储体地址一 Bl。XOR电路312接收402处的输出信号SAO中的高逻辑电平， 以及406处的地址信号ADDRO中的高逻辑电平，这导致低逻辑电 平XOR结果。该XOR结果被通路门316a 316d接收，并且解码 器314接收和解码408处的存储体地址BO ~ B3中的482处的存储 体地址一B1。解码器314将有效选通信号提供给通路门316b,并 且被激活的通路门316b将低逻辑电平XOR结果传送到选通信号触 发器318b的输入端。400处的读取4言号READ包4舌响应于读取命令的484处的月永沖， 并且选通信号触发器318a ~ 318d接收400处的读取信号READ中
的484处的脉沖。选通信号触发器318b锁存在^氐逻辑电平XOR结 果中，并且提供412处的选通信号GATE一B1中的486处的低逻辑 电平。此夕卜，484处的脉沖将404处的反相输出信号SA1在490处 从低逻辑电平触发到高逻辑电平，以及将402处的输出信号SAO在 488处从高逻辑电平触发到^f氐逻辑电平。放大器使能电路304接收408处的存储体地址BO ~ B3中482 处的存储体地址一 Bl。 404处的反相输出信号SA1中的490处的 上升沿激活428处的数据总线;改大器4吏能信号DBA1—Bl，以将492 处预定时间的高逻辑电平提供给数据总线;故大器142b。 412处的选 通信号GATE一B1在486处处于低逻辑电平，以将144b处的数据信 号LI01_B1/LI01#—Bl (在图5中示出)选通到数据总线放大器 142b。 #1启动的数据总线;故大器142b输出436处的凄t据总线信号 RWDL1中的494处的凝j居4言号LIOl—B1/LI01#—Bl。RAM 20 ^皮配置为从不同的存储体BO ~ B3接收读取命令和读 取数据，而在连续的读取操作之间没有延迟时间。RAM20将两个 预取凄t据信号的一个，即，N个预取数据信号的子集输出到交替的 数据总线线路72上，以避免繁忙的数据信号线路72上的数据信号 冲突。相比于如果在输出^:据信号之前RAM20等4寺刷新所有凄t据 总线线路72, RAM 20可以较快速地输出N个预取数据信号的子集。 在其它实施例中，RAM 20输出任意适当数目的预取数据信号的任 何适当的子集。尽管本文已示出并描述了具体实施例，^f旦本领域的普通4支术人 员应该理解，在不背离本发明范围的情况下，可以用各种替换和/ 或等价的实现来代替所示出和描述的具体实施例。本申请应覆盖本 文中所述的具体实施例的改编和变化。因此，本发明仅由权利要求 及其等同物所限定。
权利要求
1.一种随机存取存储器，包括第一放大器；第二放大器；第一数据通道，通过多个第一存储单元接收第一数据；第二数据通道，通过多个第二存储单元接收第二数据；以及第一电路，被配置为通过所述第一数据通道接收所述第一数据以及通过所述第二数据通道接收所述第二数据，并且选择性地将所述第一数据提供给所述第一放大器和所述第二放大器以及将所述第二数据提供给所述第一放大器和所述第二放大器。
2. 根据权利要求1所述的随机存取存储器，其中，所述第一电路 被配置为在所述第一电路的一个状态下将所述第一数据提供 给所述第一放大器并将所述第二数据提供所述第二放大器，以 及在所述第 一 电路的另 一个状态下将所述第二数据提供给所 述第一放大器并将所述第一数据提供所述第二放大器。
3. 根据权利要求1所述的随机存取存储器，包括控制电路，被配 置为控制所述第一电路以将所述第一数据提供给所述第一放 大器和所述第二放大器中的一个，以及将所述第二数据提供给 所述第一放大器和所述第二放大器中的另 一个。
4. 根据权利要求1所述的随机存取存储器，包括控制电路，被配 置为激活所述第一放大器和所述第二放大器中的一个。
5. 根据权利要求1所述的随机存取存储器，包括控制电路，被配 置为激活所述第一放大器和所述第二放大器中的一个，以及控 制所述第 一 电路以将所述第 一数据和所述第二数据中的一个 提供给所述第一放大器和所述第二放大器中被激活的一个。
6. 根据权利要求1所述的随机存取存储器，其中，所述多个第一 存储单元和所述多个第二存储单元在第 一存储体中。
7. 根据权利要求6所述的随机存取存储器，包括第三放大器； 第四放大器；第三数据通道，通过多个第三存储单元接收第三数据； 第四凄t据通道，通过多个第四存^f诸单元4妄收第四凄t据；以及第二电3各，被配置为通过所述第三数据通道接收所述第 三数据以及通过所述第四数据通道4妄收所述第四数据，并且选 择性地将所述第三数据提供给所述第三放大器和所述第四放 大器以及将所述第四数据提供给所述第三放大器和所述第四 放大器。
8. 根据权利要求7所述的随机存取存储器，其中，所述多个第三 存储单元和所述多个第四存储单元在第二存储体中，并且所述 第一放大器与所述第三放大器的输出耦合在一起，以及所述第 二放大器和所述第四放大器的输出耦合在一起。
9. 根据权利要求8所述的随机存取存储器，包括控制电路，被配 置为激活所述第一放大器和所述第三放大器中的一个，以及控 制所述第一电路和所述第二电路，以将所述第一数据和所述第 三数据中的 一个提供给所述第 一放大器和所述第三放大器中 净皮激活的一个。
10. —种随机存取存4渚器，包括第一存储体；多个第一放大器，被配置为通过所述第一存储体接收多个第一数据信号；第一电路，被配置为通过所述多个第一放大器接收所述 多个第一数据信号中的N个第一数据信号；以及控制电路，；波配置为控制所述第一电路，以，命出所述N 个第一数据信号的子集。
11. 根据权利要求10所述的随机存取存储器，其中，所述第一电 3各包括N个第二》文大器，并且所述控制电游"故配置为激活所 述N个第二放大器的子集，以输出所述N个第 一数据信号的 子集。
12. 根据权利要求11所述的随机存取存储器，其中，所述第一电 路包括第二电^"， ^皮配置为将所述N个第一^:据信号的所述子 集提供给所述N个第二放大器中被激活的子集。
13. 根据权利要求IO所述的随机存取存储器，包括第二存储体；多个第二放大器，被配置为通过所述第二存储体接收多 个第二数据信号；以及第二电路，被配置为通过所述多个第二放大器接收所述 多个第二数据信号中的N个第二数据信号，其中，所述控制 电路被配置为控制所述第二电路以输出所述N个第二数据信 号的子集。
14. 根据权利要求13所述的随机存取存储器，所述控制电路被配 置为控制所述第一电路和所述第二电路，以顺序输出所述N 个第一数据信号的所述子集和所述N个第二数据信号的所述 子集。
15. 根据权利要求13所述的随机存取存储器，其中，所述第一电 3各包4舌N个第三i文大器，以及所述第二电3各包纟舌N个第四方欠 大器，并且所述控制电路被配置为激活所述N个第三放大器 的子集以输出所述N个第一数据信号的所述子集，以及激活 所述N个第四放大器的子集以输出所述N个第二数据信号的 所述子集。
16. —种随机存取存储器，包括用于输出第一信号的装置； 用于输出第二信号的装置；用于通过多个第一存储单元接收第一数据的装置；用于通过多个第二存储单元接收第二数据的装置；用于选择性地将所述第一数据传送到所述用于输出第一 信号的装置以及所述用于输出第二信号的装置的装置；以及用于选择性地将所述第二数据传送到所述用于输出第一 信号的装置以及所述用于输出第二信号的装置的装置。
17. 根据权利要求16所述的随机存取存储器，包括用于控制所述用于选择性地传送所述第一数据的装置和 所述用于选择性地传送所述第二数据的装置，以将所述第一数 据提供给所述用于输出第一信号的装置和所述用于输出第二 信号的装置中的 一个，以及将所述第二数据提供给所述用于输 出第 一信号的装置和所述用于输出第二信号的装置中的另外 一个的装置。
18. 根据权利要求16所述的随机存取存储器，包括用于激活所述用于输出第一信号的装置和所述用于输出 第二信号的装置中的一个的装置；以及用于控制所述用于选择性地传送所述第一数据的装置和 所述用于选择性地传送所述第二凄t据的装置，以将所述第一数 据和所述第二数据中的 一个提供给所述用于输出第 一信号的 装置和所述用于输出第二信号的装置中被激活的一个的装置。
19. 根据权利要求16所述的随机存取存储器，包括用于输出第三信号的装置； 用于输出第四信号的装置；用于通过多个第三存储单元接收第三数据的装置；用于通过多个第四存储单元接收第四数据的装置；用于选择性地将所述第三数据传送到所述用于输出第三 信号的装置和所述用于输出第四信号的装置的装置；以及用于选择性地将所述第四数据传送到所述用于输出第三 信号的装置和所述用于输出第四信号的装置的装置。
20. —种随机存取存储器，包括用于通过第 一存储体接收多个第 一凄t据信号的装置；用于预取所述多个第一数据信号中的N个第一数据信号 的装置； 选才奪装置，用于选择所述N个第 一凄t据信号中的N/2个 第一数据信号；控制装置，用于控制所述用于选择所述N个第一数据信 号中的N/2个第 一数据信号的装置以输出所选的N/2个第 一数 据信号；
21. 根据权利要求20所述的随机存取存储器，其中，所述选择装 置包括放大器，以及所述控制装置包括用于激活所述放大器的 N/2个以输出所述N/2个第一数据信号的装置。
22. 根据权利要求20所述的随机存取存储器，包括用于通过第二存储体接收多个第二数据信号的装置；用于预取所述多个第二数据信号中的N个第二数据信号 的装置；用于选择所述N个第二数据信号中的N/2个第二数据信 号的装置；其中，用于控制所述用于选择所述N个第一凝:据信号中 的N/2个第一数据信号的装置的所述控制装置包括用于控制所述用于选择所述N个第二凄史据信号中的 N/2个第二数据信号的装置以输出所选的N/2第二数据信 号的装置。
23. 根据权利要求22所述的随机存取存储器，其中，用于控制所 述用于选择所述N个第一数据信号中的N/2第一数据信号的 装置的所述控制装置包括用于顺序输出所述N个第一凄t据信号中的N/2个第一数 据信号和所述N个第二数据信号中的N/2个第二数据信号的 装置。
24. —种在随才几存取存储器中输出数据的方法，包括通过多个第一存储单元接收第一数据； 通过多个第二存储单元接收第二凄t据； 在第一放大器和第二放大器之间切换所述第一数据；以及在所述第一放大器和所述第二放大器之间切换所述第二数据。
25. 根据权利要求24所述的方法，包括控制所述第一数据的所述切换，以通过所述第一放大器 和所述第二放大器中的一个输出所述第一数据；以及控制所述第二数据的所述切换，以通过所述第 一放大器 和所述第二放大器中的另 一个输出所述第二数据。
26. 根据权利要求24所述的方法，包括激活所述第一放大器和所述第二放大器中的一个；以及控制所述第 一数据的所述切换和所述第二数据的所述切 换，以将所述第一数据和所述第二数据中的一个提供给所述第 一放大器和所述第二放大器中被激活的一个。
27. 根据权利要求24所述的方法，包括通过多个第三存储单元接收第三数据； 通过多个第四存储单元接收第四数据； 在第三放大器和第四放大器之间切换所述第三数据；以在所述第三放大器和所述第四放大器之间切换所述第四 数据。
28. —种在随机存取存储器中输出数据的方法，包括通过第一存储体接收多个第一数据信号；预取所述多个第 一数据信号中的N个第 一数据信号；选择所预取的N个第一数据信号中的N/2个第一数据信 号；以及输出所选的N/2个第一数据信号。
29. 根据权利要求28所述的方法，其中，选择包括激活N/2个放大器，以输出所选的N/2个第一数据信号。
30. 根据权利要求28所述的方法，包括通过所述第二存储体接收多个第二数据信号；预取所述多个第二数据信号中的N个第二数据信号；选择所预取的N个第二数据信号中的N/2个第二数据信 号；以及输出所选的N/2个第二数据信号。
31. 根据权利要求30所述的方法，包括顺序输出所述N个第一数据信号中的N/2个第一数据信 号和所述N个第二数据信号中的N/2个第二数据信号。
全文摘要
一种随机存取存储器，包括第一放大器、第二放大器、第一数据通道、第二数据通道以及第一电路。第一数据通道通过第一存储单元接收第一数据，以及第二数据通道通过第二存储单元接收第二数据。第一电路被配置为通过第一数据通道接收第一数据，以及通过第二数据通道接收第二数据。第一电路被配置为选择性地将第一数据提供给第一放大器和第二放大器，以及将第二数据提供给第一放大器和第二放大器。
文档编号G11C11/413GK101110265SQ20071012945
公开日2008年1月23日 申请日期2007年7月17日 优先权日2006年7月17日
发明者伊约·杰弗里·钟, 奥利弗·基尔 申请人:奇梦达北美公司