专利名称：信号感测电路及其应用的半导体记忆装置的制作方法
技术领域：
本发明涉及的是一种信号感测电路及其应用的半导体记忆装置，特别涉及的 是一种包含有回复电路的信号感测电路及其应用的半导体记忆装置。
背景技术：
为了增进记忆体系统的资料传输速度，例如动态随机存取记忆体(DRAM)系 统等等， 一般业者是以提高系统的时钟频率(clockfrequency)来达成，同时，记忆 装置的工作电压也必须降低。但工作电压降低，则记忆体系统在读取周期(read cycle)时，感测放大器(sense amplifier)从记忆单元阵列(array of memory cells)中抓取小信号将会花费较多的时间。此一矛盾现像在记忆体系统的效能改良上形成一 个难题。请参阅图1，是常用半导体记忆装置感测放大器工作电压的时序图。为了克 服常用技术的缺点，部分厂商利用一踢升电路(kickcircuit)来拉升记忆装置中感测 放大器的工作电压，由此縮短感测放大器抓取小信号的时间。根据半导体记忆装置介面规格， 一个读取周期包含有一预充电区间(period of pre-charge) 13、 一有交女区间(period of active) 15及一电压踢升区间(period of voltagekick)n，之后储存在半导体记忆装置的信号被感测放大器抓取，而完成一个读取 周期。如图所示，感测放大器的工作电压12在电压踢升区间17中被拉升到较高的 电位。若有一连串的读取周期被执行，则工作电压12可能会从标准电位11被拉 升到饱和电位(saturated level)19，例如VDD。此后，电压踢升对于小信号的感测 将不再有帮助。此外，过高的工作电压12会使感测放大器难以切换到预充电模式。而这将会 使半导体记忆装置花费较多的时间来完成一个读取周期。
发明内容
本发明的主要目的，在于提供一种信号感测电路，可有电压踢升区间的优点， 并防止工作电压达到饱和电位。本发明的次要目的，在于提供一种信号感测电路，可在电压踢升区间后，利 用回复电路将感测放大器的工作电压拉降至标准电位，可防止工作电压达到饱和 电位。本发明的又一目的，在于提供一种具有回复电路的信号感测电路，可在电压 踢升区间后将工作电压拉降至标准电位，可令感测放大器易于切换至预充电模式。本发明的又一目的，在于提供一种具有回复电路的信号感测电路，可在电压 踢升区间使工作电压达到较高的电位，由此提升小信号的感测速度。本发明的又一目的，在于提供一种具有信号感测电路的半导体记忆装置，可 提升小信号的感测速度，并易于切换至写入模式者。本发明的又一目的，在于提供一种具有回复电路的信号感测电路的半导体记 忆装置，可在每一电压踢升区间后，利用回复电路将感测放大器的工作电压拉降 至标准电位，可防止工作电压升高到饱和电位。本发明之又一目的，在于提供一种具有回复电路的信号感测电路的半导体记 忆装置，在每一电压踢升区间后，利用回复电路将感测放大器的工作电压拉降至 标准电位，可令半导体记忆装置易于切换至写入模式。本发明的又一目的，在于提供一种具有回复电路的信号感测电路的半导体记 忆装置，可将工作电压踢升至一较高电位而加快小信号的感测速度。为了实现本发明的目的，本发明提供一种信号感测电路，其包含有一感测放大器，其具有一第一感测端、 一第二感测端、 一第一电源端及一第二电 源端；一踢升晶体管，其源极连接一第一供应电压及一电容，其栅极由一踢升信号控制；一第一控制晶体管，其源极与踢升晶体管的漏极共连接于一调整节点，其漏极连 接所述的第一电源端，其栅极则由一第一控制信号控制；一第二控制晶体管，其源极连接一第二供应电压，其漏极连接所述的第二电源端， 其栅极由 一第二控制信号控制；一预充电电路，连接在所述的第一电源端与所述的第二电源端之间，可提供一预 充电电压；及一回复电路，连接在所述的调整节点与所述的第二供应电压之间，用以调整所述
的调整节点的电压。本发明还提供一种应用一信号感测电路的半导体记忆装置，其包含有 一记忆单元阵列，各记忆单元以列及行的方式排列； 多条位元线，各位元线分别连接对应行的记忆单元； 多条字元线，各字元线分别连接对应列的记忆单元；及 一信号感测电路，包含有多个感测放大器，其中，所述的各感测放大器具有一第一感测端、 一第二感测端、 一第一电源端及一第二电源端，且所述的各感测放大器的第一感测端及第二感测端分 别连接对应的位元线；一预充电电路，通过一第一电源线连接所述的各感测放大器的第一电源端，通过 一第二电源线连接所述的各感测放大器的第二电源端，以此提供一预充电电压；一踢升晶体管，其源极连接一第一供应电压及一电容，其栅极由一踢升信号控制；一第一控制晶体管，其源极与所述的踢升晶体管的的漏极共连接在一调整节点， 其漏极连接所述的第一电源线，其栅极由一第一控制信号控制；一第二控制晶体管，其源极连接一第二供应电压，其漏极连接所述的第二电源线， 其栅极由一第二控制信号控制；及一回复电路，连接在所述的调整节点与所述的第二供应电压之间，用以调整所述 的调整节点的电压。通过实施上述技术方案，本发明可大幅增进小信号的感测速度。因为回复电 路的使用，调整电压VCCSA，即感测放大器的工作电压，可在每一次电压踢升区 间中被尽量踢高，用以增进感测放大器的效能。因此，小信号可被以比常用技术 快很多的速度放大而利于信号感测。此外，本发明的技术可在感测到信号后，将 调整电压VCCSA拉降到标准电位，可防止调整电压VCCSA升高到饱和电位。
图1为常用半导体记忆装置感测放大器工作电压的时序图；图2为本发明信号感测电路一较佳实施例的方块图；图3为本发明感测放大器一较佳实施例的电路图；图4为本发明回复电路一较佳实施例的电路图；图5为本发明半导体记忆装置一较佳实施例的电路图6为本发明感测放大器工作电压的时序图；图7为本发明一较佳实施例的小信号感测时序图。附图标记说明ll-标准电位；12-工作电压；13-预充电区间；15-有效区间；17-电压踢升区间；19-饱和电位;20-阵列;21-记忆单元;211-晶体管;213-记忆电容；30-信号感测电路；300-信号感测电路；303-第一电源线；305-第二电源线；31-感测放 大器；311-第一电源端；313-第二电源端；315-第一感测端；317-第二感测端；321-第一晶体管；323-第二晶体管；325-第三晶体管；327-第四晶体管；33-预充电电路； 35陽回复电路；351-运算放大器；353-NMOS晶体管；41-踢升晶体管；43-电容；45-第一控制晶体管；47-第二控制晶体管；51-调整节点；52-标准电位；53-预充电区间； 55-有效区间；57-电压踢升区间；59-回复区间；71-豆U的电压；75-BL的电压；VSS-第二供应电压；^-第一控制信号；SE-第二控制信号；VDD-第一供应电压； 踢升信号；VRl-第一参考电压；VR2-第二参考电压；EQ-开始信号；VCCSA-调整电压； BL、 iT-位元线；WL-字元线。
具体实施方式
请参阅图2、图3及图4，分别为本发明信号感测电路一较佳实施例的方块图、 感测放大器的电路图及回复电路一较佳实施例的电路图。如图2所示，信号感测 电路30包含有 一感测放大器(sense amplifier)31 、一踢升晶体管(kick transistor)41 、 一第一控制晶体管45、 一第二控制晶体管47、 一预充电电路(pre-chargecircuit)33 及一回复电路(recovery circuit)35。其中，该感测放大器31具有一第一感测端315、 一第二感测端317、 一第一电源端311及一第二电源端313;该踢升晶体管41， 其源极连接一第一供应电压VDD及一电容43，其栅极由一踢升信号^^控制； 该第一控制晶体管45，其源极与踢升晶体管41的漏极共连接在一调整节点51， 其漏极连接第一电源端311，其栅极则由一第一控制信号玩控制；该第二控制晶 体管47，其源极连接一第二供应电压VSS,其漏极连接第二电源端313，其栅极 由第二控制信号SE控制；该预充电电路33，连接在第一电源端311与第二电源 端313之间，可提供一预充电电压；该回复电路，连接在调整节点51与第二供应 电压VSS之间，用以调整该调整节点51的电压。如图3所示，该感测放大器31包含有 一第一晶体管321、一第二晶体管323、 一第三晶体管325及一第四晶体管327。其中，第一晶体管321为一PMOS晶体管，其源极与第三晶体管325的源极共连接在一第一电源端311，其漏极与第二晶体管323的漏极共连接在一第二感测端317。第二晶体管323为一 NMOS晶体 管，其源极与第四晶体管327的源极共连接在一第二电源端313，其漏极与第一 晶体管321的漏极共连接在一第二感测端317。第三晶体管325为一 PMOS晶体 管，其源极连接第一电源端311，漏极与第四晶体管327的漏极共连接在一第一 感测端315。第四晶体管327为一NMOS晶体管，其源极连接第二电源端313， 漏极连接第一感测端315。第一晶体管321与第二晶体管323的栅极连接该第一 感测端315。第三晶体管325与第四晶体管327的栅极则连接第二感测端317。第一控制晶体管45为一PMOS晶体管，其源极连接感测放大器31的第一电 源端311，其源极与踢升晶体管41的漏极共连接在一调整节点51，其栅极由一第 一控制信号远控制。第二控制晶体管47为一NMOS晶体管，其漏极连接感测放 大器31的第二电源端311，其源极连接一第二供应电压VSS，其栅极则由一第二 控制信号SE控制。其中，该第一控制信号^及第二控制信号SE为互补信号。踢 升晶体管41为一PMOS晶体管，其源极连接一第一供应电压VDD及一电容43， 其栅极由 一踢升信号^^控制。预充电电路33连接在感测放大器31的第一电源端311与第二电源端313之 间，可通过该感测放大器31提供一预充电电压到信号储存装置，例如记忆单元等。 另外，该预充电电路33连接一第一参考电压VR1，由此提供预充电电压。该第 一参考电压VR1约为第一供应电压VDD的1/2，即VDD/2。如图4所示，回复电路35包含有一 NMOS晶体管353及一运算放大器351。 其中，该NMOS晶体管353的漏极连接调整节点51，其源极连接第二供应电压 VSS。该运算放大器351的负输入端连接调整节点51，正输入端连接一第二参考 电压VR2，输出端则连接该NMOS晶体管353的栅极。该第二参考电压VR2为 一使用者设定电压，以设定为感测放大器31的标准工作电压为较佳。当调整节点51的电位高于第二参考电压VR2时，运算放大器351输出一高 电位信号到该NMOS晶体管353的栅极使NMOS晶体管353导通。当调整节点 51的电位低于第二参考电压VR2时，运算放大器351输出一低电位信号到该 NMOS晶体管353的栅极使NMOS晶体管353断路。在预充电区间(periodofpre-charge)中，第一控制信号^!与第二控制信号SE 分别控制第一控制晶体管45与第二控制晶体管47的栅极，使第一控制晶体管45 与第二控制晶体管47为断路。预充电电路33以一开始信号EQ启动，可通过感 测放大器31对信号储存装置提供一预充电电压。此一期间中，该感测放大器31 处于预充电模式。预充电区间完成后，预充电电路33将被关闭(disable)，而第一控制信号^与 第二控制信号SE将分别令第一控制晶体管45与第二控制晶体管47导通。此时， 感测放大器31将转换为信号感测模式。当第一感测端315与第二感测端317间的电位差大于100mV时，踢升晶体 管41将因踢升信号^I^而导通一短暂时间。调整节点51的电压，定义为调整电 压VCCSA，将在电压踢升区间被踢升而高于标准电位。较高的调整电压VCCSA 可提供感测放大器31较高的工作电压，由此提高感测放大器31对于小信号的感 测速度。当调整电压VCCSA高于第二参考电压VR2 (例如感测放大器31的标准工作 电压)时，NMOS晶体管353导通，而调整电压VCCSA将在踢升晶体管41断路后被拉降。当调整电压VCCSA被拉降至低于第二参考电压VR2时，NMOS晶体管353 将为断路，而使调整电压VCCSA保持在接近第二参考电压VR2的电位。请参阅图5及图6，分别为本发明半导体记忆装置一较佳实施例的电路图及 感测放大器工作电压的时序图。本发明的半导体记忆装置包含有多个记忆单元 (memory cells)21所形成的一阵列(array)20、多条位元线BL、 I、多条字元线 WL及一信号感测电路300。其中，记忆单元的数目、位元线的数目以及字元线的 数目视需要而定，且各位元线分别连接对应行的记忆单元；各字元线分别连接对 应列的记忆单元。多条位元线分别成对设置，各对位元线中分别包含一第一位元 线及一第二位元线。其中，记忆单元21在阵列20中依列与行的方式排列。各记忆单元21包含有 一晶体管211及一记忆电容213。各晶体管211的漏极分别连接至对应的位元线 (BL或iE)，栅极分别连接到对应的字元线WL，源极则连接同一记忆单元21中 记忆电容213的一端。记忆电容213的另一端连接到地电位(或VSS)。信号感测电路300包含有多个感测放大器31 (数目视需要而定)、 一踢升 晶体管41、 一第一控制晶体管45、 一第二控制晶体管47、 一预充电电路33及一 回复电路35。如图5所示，本实施例的信号感测电路300的构造与图2所示信号
感测电路大致相同，本实施例的信号感测电路300包含有数个感测放大器31。各感测放大器31的第一感测端315与第二感测端317分别连接对应的位元线BL与，第一电源端311通过第一电源线303连接第一控制晶体管45的漏极，第二 电源端313通过第二电源线305连接第二控制晶体管47的漏极。预充电电路33 连接在第一电源线303与第二电源线305之间。当半导体记忆装置开始一个读取周期时，其首先由一预充电区间53开始。在 预充电区间中，第一控制晶体管45与第二控制晶体管47为断路，预充电电路33 被启动(enable)而可通过感测放大器31对位元线BL、 §1提供一预充电电压(例如 VR1)。预充电完成后，预充电电路33将被关闭，而该半导体记忆装置进入一有效区 间(period of active)55。在有效区间55中，将会有一字元线WL被选择而输入高电 位信号，而连接被选择字元线WL的记忆单元21中的晶体管211将会导通，因此 储存在记忆电容213中的信号(例如一高电位电压或一低电位电压)将会通过晶体 管211而传送到对应的位元线BL。在有效区间55初期，位元线BL及上的信号还因为太小而无法被感测到。 当BL与玩上的电位差大于100mV时，踢升晶体管41将被踢升信号^^转为 导通，而半导体记忆装置也进入电压踢升区间(period of voltage kick)57 。踢升晶体管41转为导通之后，第二控制晶体管47与第一控制晶体管45也将 依序转为导通。如此，则可在电压踢升区间57中快速将位元线il上的电位与预 充电电位的电位差放大到可感测的300 mV等级。感测到小信号后，半导体记忆装置进入回复区间(periodofrecovery)59，此时， 踢升晶体管41被转为断路，调整节点51的调整电压VCCSA将被拉降至第二参 考电压VR2(标准电位)。如此，将有助于小信号感测速度的提升，并可防止感测 放大器的工作电压达到饱和电位。请参阅图7，为本发明一较佳实施例的小信号感测时序图。假设储存在被选择的记忆单元21中的信号为一低电位信号，该记忆单元21 连接对应位元线组中的il。如图所示，当半导体记忆装置在预充电区间53时， 调整电压VCCSA为标准电位52，位元线BL及SI的电压75、71皆为预充电电压。 在有效区间55时，玩的电压71被所选择的记忆单元21稍微拉降，BL的电压 75则维持在预充电电压，而调整电压VCCSA也维持在标准电位52。
当BL与的电位差大于100mV时，半导体记忆装置进入电压踢升区间57， 踢升晶体管41与第二控制晶体管47同时被转为导通，第一控制晶体管45随后被 转为导通。此时，调整电压VCCSA被踢升晶体管41拉升，il的电压被快速拉 降，而BL的电压则在第一控制晶体管45被导通后快速拉升。当与预充电电压间的电位差大于300 mV时，该信号即已被放大到可进行 信号感测的数量级。此后，半导体记忆装置进入回复区间59，踢升晶体管41被 转为断路，而调整电压VCCSA将被回复电路35拉降至标准电位52。图中，本发明的表现以实线表示，而常用技术则以虚线表示。很明显的，本发明可大幅增进小信号的感测速度。因为回复电路的使用，调 整电压VCCSA，即感测放大器的工作电压，可在每一次电压踢升区间中被尽量踢 高，用以增进感测放大器的效能。因此，小信号可被以比常用技术快很多的速度 放大而利于信号感测。此外，本发明的技术可在感测到信号后，将调整电压VCCSA 拉降到标准电位，可防止调整电压VCCSA升高到饱和电位。以上所述仅为本发明的较佳实施例而已，对本发明而言仅仅是说明性的，而 非限制性的。本专业技术人员理解，在本发明权利要求所限定的精神和范围内可 对其进行许多修改，变化，甚至等效，但都将落入本发明的保护范围之内。
权利要求
1、一种信号感测电路，其特征在于，其包含有一感测放大器，其具有一第一感测端、一第二感测端、一第一电源端及一第二电源端；一踢升晶体管，其源极连接一第一供应电压及一电容，其栅极由一踢升信号控制；一第一控制晶体管，其源极与踢升晶体管的漏极共连接于一调整节点，其漏极连接所述的第一电源端，其栅极则由一第一控制信号控制；一第二控制晶体管，其源极连接一第二供应电压，其漏极连接所述的第二电源端，其栅极由一第二控制信号控制；一预充电电路，连接在所述的第一电源端与所述的第二电源端之间，可提供一预充电电压；及一回复电路，连接在所述的调整节点与所述的第二供应电压之间，用以调整所述的调整节点的电压。
2、 根据权利要求l所述的信号感测电路，其特征在于所述的预充电电路连接 到一第一参考电压。
3、 根据权利要求l所述的信号感测电路，其特征在于所述的第一控制信号及 所述的第二控制信号为互补信号。
4、 根据权利要求l所述的信号感测电路，其特征在于所述的感测放大器包含有一第一晶体管，其源极连接所述的第一电源端，漏极连接所述的第二感测端，栅 极连接所述的第一感测端；一第二晶体管，其源极连接所述的第二电源端，漏极连接所述的第二感测端，栅 极连接所述的第一感测端；一第三晶体管，其源极连接所述的第一电源端，漏极连接所述的第一感测端，栅 极连接所述的第二感测端；及一第四晶体管，其源极连接所述的第二电源端，漏极连接所述的第一感测端，栅 极连接所述的第二感测端。
5、 根据权利要求l所述的信号感测电路，其特征在于所述的踢升晶体管为一PMOS晶体管。
6、 根据权利权利要求l所述的信号感测电路，其特征在于所述的第一控制晶 体管为一PMOS晶体管。
7、 根据权利要求l所述的信号感测电路，其特征在于所述的第二控制晶体管 为一NMOS晶体管。
8、 根据权利要求l所述的信号感测电路，其特征在于，所述的回复电路包含有: 一NMOS晶体管，其漏极连接所述的调整节点，源极连接所述的第二供应电压;及一运算放大器，其输出端连接所述的NMOS晶体管的栅极，其负输入端连接所述的调整节点，其正输入端连接一第二参考电压。
9、 一种应用一信号感测电路的半导体记忆装置，其特征在于，其包含有 一记忆单元阵列，各记忆单元以列及行的方式排列；多条位元线，各位元线分别连接对应行的记忆单元； 多条字元线，各字元线分别连接对应列的记忆单元；及 一信号感测电路，包含有多个感测放大器，其中，所述的各感测放大器具有一第一感测端、 一第二感测端、 一第一电源端及一第二电源端，且所述的各感测放大器的第一感测端及第二感测端分 别连接对应的位元线；一预充电电路，通过一第一电源线连接所述的各感测放大器的第一电源端，通过 一第二电源线连接所述的各感测放大器的第二电源端，以此提供一预充电电压；一踢升晶体管，其源极连接一第一供应电压及一电容，其栅极由一踢升信号控制；一第一控制晶体管，其源极与所述的踢升晶体管的的漏极共连接在一调整节点， 其漏极连接所述的第一电源线，其栅极由一第一控制信号控制；一第二控制晶体管，其源极连接一第二供应电压，其漏极连接所述的第二电源线， 其栅极由一第二控制信号控制；及一回复电路，连接在所述的调整节点与所述的第二供应电压之间，用以调整所述 的调整节点的电压。
10、 根据权利要求9所述的半导体记忆装置，其特征在于所述的预充电电路连接一第一参考电压。
11、 根据权利要求9所述的半导体记忆装置，其特征在于所述的第一控制信号 及所述的第二控制信号为互补信号。
12、 根据权利要求9所述的半导体记忆装置，其特征在于所述的多条位元线分 别成对设置，所述的各对位元线中分别包含一第一位元线及一第二位元线。
13、 根据权利要求9所述的半导体记忆装置，其特征在于，所述的各感测放大器 包含有一第一晶体管，其源极连接所述的第一电源端，漏极连接所述的第二感测端，栅 极连接所述的第一感测端；一第二晶体管，其源极连接所述的第二电源端，漏极连接所述的第二感测端，栅 极连接所述的第一感测端；一第三晶体管，其源极连接所述的第一电源端，漏极连接所述的第一感测端，栅极连接所述的第二感测端；及一第四晶体管，其源极连接所述的第二电源端，漏极连接所述的第一感测端，栅 极连接所述的第二感测端。
14、 根据权利要求9所述的半导体记忆装置，其特征在于所述的踢升晶体管为 一PMOS晶体管。
15、 根据权利要求9所述的半导体记忆装置，其特征在于所述的第一控制晶体 管为一PMOS晶体管。
16、 根据权利要求9所述的半导体记忆装置，其特征在于所述的第二控制晶体 管为一NMOS晶体管。
17、 根据权利要求9所述的半导体记忆装置，其特征在于，所述的回复电路包含有一NMOS晶体管，其漏极连接该调整节点，源极连接所述的第二供应电压；及 一运算放大器，其输出端连接所述的NMOS晶体管的栅极，其负输入端连接所 述的调整节点，其正输入端连接一第二参考电压。
全文摘要
本发明是一种信号感测电路及其应用的半导体记忆装置。其中，信号感测电路包含有一感测放大器、一踢升晶体管、一第一控制晶体管、一第二控制晶体管、一预充电电路及一回复电路。踢升晶体管用以拉升感测放大器的工作电压，可增进小信号的感测速度。感测到信号后，利用回复电路将感测放大器的工作电压拉回标准电位。本发明可大幅提升小信号的感测速度，并防止感测放大器的工作电压达到饱和电位。
文档编号G11C7/06GK101118781SQ20071014538
公开日2008年2月6日 申请日期2007年9月11日 优先权日2007年5月10日
发明者吴俊鹏, 浚 夏, 张正男 申请人:钰创科技股份有限公司