专利名称：信号处理电路及信号处理方法
技术领域：
本发明是关于信号处理电路及信号处理方法，特别是关于使 FM(Frequency Modulation)调变信号转换为数字数据(digital data)的信号处理电路及信号处理方法。
背景技术：
图6表示光盘装置的方框(block)构成图，图7表示说明光盘的构 成图。图6所示光盘装置100，例如为CD-R(CompactDiscRecorderable: CD-R可刻录式)光驱，装设CD-R光盘片40，对CD-R光盘片40进行 信息的记录/再生。CD-R光盘片40，如图7所示沿信息的记录/再生轨(track)40a形成 晃动(wobble)40b。晃动(wobble)40b经FM调变，使晃动(wobble)40b 再生，对再生信号进行FM解调而得FM解调信号，以FM解调信号可 得记录的各种控制信息。光盘装置IOO，由光学系41、主轴马达(spindle motor)42、雪橇马 达(thread motor)43 、激光驱动器(laser driver)44 、前监视器(front monitor)45、 ALPC自动激光功率控制(auto laser power control)电路46、
记录补偿电路47、晃动(wobble)信号处理部48、 RF(射频)放大器(RF: radio frequency)49、聚焦(focus)/寻轨(tracking)伺服(servo)电路50、传送 伺月艮(servo)电路51、主轴伺服(spindle servo)电路52、 CD(光盘)编码 (encode)/译码(decode)电路53、 D/A(数字/模拟)转换器(converter)54、声 音放大器(audioamplifier)55、 RAM(随机存取内存)56、 58、 CD-ROM(光 盘只读存储器)编码(encode)/译码(decode)电路57、界面(interface)/缓冲 控制器(buffer controller)59、 CPU(中央处理器)60构成，响应从主机(host computer)61的指令(command)进行信息的记录/再生。主轴马达(spindlemotor)42由主轴伺月艮(spindle servo)电路52，使光 盘片40以所定回转数回转。在光盘片40的对向配置光学系41。光学 系41向光盘片40照射激光(laser)光，使信息记录在光盘片(disc)40，同 时，从光盘片(disc)40的反射光，响应记录信息，输出再生信号。光学 系41依主轴马达(spindle motor)43、聚焦(focus)/寻轨(tracking)伺服 (servo)电路50，控制照射光盘(disc)的光束(beam)B的位置。其中，雪橇马达(threadmotor)43由传送伺服(servo)电路51的驱动 控制，使构成光学系41的承载器(carriage)向光盘片(disc)40的半径方 向移动。并且，聚焦(focus)/寻轨(tracking)伺服(servo)电路50驱动控光 学系41的聚焦(focus)及寻轨(tracking)促动器(actuator)(未图标)，以进行 控制聚焦(focus)/寻轨(tracking)。在光学系41再生的再生信号供给RF(射频)放大器49。 RF放大器 49使再生信号放大，再生信号之中的主信号供给CD(光盘)编码 (encode)/译码(decode)电路53加以译码。并且，取出各种伺服(servo) 信号向各伺服(servo)控制电路输出。CD-ROM编码(encode)/译码(decode)电路57对CD-ROM固有的错 误更正编码ECC(Error Correction Coding)的编码(encode)/译码(decode)、起始码(header)进行检出等的处理。RAM56用为CD-ROM编码(encode)/ 译码(decode)电路57所处理的作业用存储领域。界面(interface)/缓冲控 制器(buffer controller)59是进行与主机(host computter)61的数据传传 授、数据缓冲(data buffer)的控制。RAM58用为界面(interface)/缓冲控 制器(buffer controller)59的作业用存储领域。并且，光盘片(disc)40为声音光盘(audio disc)时，在CD编码 (encode)/译码(decode)电路53解调的信号送至D/A转换器 (converter)54，由数字(digital)转换为模拟(analog),再由声音放大器 (audio amplifier"5放大输出。CPU60依照主机(host computter)61的指令(command)进行装置全 体的控制。CD-R等的光盘，沿为记录信息所应形成的轨(track)预先形成晃动 (wobble),据由检出此晃动(wobble)以再生晃动(wobble)信号。晃动 (wobble)信号经FM调变，将此FM调变信号转换为数字数据(digital data),可得表示光盘位置的地址(address)等信息。此时，为得到正确的 地址(address)等信息，需要使FM调变信号正确转换为数字数据。图8表示公知一例的信号处理电路的方框图。并且，图9 图12 表示公知的信号处理电路的时序图(timing chart)。在图8，信号处理电路500由两边缘(edge)检出电路501、计数 (counter)电路502、锁存(latch)电路503、数字LPF电路504所构成。两边缘(edge)捡出电路501由端子505供给如图9A所示的FM调 变信号。两边缘检出电路501，首先，使供给的FM调变信号与零准位 (zero level)比较，生成如图9B所示大于零准位(zero level)时为高准位 (high level),小于零准位时为低准位(lowlevel)的脉冲(pulse)信号，再检 出所生成脉冲(pulse)信号的上升边缘及下降边缘，生成如图9C所示两 边缘信号18。此两边缘信号供给计数(counter)电路502、锁存(latch)电 路503及数字LPF电路504。计数(counter)电路502由两边缘检出电路501的两边缘信号，加以 清除(clear)、计数(count)从时脉(clock)端子供给的时脉(clock)。计数 (count)电路502的计数值如图9D所示的变化，供给锁存(latch)电路503 。锁存(latch)电路503由计数电路501供给计数值和两边缘检出电路 501供给两边缘信号，以两边缘信号的边缘输出之时序(timing)锁存 (latch)计数值Q广Qn。锁存的计数值供给数字LPF电路504。数字LPF504由锁存(latch)电路503供给计数值和两边缘检出电路 501供给两边缘信号。数字LPF504依照锁存(latch)电路503所供给的 计数值，由数字(digital)处理进行低通(low pass)过滤(filter)处理，除去 噪声(noise)成分，经过数字过滤处理的FM信号，由端子507输出，进 行解调处理，抽出在晃动(wobble)信号重叠的信息。但，实际的FM调变信号是有噪声(noise)重叠。图10 图12A、 B、 C表示公知的信号处理电路动作说明图。实际的FM调变信号，如图10所示在零准位(zero level)近边，由 噪声(noise)的影响与零准位(zerolevel)有复数次交差。因此，照样转换 脉冲(pulse)信号时，如图IIA所示，在脉冲(pulse)信号前后会发生不需 要的脉冲(pulse)。如IIB所示检出复数次上升边缘及下降边缘。由此， 在图11B所示边缘之间，若计数(count)图llC所示时脉(clock)时，如 图11D所示，在噪声(noise)部分，输出多数小计数值。因此无法得到 正确的脉冲(pulse)信号。在此，提案可排除噪声发生期间，能检出脉冲(pulse)信号边缘的方 法。排除噪声(noise)发生期间，检出脉冲(piilse)信号边缘的方法，连同 图12A、 B、 C加以说明。
图12表示公知的噪声(noise)除去方法的说明图。图12A为输入脉 冲(pulse)信号，图12B是除去噪声后的脉冲(pulse)信号，图12C表示 除去噪声(noise)后的脉冲(pulse)信号的两边缘信号。公知的为脉冲(pulse)信号继续一定时间T3时，始可检出边缘 (edge)。在时间tl如图12A所示输入脉冲(pulse)信号虽有上升，在经过 一定时间T3前下降的关系，不会检出边缘(edge)。 一方面在时间t2、 t7时，如图12A所示，输入脉冲(pulse)信号上升，继续一定时间T3以 上的高准位(highlevel)状态的关系，可检出边缘。并且，在时间t4，如图12A所示，输入脉冲(pulse)信号虽有下降， 在经过一定时间T3前，上升关系不会检出边缘。 一方面在时间t5、 t9 时，如图12A所示，输入脉冲(pulse)信号下降，继续一定时间T3以上 的低准位(lowlevel)状态关系，可检出边缘。如上，在图12C所示，可检出除去噪声(noise)成分的两边缘信号。如上所述，实际的脉冲(pulse)信号有噪声(noise)存在，由此噪声 (noise)脉冲(pulse)信号发生上升及下降。由此，检出此种脉冲(pulse)信 号的边缘检出时，边缘会包含含有噪声(noise)的脉冲(pulse)。因此，如 此照样计数(count)边缘间隔时，噪声(noise)成分也含在计数值输出，有 无法正确实行信号处理等的问题点。并且，如图12A、 B、 C所示，继续一定时间T3以上的同一准位 (level)时，以检出边缘的方法，如图12A、 B、 C所示，有噪声(noise) 存在时，会发生比一定时间T3为长的迟延时间Tx、 Ty，噪声(noise) 不存在时只发生一定时间T3的迟延时间。并且，如图12A、 B、 C所 示，像迟延时间Tx、 Ty，因噪声(noise)多寡而迟延时间也相异关系， 信号的周期变动，有无法正确实行信号处理的问题点
发明内容
本发明鉴于上述问题点，提供一种信号处理电路及信号处理方法，在输入脉冲(pulse)信号的高准位(levd)期间或/及低准位期间，可除去噪 声(noise)成分的影响，能正确检出输入脉冲(pulse)信号为目的。本发明的特征在于，信号处理电路是输出，从输入脉冲(pulse)信号 除去噪声(noise)成分的输出脉冲(pulse)信号，在此信号处理电路设累积 时间测定部及脉冲(pulse)信号输出部，累积时间测定部，测定输入脉冲 (pulse)信号中， 一方极性的累积时间，脉冲(pulse)信号输出部是在累积 时间测定部所测定的累积时间达到预设时间时，使输出脉冲(pulse)信号 的极性反相，从脉冲(pulse)信号输出部所输出的输出脉冲(pulse)的极性 为他方的极性时，清除(clear)累积时间测定部的累积时间，同时禁止测 定累积时间。依照本发明，只在输入脉冲信号的噪声(noise)的高准位(high level) 期间或只在低准位(lowlevel)期间，累积决定上升的关系，可不受噪声 (noise)的影响能检出输入脉冲(pulse)信号的边缘。本发明由脉冲(pulse)信号输出部，至输出脉冲(pulse)信号的极性反 相的预设时间，此预设时间按照输出脉冲(pulse)信号对输入脉冲(pulse) 信号的迟延时间，使成为相异为特征。依照本发明，据由使测定累积时间的时间相异，可自在的设定对输 入脉冲信号的输出脉冲信号的迟延时间。本发明具有他方累积时间测定部及他方脉冲信号输出部，他方累积 时间测定部是对输入脉冲信号中，测定他方极性的累积时间，他方脉 冲信号输出部是在他方累积时间测定部，所测定的累积时间达到预设 时间时，使输出脉冲信号的极性反相。由脉冲信号输出部，使输出脉 冲信号的极性反相的预设时间与由他方脉冲信号输出部，使输出脉冲 信号的极性反相的预设时间，使相异为特征。依照本发明，以每一极性测定输入脉冲信号的极性的累积时间，据 由使每一极性的累积时间相异，可自在设定输出脉冲信号的占空率(duty factor)。本发明供给输入脉冲(pulse)信号及时脉(clock)，按照输入脉冲 (pulse)信号的准位(level)输出时脉(dock)，按照输出脉冲(pulse)信号一 面清除(clear)输出计数值， 一面计数时脉(clock)，按照计收值，使输出 脉冲(pulse)信号置位(set)或重置(reset)。本发明是在输出脉冲信号的高准位(Wgh level)期间，计数在输入脉 冲信号的低准位(low level)期间所供给的时脉(clock)，同时，在输出脉 冲信号的低准位(low level)期间，计数在输入脉冲信号的高准位(high level)期间所供给的时脉(clock)，输入脉冲信号的低准位期间的计数值 及高准位期间的计数值，达到所定的计数值时，使进行置位(set)或重置 (reset)。并且，由输出脉冲信号迟延所定期间的信号锁存(latch)计数值， 再使锁存(latch)计数值的信号迟延的信号清除(clear)计数值。
图1为本发明的一实施例的信号处理电路的方框图。图2A M为本发明的一实施例的信号处理电路的动作波形图。图3为噪声(noise)除去部的变形例的方框构成图。图4A G为噪声(noise)除去部的变形例的动作波形图。图5为噪声(noise)除去部的其它变形例的方框构成图。图6为光盘装置的方框构成图。图7为光盘片的构成图。图8为公知的信号处理电路的一例的方框构成图。
图9A D为公知的信号处理电路的动作说明图。图io为公知的信号处理电路的动作说明图。图11A D为公知的信号处理电路的动作说明图。 图12A C为公知的信号处理电路的动作说明图。附图标记说明 1:信号处理电路11、 12: AND:栅极(gate) 13、 14、 15:计数器(counter) 16: RS正反器(flip-flop) 17、 18: D正反器(flip-flop)19:反相电路20、 21: EX-OR栅极(gate) 22:锁存(latch)电路 23:数字(digital)LPF具体实施方式
本发明的实施例连同图面加以说明。图1为本发明的一实施例的信号处理电路的方框图，在图2表示 本发明的一实施例的信号处理电路的动作波形图。本实施例的信号处理电路1设在图6所示晃动(wobble)信号处理部 48内。信号处理电路1包含AND栅极(gate)ll、 12、计数器(counter)13、 14、 15、 RS正反器(flip-flop)16、 D正反器(flip-flop)17、 18、反相电路 19、 EX-OR栅极(gate)20、 21 、锁存(latch)电路22、数字(digital)LPF(LOW PASS FILTER)23所构成。
信号处理电路1的动作连同图2A M加以说明。图2A M表示本发明的一实施例的信号处理电路的动作波形图。 图2A表示晃动(wobble)信号，图2B表示时脉(clock)，图2C表示AND 栅极(gate)ll的输出，图2D表示反相电路19的输出，图2E表示AND 栅极(gate)12的输出，图2F表示计数器(counter)13的输出，图2G表示 计数器(counter)14的输出，图2H表示RS正反器(flip-flop)16的非反相 输出，图2I表示RS正反器(flip-flop)16的反相输出，图2J表示D正 反器(flip-fl叩)17的输出，图2K表示D正反器(flip-flop)18的输出，图 2L表示EX-OR栅极(gate)20的输出，图2M表示EX-OR栅极(gate)21 的输出。图2A所示晃动(wobble)信号为FM脉冲(pulse)信号，从端子乃供 给AND栅极(gate)ll及反相电路19。并且，图2B所示时脉(clock)是 从端子1供给AND栅极(gate)ll及AND栅极(gate)12。AND栅极(gate)ll如图2C所示，从端子T！的晃动(wobble)信号为 高准位(high level)时，使时脉(clock)从端子T2通过，供给计数器 (counter)13的时脉(clock)输入端子。计数器(counter)13计数从AND栅 极(gate)ll供给的时脉(clock)，其计数值的中第i位的值Qi，供给RS 正反器(flip-flop)16的置位(set)端子。并且，在图2以"i"为"3"的场合 为例进行说明。并且，反相电路19如图2D所示，使从端子1\的晃动(wobble)信 号反相供给AND栅极(gate)12。 AND栅极(gate)12如图2E所示，从反 相电路19的反相晃动(wobble)信号为高准位(high level)时，使从端子 T2的时脉(clock)通过，供给计数器(counter)14的时脉(clock)输入端子。计数器(counter)14计数从AND栅极(gate)12的时脉(dock)，其计 数值的中第i位的值Qi供给RS正反器(flip-flop)16的重置(reset)端子。RS正反器(flip-flop)16如图2H、图21所示，计数器(counter)13的第i 位的计数值Qi上升时，使非反相输出Q置位(set)，即使高准位(high level),计数器(counter)14的第i位的计数值Qi上升时，使非反相输出 Q重置(reset)， S口，使成为低准位(low level)。RS正反器(flip-fl(Dp)16的非反相输出Q供给计数器(counter)13的 清除(clear)端子，同时，供给D正反器(flip-flop)17及EX-OR栅极 (gate)20。又，RS正反器(flip-flop)16的反相输出/Q供给计数器 (counter)14的清除(clear)端子。计数器(counter)13是在RS正反器(flip-flop)16的非反相输出Q为 高准位(high level)时成为清除(clear)状态。计数器(counter)14是在RS 正反器(flip-flop)16的反相输出/Q为高准位(highlevel)时成为清除(clear) 状态。对D正反器(flip-flop)17， RS正反器(flip-flop)16的非反相输出Q 供给数据端子，从端子T2的时脉(clock)供给时脉端子。D正反器 (flip-flop)17保持时脉(dock)上升时的数据端子的准位，加以输出。D 正反器(flip-flop)17的输出Q供给D正反器(flip-flop)18的数据端子及 EX-OR栅极(gate)20。 EX-OR栅极(gate)20输出，RS正反器(flip-fl叩)16 的非反相输出Q和D正反器(flip-flop)17的输出的EX-OR逻辑。EX-OR 栅极(gate)20的输出供给锁存(latch)电路22。锁存(latch)电路22是按照 EX-OR栅极(gate)20的输出锁存(latch)计数器(counter)15的输出。并且，对D正反器(flip-flop)18，其数据端子供给D正反器 (flip-flop)17的输出Q，其时脉(clock)端子，从端子T2供给时脉(clock)。 D正反器(flip-flop)18保持时脉(clock)上升时的数据端子的准位(level)， 加以输出。D正反器(flip-flop)18的输出Q供给EX-OR栅极(gate)21 。 EX-OR栅极(gate)21输出D正反器(flip-flop)17的输出和D正反器(flip-flop)18的输出的EX-OR逻辑。EX-OR栅极(gate)21的输出供给计 数器(counter)15的清除(clear)端子。计数器(counter)15按照EX-OR栅 极(gate)21的输出，清除(clear)计数值。计数器(counter)15计数从端子T2的的时脉(clock)，使计数值供给 锁存(latch)电路22。锁存(latch)电路22在EX-OR栅极(gate)20的输出 上升时锁存(latch)计数器(counter)l5的计数值。数字(digital)LPF23输出，从锁存(latch)电路22的数字(digital)值的 变化所写入地址(address)信息等的信号，例如双相(bi-phase)信号。在图2的时间tl和t9时，计数器(counter)14因RS正反器 (flip-flop)16的反相输出/Q为高准位(highlevel)的关系，成为清除(clear) 状态。并且，计数器(counter)13因RS正反器(flip-flop)16的非反相输 出Q为低准位(low level)的关系，计数从AND栅极(gate)ll的时脉 (clock)。计数器(counter)13的输出Qi设定在第3位的值Q3，从计数(count) 开始，至从AND栅极(gate)ll的时脉(clock)为8计数(count)时，在时 间t2及t10时，由低准位(low level)反相为高准位(high level)。在时间t2、tl0时，计数器(count)13的输出Qi反相，成为高准位(high level)时，RS正反器(flip-flop)16的非反相输出为高准位(highlevel),反 相输出/Q为低准位(lowlevel)。 RS正反器(flip-flop)16的反相输出Q为 低准位(low levd)时，计数器(counter)14的清除(clear)状态解除，计数 器(counter)14，开始计数从AND栅极(gate)12的时脉(clock)。并且，此 时，计数器(counter)13因RS正反器(flip-flop)16的非反相输出Q为高 准位(highlevel)的关系，成为清除(clear)状态。并且，时间t2、 t10时，RS正反器(flip-flop)16的输出为高准位(high level)时，D正反器(flip-flop)17的输出以低准位(low level)保持至其次的
时脉(clock)的关系，EX-OR栅极(gate)20的输入成为高准位(high level) 和低准位(low level),其输出由低准位(low level)反相为高准位(high level)。因EX-OR栅极(gate)20的轮出由低准位(low level)反相为高准位 (high level),锁存(latch)电路22在EX-OR栅极20的输出的上升边缘(up edge),锁存(latch)计数器(counter)15的输出。其次，在时间t3、tl1时，D正反器(flip-flop)17的输出为高准位(high level), EX-OR栅极(gate)21的一输入为高准位(high level)。此时，D正 反器(flip-flop)18的输出在供给其次的时脉(clock)之间，成为低准位(low levd)的关系，EX-OR栅极21的他方输入为低准位(lowlevel)。因此， EX-OR栅极(gate)21的输出是由低准位(low level)反相为高准位(high level)。计数器(counter) 15是依EX-OR栅极21的输出由低准位(low level) 成为高准位(high level)时，清除(clear)计数值。如此，在计数器 (counter)15的计数值。由锁存(latch)电路22，加以锁存(latch)后，始清 除(clear)计数器(counter)15的计数值。在时间t4、tl2，时脉(clock)上升时，D正反器(flip-flop)18锁存(latch) 非反相输出Q为高准位(high level)。 D正反器(flip-flop)18的非反相输 出Q为高准位(high level)时，因EX-OR栅极(gate)21的输入，同时为 高准位(highlevel)的关系，EX-OR栅极(age)21返回低准位(low level), 计数器(counter)15的清除(clear)成为可能状态。其次，时间t5、 t13，晃动(wobble)信号为低准位(lowlevel)时，计 数器(counter)l4因RS正反器(flip-flop)16的反相输出/Q为低准位(low level)的关系，计数(count)从AND栅极(gate)12的时脉(clock)。在时间 t6、 t14，计数器(counter)14的计数值的第3位值Q3上升时，RS正反 器(flip-flop)16的输出被重置(reset)。RS正反器(flip-flop)16被重置(reset) 时，EX-OR栅极(gate)20的输出由低准位(low levd)成为高准位(highlevel),锁存(latch)电路22锁存(latch)其时的计数器(counter)15的计数值。在时间t7、 t15， D正反器(flip-flop)17的时脉(clock)上升时，D正 反器(flip-flop)17锁存(latch) RS正反器(flip-flop)16的输出Q，成为低准 位(lowlevel)。 D正反器(flip-flop)17的输出，成为低准位(low level)时， EX-OR栅极(gate)20的输出成为低准位(low level)。并且，D正反器 (flip-flop)17的输出成为低准位(lowlevel)时，EX-OR栅极(gate)21的输 出成为低准位(low level)的关系，计数器(counter)15，被清除。在时间 t8，供给D正反器(flip-flop)18的时脉(clock)上升时，D正反器 (flip-flop)18锁存(latch) D正反器(flip-flop)17的输出，成为低准位(low level)。如上所述，检出晃动(wobble)信号的上升或下降后，在高准位(high levd)或低准位(lowlevd)的期间，计数至所定计数值，检出其次的晃动 (wobble)信号的下降或上升，在低准位(low level)或高准位(high level) 的期间，计数至所定计数值，据此，不需要在包含噪声(noise)的期间进 行计数。因此，可只在高准位(high level)或低准位(low level)期间计数 的关系，可减轻噪声的影响，能正确检出晃动(wobble)信号的高准位 (high level)期间和低准位(low level)期间。并且，在本实施例，以适用在光盘装置为例加以说明，并非限定 在此，要点可适用于检出脉冲(pulse)信号的高准位(high level)期间和低 准位(low level)期间的场合。并且，本实施例的噪声(noise)除去部据由计数时脉(clock)以数字 (digital)的测定累积时间，也可由电容器(condenser)等的充电以模拟 (analog)的测定累积时间。图3表示噪声除去部的变形例的方框构成图。
图中与图1的同一构成部分，附同一标号，其说明从略。本实施例的噪声(noise)除去部200包含定电流源211、 212、模拟 开关(analogswitch)电路213-216、电容器(condenser)220、 221、缓冲放 大器(buffer amplifier)224、 225、比较器(comparator)226、 227、 RS正反 器(flip-flop)234、基准电压源236、反相器(inverter)237所构成。噪声(noise)除去部200的动作连同图4加以说明。图4A G表示本发明的一实施例的噪声(noise)除去部的变形例的 动作波形图。图4A表示为输入脉冲(pulse)信号的晃动(wobble)信号， 图4B表示电容器(condenser)200的充电电压的变化，图4C表示反相电 路237的输出，图4D表示电容器(condenser)221的充电电压的变化， 图4E表示比较器(comparator)227的输出，图4F表示比较器 (comparator)227的输出，图4G表示RS正反器(flip-flop)234的输出。图4A所示晃动(wobble)信号为FM脉冲(pulse)信号，从端子T,供 给模拟开关(analog switch)电路213及反相电路237。反相电路237如 图4C所示，使晃动(wobble)信号反相，供给模拟开关(analog switch)电 路214，模拟开关(analog switch)电路213从端子T\的脉冲(pulse)信号 为正极性时，成为导通(ON)，负极性时，成为断开(OFF)。时间t0，比较器(comparator)227的输出由低准位(low level)上升为 高准位(high level)时，RS正反器(flip-flop)234被置位(set)。 RS正反器 (flip-flop)234置位时，使非反相输出Q为高准位(high level),反相输出 /Q为低准位(low level)。 RS正反器(flip-flop)234的非反相输出Q为高 准位(high level)时，模拟开关(analog switch)电路215成为断开(OFF)。 据由模拟开关(analog switch)电路215成为断开(OFF)，使电容器 (condenser)220可由脉冲(pulse)信号能加以充电。此时，RS正反器(flip-flop)234的反相输出/Q为低准位(low level)。
RS正反器(flip-flop)234的反相输出/Q为低准位(low levd)时，模拟开关 (analog switch)电路216成为导通(ON)。模拟开关(analog switch)电路216 成为导通(ON)时，电容器(condenser)221放电。电容器(condenser)221 放电时，比较器(comparator)227的非反相输入端子的电压比从基准电 源236的基准电压为小的关系，比较器(comparator)227的输出成为低 准位(low level)。电容器(condenser)220在tl t2，输入脉冲(pulse)信号为高准位(high level)的期间，由定电流源211加以充电。在时间t2，电容器 (condenser)220的充电电压比所定电压大时，比较器(comparator)226的 非反相端子的电压比从基准电源236的基准电压为大。由此比较器 (comparator)226的输出由低准位(low level)变为高准位(high level)。比较器(comparator)226的输出，由低准位(low level)变为高准位 (high level)时，RS正反器(flip-flop)234 ，被重置(reset)。正反器 (flip-flop)234，重置(reset)时，非反相输出Q成为低准位(low level),反 相输出/Q成为高准位(high level)。RS正反器(flip-flop)234的反相输出/Q为高准位(high level)时，模 拟开关(analog switch)电路216成为断开(OFF)。模拟开关(analog switch) 电路216，断开(OFF)时，电容器(condenser)221，可由反相电路237的 脉冲(pulse)信号，使成为充电可能状态。一方面，RS正反器(flip-flop)234的非反相输出Q为低准位(low level)时，模拟开关(analogswitch)电路215成为导通(ON)。据由模拟开 关(analog switch)电路215为导通(ON)，使电容器(condenser)220放电。 因电容器(condenser)220的放电，比较器(comparator)226的非反相输入 端子的电压比从基准电源236的基准电压为小的关系，输出成为低准 位(low level)。
如以上所述，在晃动(wobble)信号的从低准位(low levd0变为高准 位(high level)的期间，使电容器(condenser)220充电，从高准位(high level) 变为低准位(lowlevel)期间，使电容器(condenser)221充电，据由决定使 输出反相的时序(timing)，可减轻噪声(noise)的影响。对晃动(wobble) 信号的从低准位(low level)变为高准位(high level)的时序(timing)和从高 准位(high level)变为低准位(low level)的时序(timing)，可正确加以决定。并且，在本变形例用定电流源211、 212、反相器(inverter)237、模 拟开关(analog switch)电路213、 214、 215、 216，以控制电容器 (condenser)220、 221的充放电的时序(timing)，电路也可加以简略化。图5表示噪声除去电路的其它例的方框构成图。本变形例的噪声除去电路300是由定电流源301、模拟开关(analog switoh)电路302，加以控制电容器(condenser)220、 221的充电的时序 (timing)。定电源源301是产生定电流充电电容器(condenser)220、 221。定电 流源301供给模拟开关(analog switch)电路302。模拟开关(analog switch) 电路302，有接点切换，在输入脉冲(pulse)信号为高准位(highlevel)时， 使从定电流源301的定电流供给电容器(condenser)220，在输入脉冲 (pulse)信号为低准位(low level)时，使从定电流源301的定电流供给电 容器(condenser)221 。如上，电容器(condenser)220，在输入脉冲(pulse)信号的高准位(high level)期间可对电容器(condenser)220充电，在输入脉冲(pulse)信号的低 准位(lowlevel)期间可对电容器(condenser)221充电，可进行与图4同样 的动作。并且，在本实施例以适用在光盘装置的例加以说明，并非限定在 此，要点合适于检出脉冲(pulse)信号的高准位(high level)期间和低准位
(lowlevd)期间的情况。并且，对FM调变或FSK调变等的周期性信号 的信号处理均有效，不仅在光盘装置，也可应用于通讯系统等的广大 领域。依照本发明，因只在输入脉冲(pulse)信号的噪声(noise)的高准位 (high level)期间或只在低准位(low levd)期间，累积决定上升的关系， 具有不受噪声(noise)影响，以检出输入脉冲(pulse)信号的边缘(edge)的特长。并且，依照本发明，据由使测定累积时间的时间相异，可自在设 定输出脉冲(pulse)信号对输入脉冲(pulse)信号的迟延时间。依照本发明，以每一极性测定输入脉冲(pulse)信号的极性的累积时 间，据由使每一极性的累积时间相异，具有可自在设定输出脉冲(pulse) 信号的占空率(duty factor)的特长。依照本发明，具有不受噪声(noise)影向，可检出输入脉冲(pulse) 信号的高准位(high levd)和低准位(low levd)期间等的特长。依照本发明，在输入脉冲(pulse)信号的包含颤动(chattering)期间， 只在输入脉冲(pulse)信号的正极性期间或只在负极性期间，进行充电， 据由以充电电压为取样保持(sample hold)，加以输出，具有不受勣动 (chattering)的影响，可检出输入脉冲(pulse)信号的正极性期间或负极性 期间等的特长。
权利要求
1.一种信号处理电路，是从输入脉冲信号除去噪声成分，得输出脉冲信号，其特征在于包括一栅极部，供给该输入脉冲信号和时脉，按照该输入脉冲信号，输出时脉；一计数部，是按照该输出脉冲信号，清除该输出计数值，计数从该栅极输出的时脉；一保持部，按照该计数部的计数值，使该输出脉冲信号置位或重置。
2. 如权利要求1所述的信号处理电路，其特征在于该栅极部， 包括一第一栅极电路，是在输入脉冲信号的高准位期间，输出该时脉；以及一第二栅极电路，是在该输入脉冲信号的低准位期间，输出该时脉；计数部，包括一第一计数器，是在输出脉冲信号的低准位期间，计数，从该第 一栅极电路的时脉；以及一第二计数器是在该输出脉冲信号的高准位期间，计数，从该第 二栅极电路的时脉；该保持部，在该第一计数器的计数值和该第二计数器的计数值， 达到预设计数值时进行置位或重置。
3. 如权利要求1或2所述的信号处理电路，其特征在于包括 一第一迟延电路，使该输出脉冲信号，迟延所定的预设期间；一第二迟延电路，使在该第一迟延电路，迟延的输出，迟延所定 的预设期间；一计数器，由该第二迟延电路的输出，加以清除，计数该时脉；以及一锁存电路，由该第一迟延电路，锁存该计数器的计数值。
4. 一种信号处理方法，从输入脉冲信号，除去噪声成分，使输出脉冲信号输出，其特征在于包括第一顺序，供给该输入脉冲信号及时脉，按照输入脉冲信号，输 出该时脉；第二顺序，按照该输出脉冲信号，清除该输出计数值，计数该第 一顺序的输出时脉，输出计数值；以及第三顺序，按照在该第二顺序所得的该计数值，使该输出脉冲信 号置位或重置。
5. 如权利要求4所述的信号处理方法，其特征在于 该第一顺序在该输入脉冲信号的高准位期间，输出该时脉，同时，在该输入脉冲信号的低准位期间，输出该时脉；该第二顺序，在该输出脉冲信号的低准位期间，计数供给的时脉， 同时，在该输出脉冲的高准位期间，计数供给的时脉；以及该第三顺序，在该第二顺序所计数的低准位期间的计数值，及高 准位期间的计数值达到所定的预设计数值时，进行置位或重置。
6. 如权利要求4或5所述的信号处理方法，其特征在于包括 第四顺序，使该输出脉冲信号，迟延所定的预设期间； 第五顺序，使在该第四顺序迟延的信号，迟延所定的预设期间；以及第六顺序，由该第四顺序所迟延的信号，锁存该时脉的计数值， 由该第五序顺所迟延的信号，清除该时脉的计数值。
全文摘要
本发明是有关于一种使FM调变信号转换为数字(digital)数据的信号处理电路及信号处理方法，提供一种在输入脉冲(pulse)信号的高准位(high level)期间或/及低准位期间(low level)期间，可除去噪声(noise)成分的影响，能正确检出的信号处理电路及信号处理方法为目的。其解决的手段是供给输入脉冲(pulse)信号及时脉，按照输入脉冲(pulse)信号的准位(level)、输出时脉(clock)，按照输出脉冲(pulse)信号一面清除(clear)输出计数值，一面计数时脉(clock)，依照计数值使输出脉冲(pulse)信号置位(set)或重置(reset)。
文档编号G11B20/24GK101127228SQ200710145698
公开日2008年2月20日 申请日期2002年2月10日 优先权日2001年2月20日
发明者真下著明 申请人:蒂雅克株式会社