专利名称：等待时间计数器的制作方法
技术领域：
本发明涉及等待时间计数器。更具体地说，本发明涉及计数同 步存储器中内部指令的等待时间的等待时间计数器。本发明还涉及 包括设有等待时间计数器的半导体存储器件的数据处理系统。
背景技术：
然而在同步DRAM中，因为DRAM核心不断地执行模拟操作， 所以极弱的电荷需要用读出操作放大。因此，从读指令被发出到第 一数据被输出的时间不可能被缩短。在读指令被发出而经过预定的 延迟之后，第一数据与外部时钟同步地输出。
该延迟一般称为"CAS等待时间"，并被设置成时钟周期的整 数倍。例如，当CAS等待时间是5 (CL=5)时，在获得与外部时钟 同步的读指令之后，第一数据在5个周期后与外部时钟同步地输出。 换言之，第一数据在5个时钟脉冲后被输出。计算这些等待时间的计 数器称为"等待时间计数器"。
如Ho Young Song等15人在ISSCC 2003/17次会议/SRAM和 DRAM/论文17.8 (美国)，正EE 2003， 314页的"带"片上终止" 的1.2Gb/s/pin双倍数据率的SDRAM" ("A 1.2G/s/pin Double Data Rate SDRAM with On画Die國Termination" ISSCC 2003/SESSION 17/SRAM AND DRAM/PAPER 17.8, (United States),正EE, 2003, p314)中描述 的电路即等待时间计数器。该论文中描述的等待时间计数器包括 多个锁存读指令的闩锁电路；从任 一 闩锁电路中读取读指令的开关； 通过顺序地循环闩锁电路来选择锁存读指令的闩锁电路的第一环形 计数器；以及通过顺序地循环闩锁电路来选择读取读指令的闩锁电 路的第二环形计数器。通过这^f的设置，被锁存的读指令可在与笫 一环形计数器的计数值和第二环形计数器的计数值之间的差值对应的定时输出。
然而因为不同的环形计数器用于输入和输出，所以当时钟脉冲 频率变高时两个环形计数器的动作不易同步。有时不可能在复位时 间同时复位两个环形计数器。因此等待时间的计数值偏离，因而导 致故障。
发明内容
为了解决以上问题，发明人提出了输入和输出共享 一 个环形计 数器的方法。根据这种方法，环形计数器的值被用于输出值，而通 过以预定值偏移环形计数器值而获得的值被用于输入值，因此可共 享该环形计数器。
然而，发明人反复调查的结果表明，环形计数器本身显然存在 产生故障的可能性。换言之，环形计数器具有这样的配置在循环 连接的多个闩锁电路之中，有效电平(如高电平)被锁到任一闩锁 电路上，且有效电平被锁到的闩锁电路循环地移动。然而在进入自 更新模式或省电模式时，会有不良因素在某个时刻输出到内部时钟
脉冲，从而使环形计数器处于不稳定的状态。
本发明为解决上述问题而形成。因此，本发明的一个目标是提 供经改进的等待时间计数器。
本发明的另 一个目标是提供不需要重启就可自动恢复的等待时 间计算器，甚至当计数器暂时处于不稳定状态时也如此。
本发明的以上和其它目标可通过与内部时钟脉冲同步地计数内 部指令的等待时间的等待时间计数器来实现，该等待时间计数器包 括具有多个并联的闩锁电路的点移位型FIFO电路，每个闩锁电路 包括一个输入门和一个输出门，上述的内部指令共同地供给各输入 门；以及选择任一输入门并选择任一输出门的选择器，该选择器包括改变选择输入门和输出门的选择操作的计数器， 计数器与内部时钟脉冲同步地输出二进制格式计数值。
当计数器可输出二进制格式计数值时，计数器的类型就不会特 别受到限制。例如，可以使用行波计数器。使用行波计数器存在的 问题是，递增或递减时在较高位处改变被延迟。然而该问题可通过 使用例如匹配每位的改变定时的延迟电路这样的装置来加以解决。
在这种情况下，计数器的输出偏离内部时钟脉冲而延迟。然而
该延迟可通过使用定时校正电路而得到修正，该电路与内部时钟脉冲同步地取得点移位型FIFO电路的输出。当延迟较大时，该定时校 正电路可配置成使用多个级联的闩锁电路。特别地，在构成该定时 校正电路的多个闩锁电路中，至少第 一 级闩锁电路与通过延迟内部 时钟脉冲而获得的延迟时钟同步地动作，并且至少最后一级闩锁电 路与内部时钟脉冲同步动作。通过这种设置，能够可靠地完成校正。
如上所述，根据本发明，输出二进制格式计数值的计数器被用 作控制由选择器执行的选择操作的计数器。从而可避免计数值引起 差错。换言之，虽然环形计数器要求有效电平仅锁到一个闩锁电路 上而其它状态为差错状态，但输出二进制格式计数值的计数器则没 有这样的约束。
相应地，即使当计数器暂时处于不稳定状态时以及当计数器的 计数值结果被改变时，等待时间计数操作也全然不受影响。换言之， 由于计数器自动从不稳定状态恢复，所以计数器可继续正常操作而 不需要重启。
现在将结合附图详细解释本发明的优选实施例。
图1是本发明的优选实施例的等待时间计数器ioo的电路图。
如图1所示，本实施例的等待时间计数器100包括含有多个并联 的闩锁电路的点移位型FIFO电路160,以及控制该点移位型FIFO 电路160的操作的选择器200。选择器200包括与内部时钟脉沖LCLK 同步地递增(或递减)计数值的计数器120;将计数器120的计数值 解码的解码器130;将解码器130的输出与内部时钟脉冲LCLK同步 的同步电路140;以及将同步电路140的输出移位的移位电路150。
内部时钟脉沖LCLK是由DLL (延迟锁定环)电路(未示出) 产生的时钟脉冲信号。为了在自更新模式或省电模式中降低功耗， 停止电路110中断提供给等待时间计数器100的内部时钟脉冲 1XLK。
图2是停止电路100的电路图。
如图2所示，停止电路100包括接收空闲信号IDLE、自更新 信号SR和省电信号PD的AND电路111;以及与内部时钟脉冲LCLK 同步地取得AND电;各111的输出的闩锁电路112。空闲信号IDLE、
自更新信号SR和省电信号PD在正常操作冲莫式期间都保持在高电平。 因此，闩锁电路112的输出在正常操作模式期间也保持在高电平。
闩锁电路112的输出被提供给NAM)电路113的输入端中的一 个。通过反相器114反转内部时钟脉沖LCLK而获得的信号被提供 给NAND电路113的另一输入端。因此，在正常操作期间，停止电 路UO让内部时钟脉沖LCLK通过。
另一方面，当空闲信号K)LE、自更新信号SR和省电信号PD中 至少一个成为低电平时，即当等待时间计数器100进入空闲状态、自 更新模式和省电模式中的任一个时，该低电平被取到闩锁电路112 中。结果，NAND电路113中断内部时钟脉冲LCLK。
已通过了停止电路110的内部时钟脉沖LCLK^皮提供给图1所示 的计数器120和同步电路140。
图3是计数器120、解码器130和同步电路140的电路图。图4 示出计数器120、解码器130和同步电路140的更详细的电路配置。
如图3所示，计数器120是具有级联的行波型触发器121 ~ 123 的三位行波计数器。内部时钟〗泳冲LCLK被提供给触发器121的时 钟端。因此，触发器121的输出位Bl表示二进制信号的最低位。触 发器122的输出位B2是二进制信号的第二位，而触发器123的输出 位B3是二进制信号的最高位。触发器121的详细电路配置如图4所 示。触发器121响应内部时钟纟昧冲LCLK从低电平到高电平的改变 而将保持值反转。
触发器121 ~ 123的输出位Bl -B3被提供给解码器130。然而， 输出位Bl -B3不在同一时刻改变，而是从最低位起顺序地改变。换 言之，最高位的改变被更多延迟。在本实施例中，用延迟电路101-103来避免改变时间之间的差异。这些延迟电路101-103各自具有 对应于 一 级触发器的延迟量。 〖0031]如图3和图4所示，延迟电路101和102在触发器121和解码器 130之间串联。因此，触发器121的输出位Bl在给予两级触发器的 延迟后输入到解码器130。延迟电路103在触发器122和解码器130 之间联接。相应地，触发器122的输出位B2在给予一级触发器延迟 后输入到解码器130。
因此，输入到解码器130的位Bl ~B3的改变定时彼此基本一致。 根据二进制格式的位Bl ~B3，解码器130将8 (=23)个输出中的任 一个激励到高电平。解码器130的详细电路配置如图4所示。
接收解码器130输出的同步电路140包括对应于解码器130输出 的8个AND电路140-0~ 140-7。通过将内部时钟脉冲由延迟电路 104- 107延迟而得到的延迟时钟脉冲LCLK 1， ^皮共同连接到AND 电i 吝140-0 — 140-7。
延迟电路104- 106具有与延迟电路101 ~ 103相同的电路配置， 并且这些延迟电路104- 106中的每个都具有对应于一级触发器的延 迟量。另一方面，延迟电路107具有对应于解码器130的操作时间的 延迟量。特别地，延迟电路107具有图4中所示的电路配置。因此， 相对于内部时钟脉冲LCLK的延迟时钟脉沖LCLK 1的延迟量对应于 计数器120的延迟时间与解码器130的延迟时间之和。
因而，在解码器130的输出和延迟时钟脉冲LCLK 1之间基本上 没有偏离，并且可确保充分的操作容限。同步电路140的输出被用作 输出门控制信号COT0 ~ COT7。
输出门控制信号COT0-COT7 ^是供给图1中所示的移位电路 150。移位电路150根据输出门控制信号COT0-COT7，产生输入门 控制信号CIT0-CIT7。
图5是移位电路150的电路图。
如图5所示，移位电路150包括分别延迟输出门控制信号COT0 ~ COT7的延迟电路151-0 ~ 151-7,以及分别接收延迟电路151-0 ~ 151-7 的输出的多路调制器152-0- 152-7。
延迟电路151-0~151-7是为了使这些输出门控制信号COT0-COT7与外部时钟脉冲(CK)同步而偏移与内部时钟脉沖LCLK同 步的输出门控制信号COT0-COT7的时间差的电路。多路调制器 152-0 - 152-7是当输出门控制信号COT0-COT7中预定的一个成为 高电平时，将输入门控制信号CIT0-CIT7作为输出而激励到高电平 的电路。
当输出门控制信号COT0-COT7中的哪个成为高电平时，输入 门控制信号CIT0 ~ CIT7应祐:设为高电平，这是对于多路调制器152-0-152-7中的每一个确定的。这种确定根据等待时间设置信号CL作 出。
图6A和6B是用于解释移位电路150功能的示意图。
在图6A和6B中，外侧的环COT对应于输出门控制信号，内侧 的环CIT对应于输入门控制信号。环COT和CIT对应刻度处的信号 指示对应的信号。
以下是更详细的说明。图6A是输出门控制信号COT0-COT7 和输入门控制信号CIT0-CIT7之间的差值被设为"0"的例子。在 这种情况下，当输出门控制信号COT0变为高电平时，相应的输入门 控制信号CITO变为高电平。当输出门控制信号COTl变为高电平时， 相应的输入门控制信号CIT 1变为高电平。换言之，当输出门控制信 号COT k (其中k表示0到7的整数)对应于输入门控制信号CIT j (其中j表示0到7的整数)时，表明了j-k的状态。
另一方面，图6B是输出门控制信号COT0-COT7和输入门控 制信号CIT0-CIT7之间的差值被设置为"7"的例子。这描述了内 侧的环CIT向左移动7刻度的情形。在这种情况下，当输出门控制 信号COT0变为高电平时，相应的输入门控制信号CIT7变为高电平。 当输出门控制信号COT1变为高电平时，相应的输入门控制信号CIT0 变为高电平。换言之，这表示了 j-k-7或j-k= -l的状态。
该差值可选地设为0到7的值。在差值被设定的状态下，输出门 控制信号和输入门控制信号之间的对应关系被确定。这样，移位电 路将输出门控制信号COT0-COT7移位来产生输入门控制信号 CIT0-CIT7。
点移位型FIFO电路包括8个闩锁电路160-0- 160-7。闩锁电路 160-0- 160-7包括触发器160f~ 167f;对应于这些触发器而提供的 输入门160in-167in,以及输出门160out ~ 167out。作为移位电路150 的输出，输入门控制信号CIT0-CIT7分别提供给输入门160in~ 167in。作为同步电路140的输出，输出门控制信号COT0-COT7分
别提供给输出门160out~ 167out。
图7是闩锁电路160-0的电路图。
如图7所示，当输入门控制信号CIT0变为高电平时，闩锁电路 160-0的输入门160in打开，并且闩锁电路160-0取得读指令MDRDT。 触发器160f保持所取得的读指令MDRDT。当输出门控制信号COT0 变为高电平时，输出门160out打开，并且闩锁电路160-0输出所取 得的读指令MDRDT。
闩锁电路160-0设有复位电路160r。复位电路160r响应输出门 控制信号COT0从高电平变为低电平的改变而擦除保持在触发器160f 中的读指令MDRDT。当复位信号RESET变为高电平时，复位电路 160r强制擦除保持在触发器160f中的读指令MDRDT。
除了输入门控制信号CIT1 -CIT7和输出门控制信号COT1-COT7分别提供给闩锁电路160-0 - 160-7之夕卜，其它闩锁电路160-1 ~ 160-7也具有与图7中所示的闩锁电路160-0相同的电路配置。闩锁 电路160-0 ~ 160-7的输出被共同连接，并被用作读指令DRCa。
回到图I，本实施例的等待时间计数器IOO还包括连接在点移位 型FIFO电路160的后级的定时校正电路170。
定时校正电路170配置成具有级联的闩锁电路171-173。通过 内部时钟脉沖LCLK神皮延迟电路174延迟而提供的延迟时钟脉冲 LCLK2，作为定时信号连接到第一级闩锁电路171。另一方面，内部 时钟脉沖LCLK作为定时信号直接连接到后级闩锁电路172和173 上。
这是因为，作为使用选择器200内的延迟电路101-107的结果， 作为点移位型FIFO电路160的输出，读指令DRCa具有来自内部时 钟脉冲LCLK的预定延迟。为了控制读出数据，读指令DRCa需要 与内部时钟脉冲LCLK同步。为实现该同步，使用定时校正电路170。
在本实施例中，第一级闩锁电路171产生偏离于内部时钟脉冲 LCLK的延迟减小的读指令DRCb。后级的闩锁电路172和173进一 步产生与内部时钟脉沖LCLK完全同步的读指令DRCc。当单个闩锁 电路被用来避免偏离于内部时钟脉冲LCLK的延迟时，有闩锁容限 不够的风险。所以，用多个闩锁电路171-173来避免此风险。因此， 当内部时钟脉冲LCLK的延迟很小时，并不总是需要使用多个闩锁电路。 〖0056〗本实施例的等待时间计数器IOO的配置如上所述。本实施例的等 待时间计数器IOO的操作在下面说明。
图8是解释本实施例的等待时间计数器IOO的动作的定时图。
读指令DRCc与内部时钟脉沖LCLK同步。读出数据DQ实际上 通过该读指令DRCc输出。
然后，当动作进入自更新冲莫式或省电才莫式时，图l中所示的停止 电路110中断内部时钟脉沖LCLK。结果，等待时间计数器100停止 工作。在这种情况下，取决于定时，不良因素有时会输出到内部时 钟脉冲LCLK，导致计数器120有时处于不稳定状态。
然而，本实施例的等待时间计数器IOO的计数值本身是没有意义的，并且当递增(或递减)在正常操作期间被正确执行时不会有任 何问题。换言之，计数值本身不引起差错。即使当计数值由于计数器120的不稳定状态而改变时，等待时间计数器IOO也可连续地执行下一动作。
如上所述，采用本实施例的等待时间计数器100，可防止由内部 时钟脉沖LCLK的不良因素引起的差错。
如上所述，根据本发明，^r出二进制格式计数值的计数器被用 作控制由选择器执行的选择操作的计数器。因此，可避免计数值引 起差错的情况。换言之，虽然环形计数器要求有效电平只锁到一个 闩锁电路上且其它状态为差错状态，但输出二进制格式计数值的计 数器则没有这样的约束。相应地，即使当计数器暂时处于不稳定状态且计数器的计数值 结果改变时，等待时间计数操作也完全不受影响。换言之，因为计 数器自动地从不稳定的状态恢复，所以计数器可继续正常操作而不需要重启。
本发明最适用于半导体存储器件，特别是DRAM。
图9是表示设有应用本发明的DRAM的数据处理系统的框图。
图9中所示的数据处理系统300包括数据处理器320以及采用本 发明的DRAM 330，通过系统总线310彼此连接。数据处理器320可 从至少一个微处理器(MPU)和数字信号处理器(DSP)中进行选 择。图9中为了简化，数据处理器320和DRAM330通过系统总线310 连接，但它们也可不通过系统总线310而通过局部总线来连接。
为了筒化，图9中数据处理系统300仅采用一组系统总线310, 但也可设置通过连接器连接到系统总线310的串行总线或并行总线。 如图9所示，存储设备340、 1/O设备350和ROM 360连接到系统总 线310上。然而，对数据处理系统300来说它们并非必需的部件。
存储设备340至少可从硬盘驱动器、光盘驱动器和闪存设备中进 行选择。1/0设备350可从显示设备如液晶显示器(LCD)和输入设 备如键盘或鼠标中进行选择。1/0设备350可包括输入或输出设备。 尽管如图9所示的每个部件设有一个，但是在数据处理系统中也可设 置两个或更多个相同的部件。
本发明不限于上述实施例，而是可在权利要求书详述的本发明 的范围内作出各种修改，自然这些修改均落在在本发明的范围内。
权利要求
1.一种与内部时钟脉冲同步地计数内部指令的等待时间的等待时间计数器，所述等待时间计数器包括设有多个并联的闩锁电路的点移位型FIFO电路，各闩锁电路包含一个输入门和一个输出门，所述内部指令共同提供给所述输入门；以及选择任一所述输入门并选择任一所述输出门的选择器，所述选择器包含改变选择所述输入门和输出门之选择操作的计数器，所述计数器与所述内部时钟脉冲同步地输出二进制格式计数值。
2. 如权利要求1所述的等待时间计数器，其中，所述计数器包含 匹配构成计数值的多个位的改变定时的调整电路。
3. 如权利要求2所述的等待时间计数器，其中，所述计数器是行 波计数器，所述调整电路是延迟电路。
4. 如权利要求1至3中任一项所述的等待时间计数器，其中，所 述选择器还包含解码二进制格式计数值的解码器，根据所述解码器的 输出值指定待选的所述输入门和所述输出门中的 一个。
5. 如权利要求4所述的等待时间计数器，其中， 所述选择器还包括同步电路，该电路与通过延迟所述内部时钟脉沖而得到的第一延迟时钟脉冲同步地向所述点移位型FIFO电路提供 所述解码器的输出；所述第一延迟时钟脉冲偏离于所述内部时钟乐P中的延迟量，相当 于所述计数器的延迟时间与所述解码器的延迟时间之和。
6. 如权利要求4所述的等待时间计数器，其中，所述选择器还包 含移位电路，该电路根据所述输入门和所述输出门之间的预定关系指 定待选的输入门和输出门中的另 一个。
7. 如权利要求6所述的等待时间计数器，其中，所述移位电路可 根据设定信号改变所述输入门与所述输出门之间的预定关系。
8. 如权利要求1至3中任一项所述的等待时间计数器，还包括定 时校正电路，该电路共同连接到所述输出门并与所述内部时钟脉冲同 步地取得所述点移位型FIFO电3各的输出。
9. 如权利要求8所述的等待时间计数器，其中，所述定时校正电 路包含多个串联的闩锁电路，并且在所述定时校正电路包含的所述多 个闩锁电路中，至少第 一级闩锁电路与通过延迟所述内部时钟脉沖而 获得的第二延迟时钟脉沖同步地动作，且至少最后一级闩锁电路与所 述内部时钟脉冲同步地动作。
10. —种与内部时钟脉冲同步地计数内部指令的等待时间的等待 时间计数器，所述等待时间计数器包含n个闩锁电路(其中n表示等于或大于2的整数)；以及 允许所述内部指令输入到第j (其中j表示从0到n- 1的整数)个闩锁电路并允许所述内部指令输出到第k(其中k表示从0到n-l的整数)个闩锁电路的选择器，所述选择器包括与内部时钟脉沖同步地递增或递减值j和k中的一个值的二进制型计数器，以及#_据所述一个值产生j和k中另 一值、同时保持值j - k或k - j为定值的移位电路。
11. 数据处理系统，包括数据处理器和含有等待时间计数器的半 导体存储器件，所述等待时间计数器与内部时钟脉冲同步地计数内部指令的等待时间，其中所述等待时间计数器包含具有多个并联的闩锁电路的点移位型FIFO电路，各闩锁电路有一个输入门和一个输出门，所述内部指令共同提供给所述输入门；以及 选择任一所述输入门并选择任一所述输出门的选择器， 所述选择器包舍改变选择所述输入门和输出门之选择操作的计数器，所述计数器与所述内部时钟脉冲同步地输出二进制格式计数值。
全文摘要
一种等待时间计数器，包括具有并联的多个闩锁电路的点移位型FIFO电路，每个闩锁电路包括一个输入门和一个输出门，所述内部指令MDRDT被共同提供给所述输入门；以及可使任一输入门和任一输出门导通的选择器。选择器包括在选择输入门的选择动作和选择输出门的选择动作之间转换的计数器，并且计数器与内部时钟脉冲LCLK同步地输出二进制格式计数值。由于二进制格式的计数器以这种方式被使用，所以计数值本身不会造成差错。
文档编号G11C11/407GK101131868SQ200710146939
公开日2008年2月27日 申请日期2007年8月21日 优先权日2006年8月21日
发明者藤泽宏树 申请人:尔必达存储器股份有限公司