专利名称：移位寄存器电路以及包括该移位寄存器电路的图像显示装置的制作方法
技术领域：
本发明涉及一种銜立寄存器电路，特别涉及一种例如在图像显/^a的扫描 线驱动电路等中{顿的、仅由相同的导电型场$勉晶体管构成的樹立寄存器电路。
背景技术：
在液晶显/^g等的图像显/i^a (以下称为"显/^a")中，iiii在多个 像素鹏刚湖咧的显示面板的像素行(像素线)的每一个中设置有栅丰M (扫描线)，并^EM示信号的一个水平期间的周期内Ji,选择并驱动该栅t戯进行显示图像的更新。作为这种用于)i,选择并驱动像素线即栅丰戯的栅丰M驱动电路(扫描线驱动电路)，可4OT^M示信号的一帧期间内进行一^f刻立动作的多级樹立寄 存器。为了M^tM^s制^i程中的工im，栅禾m驱动电路中4OT的斷立寄存器，期望仅由相同的场交赃晶体管构成。为此，提出了各种仅由N型或P型场^她晶体管构成的斷立寄存器和安装了该雜寄存器的显^fi (例如专利文献1—4)。作为场鹏晶体管，舰MOS (Metal Oxide Semiconductor)晶赠或薄 膜晶体管(TFT: Thin Film Transistor)等。此外，作为栅，M驱动电m吏用的多级樹立寄存器构成为设置在每一个像素 线，即每一个栅t戯中的多个禾維寄存器电路纵向连接(级联连接)。在本说明书 中，为了便于说明，构 1戯驱动电路(多级禾維寄存器)的多个禾維寄存器 电路的每一个称为"单位樹立寄存器"。专利 1日本特肝8-87897号公报专利文献2日本特表平10—500243号公报专利 3日本特开2001 —52494号公报专利 4日本特开2002—133890号公报专利文献5曰本特开2006—24350号公报如专禾牧献1一4 (以及本说明书的图3)所示，现有的单位樹立寄存器包括 连接在时辦瑞子和输出端子之间的晶体管(以下称为"输出上拉晶体管)(图3的 晶体管Ql )。舰i織出上拉晶体管妙导M^^J附鄉瑞子的时州言号被传 输到输出端子，输出(激活)单位執立寄存器的输出信号。因此，为了实现单位禾維寄存器动作的高速化，需要输出信号的上升和下降 的被(电平5班的鹏)为高速。为此，可以提高信号输出时的输出上拉晶体 管的驱动能力(使电流流动的能力)。作为其中的一个方法，虽然列举了iM出上 拉晶体管的沟道宽度增大，但齢出现电路的形成面积增大的问题。提高输出上拉晶体管的驱动能力的其他方法，需要即使在信号输出时也较高 地保持输出上拉晶体管的栅极.源极之间的电压。由于输出上拉晶体管的源极与输 出端子连接，所以在信号输出时源极电^Lt升，由于此时fflil栅极沟道间电容量 的电容量耦合使得栅极电位也被升压，所以仍然维持其间的栅极，源极间电压。即， 为了提高信号输出时的输出上拉晶体管的栅极瀬&t间的电压，鄉出信号前(输 入时钟信号之前)，需要懒俞出上拉晶体管的栅极电位充分提高。为此，对该栅极 电极高ili也充电(预充电)是有效的。在专利文献1一4的单位禾皿寄存器中，M5出上拉晶体管的栅极电丰^i^W 二极t^接的晶体管(以下称为"充柳晶体t")。输出上拉晶体管的栅极电极借 助于该充电用晶体管，ilil前一级单位微寄存器的输出信号被供给而进行充电。但是，樹立寄存驗作为栅丰戯驱动电謝顿的情况下，由于在单位禾刻立寄 存器的输出端子连接有大容量负载构成的栅极线，所以输出信号的上5W^变慢。 由此，於单位樹立寄存器的输出上拉晶体管的栅极电极的充^I^斷氐。结果， M单位禾刻立寄存器的动作的高速化变得困难，且栅纟，驱动电路的动作高速化 也变得困难。财卜，充电用晶体管潜俞出上拉晶体管的栅极电极充电时，M31源极输出器 模式动作。艮P，进行充电，充电用晶体管的栅极源极间电压变小，驱动能力陶氏 且充MJ^变慢。特别是，由于栅t戯这种大容量负载的影响，在M单位移位 寄存器的输出信号的上5^变慢的情况下，由于充电用晶体管从充电过程的初 始阶段进行源极输出激莫式的动作，所以充EMt的斷创每变得显著。这也是妨 碍栅S^驱动电路的动作高速化的主要原因。发明内容本发明是为了解决以上问题而提出的，目的在于樹共一种棚于栅+戯驱动 电路等中的移位寄存器中，使输出上拉晶体管的栅极电极的充电高速化，并由此 可进fi^寄存器的高速动作。本发明的移位寄存器电Ii^括第一和第二输入端子、第一和第二输出端子; 将输入到第一时钟端子的第一时钟信号供给J^第1出端子的第一晶体管；将 ±^第1出端子进行放电的第二晶体管；将战时州言号供给J^第二输出端 子的第三晶体管；将±^第二输出端子进行放电的第四晶体管，上述第一和第三晶体管的控制电极共同连接到第一节点，第r^第四晶体管的控制电极共同连接 到第二节点，该樹立寄存器电^^括连接^b^第一节点和J^^第^^A^子之间并具有连接至(it^第二输入端子的控制电极的第五晶体管；以及具有,到 规定的复位端子的控制电1胆将±^第一节点进行放电的第六晶体管。根据本发明的微寄存器电路，舰将比输入到第1入端子的输入信号的 电平^iiffi更高的输入信号输入到第二输入端子，可以在节点N1的充电过程 的初始阶段4蝶五晶体管在非饱和区:^力作，并且可以高舰高电位i舰节点Nl 充电。结果，得至U第一和第三晶体管的驱动能力被提高诚自第一和第二输出端 子的输出信号的电平JKffil^变决的效果。进一步地，fflil使彼此不同的负t^接至傑一和第二输出端子，来自第一禾口 第二输出端子的输出信号的电平的JPffim变徵皮此不同。并且，在使该樹立寄 存器电路多个纵向连接时，如果将第一和第二输出端子的输出信号中电平￡斑高 速的一个向下一级的第二输入端^I入，将另一个向下一级的第^f出端T1i入， 贝赃纵向连接的多个移位寄存器电路的每一个中，得到，的效果。
图i是te^本发明实施例的显^a的结构的简要框图。图2是^J见有的栅IK驱动电路的结构的框图。 图3是^^现有的单位禾對立寄存器的结构的电路图。 图4是^E见有的单位移位寄存器的动作的时序图。 图5是悉，实施例1的单位#{立寄存器的结构的电路图。 图6是^实施例1的栅丰M驱动电路的结构的框图。图7是g实施例1的栅*，驱动电路的结构的电路图。图8是恭示实施例1的单位移位寄存器的动作的时序图。 图9是说明实施例1的单位,寄存器的效果的图。 图10是*于实施例2的单位移位寄存器的结构的电路图。 图11是^实施例3的单位移位寄存器的结构的电路图。 图12是g实施例4的单位樹立寄存器的结构的电路图。 图13是 实施例5的单位，，寄存器的结构的电路图。 图14是，实施例6的单位,寄存器的结构的电路图。 图15是悉于实施例7的单位#{立寄存器的结构的电路图。 图16是g实施例8的单位^i立寄存器的结构的电路图。 图17是g实施例9的单位，刻立寄存器的结构的电路图。 图18是g实施例10的单位禾刻立寄存器的结构的电路图。 图19是，实施例11的单位樹立寄存器的结构的电路图。 符号说明30栅t戯驱动电路、31时钟发生器、SR单位移位寄存器、IN第"^ilA^ 子、IND第二输入端子、OUT第一输出端子、OUTD第二输出端子、Sl第一电 源端子、S2第二电源端子、CK时l扭湍子、CK1第一时钟端子、CK2第二时钟 端子、RST复位端子、Q1 Q8晶体管、GL槲戯、Cl， C2， C3电容元件。
具体实施方式
下面，参照
本发明的实施例。还有，为了避免重复说明而变得冗长， 在各个图中具有相同或相应功能的元fH吏用相同的符号。 <实施例1>图1是标根据本发明实施例1的显^S的结构的简要框图，标作为显^s的〗樣例的液晶显^a io的全部构成。液晶显^g 10包括液晶阵列部20、栅l戯驱动电路(扫描线驱动电路)30、 以及源极驱动器40。从后面的说明可以知道，根据本发明实施例的移位寄存器安 装在栅^^驱动电路30中。液晶阵列部20含有配置戯巨陶犬的多个像素25 。在像素的每一行(以下也称 为"像素线，，)分别配置栅丰戯GL" GU…(擬尔为"栅丰戯GL")，此外在像素的每一列(以下也称为"像素列")分别I2S繊线DU ， DU…(織尔为" 线DL")。 在图1中，〗樣性;t标出了第一行的第一列和第二列的像素25以及与itW应的栅 鹏GU和繊线DLj， DL2。^f象素25具有设置顿应的M线DL和像素节点Np之间的像素开关元 件26，在像素节点Np和公共电极节点NC之间并列连接的电容器27和液晶显示 元件28。对应于像素节点Np和公共电极节点NC之间的电腿，液晶显示元件 28中的液晶定向性进行变化，与ltm应地，液晶显示元件28的显示，变化。 由此，Mil借助于娜线DL和像素开关元件26向像素节点Np传输的显示电压，可以对^M象素的显示^a行控制。艮P， M:将对应于最大，的电自和对应于最小離的电隨之间的中间电隨施加在像素节点Np和公共电极节点NC 之间，可以得到中间的離。因此，fflil阶段性地设定J^M示电压，可以得到栅丰戯驱动电路30根据规定的扫描周柳顿次iifei^择并驱动栅t戯GL。像素 开关元件26的栅极电压与分别对应的栅t戯GL连接。选Pft定的栅,戯GL时， 在与其连接的:g^j象素中，像素开关元件26变为导通状态并与像素节点Np对应 的娜线DL连接。并且，传输到像素节点Np的显示电JB131电容器27保持。 一般地，像素开关元件26由形成在与液晶显示元件28相同的绝 板(M基 板、树脂基板等)上的TFT构成。源极驱动器40将舰N节点的数判言号，艮限示信号SIG阶段性i體的显 示电压输出至lJ娜线DL。这里，作为一^H列子，显示信号SIG是6比特的信号， 由显示信号比特DB0 DB5构成。根据6比特的显示信号SIG，在於像素中， 可以进行26=64阶段的^EM示。还有，如CT5！R (Red)、 G (Green)和B (Blue) 三种像素形成一个颜feM示单位，贝何以謝B勺26万色的颜M示。ltW卜，如图1所示，源极驱动器40由移位寄存器50、数字锁存电路53， 54、 阶段电压生成电路60、解码电路70、模拟放大器80构成。M示信号SIG中，与^iM象素25的显示^fet应的显示^言号DB0 DB5 级,生。艮P， M时序中的显示信号比特DB0 DB5显示液晶阵列20中的任 何一个像素25中的显示亮度。移位寄存器50在与显示信号SIG的设定切换周期同步的定时对f^锁存电路 52指示显示信号比特DB0 DB5的获取。 锁存电路52顺次获1 列级，成的显示信号SIG，荆呆持一^# 的显示信号SIG。输AiUf^锁存电路54的锁存信号LT在i^^、存电路52中获取一W象M 的显示信号SIG的定时被歡活。 锁存电路54对lt斑行应答，获Wb时保持在 锁存电路52中的一^H象素线的显示信号SIG。阶段电压生成电路60由在高电压VDH和低电压VDL之间串联连接的63个 分压阻抗构成，分别生成64阶梯的阶段电压V1 V64。解码电路70对保持在 锁存电路54中的显示信号SIG进fi^莉马，根据该 解码结果/AP介段电压VI V64中选择并输出用于输出至嚇出节点， Nd2...(统 称'解石彌出节点Nd")的电压。结果，同时向解蹄俞出节点Nd (并联)输出与保持在娜锁存电路54中的 一^H象素线的显示信号SIG对应的显示电压(阶段电压V1 V64中的一个)。还 有，在图l中，4拨性i标出了与第一列和第二列的,线DLp DU对应的解码 输出节点Ndp Nd2。模拟放大器80将与/AI莉马电路70输出至愤军石 出节点Nd! ， N4…的^S^显 示电颇应的模拟电压分别输出至lJ娜线Dl4， DU...。源极驱动器40根据规定的扫描周期，ffiii将与一系列显示信号SIG对应的显 示电压重复输出至晦一个像素线的i^线DL，栅t戯驱动电路30与该扫描周期 同步地',驱动栅l戯GL!， GL2….，在液晶显示阵列20中形鹏于显示信号SIG 的图像显示。还有，在图1中，虽然示例性i标出栅t戯驱动电路30与源极驱动器40以 及液晶阵列部20—体形成的液晶显^ai0的结构，但是，对于栅纟戯驱动电 路30和源极驱动器40也可以作为液晶阵列部20的夕卜部电路来i體。这里，为了使本发明的说明容易，针对4OT现有的,寄存器的栅IM驱动 电路30进fiH兑明。图2是^^见有的栅丰戯驱动电路30的结构的图。该栅t戯 驱动电路30由3Mm向连接(级^i接)的多个单位禾刻立寄存器SRp SR2， SR3， SR4…构成的移位寄存器构成(以下，将单位,寄存器SRp SR2…^I尔为"单位 禾維寄存器SR")。在一铺素线，即一个栅職DL上设置一个单位禾維寄存器 SR。It[^卜，图2中示出的时钟发生器31糊皮此相位不同的两相时州言号CLK， /CLK输入到栅t戯驱动电路30的单位^j立寄存器SR。控制这些时钟信号CLK，/CLK使f雜与显^S的扫描周期同步的定时顺次歡活。即，时钟信号CLK， /CLK是彼鹏卜的信号。於单位雜寄存器SR具WliA^子IN，输出端子OUT，复位端子RST， 时鄉浠子CK。如图2所示，将时钟鄉器31输出的时钟信号CLK， /CLK的任 意一个掛共到於单位雜寄存器SR的时!懒子CK。在单位雜寄存器SR的 输出端子OUT分别连接栅丰戯GL。艮口，输出至嚇出端子OUT的信号Gj， G2， G3，...(以下，織尔'输出信号G")成为用于使栅^戯GL激活的水平(或垂直) 扫描脉冲。在第一级(第一级)的单位移位寄存器SR,的输入端子IN上输入与图像信号 的各帧周期的头部对应的启动脉冲SP。在第二级以后的单位禾維寄存器SR的输 入端书俞入其前级的输出信号G。艮P，第二级以后的单位移位寄存器SR的输入 端子IN与其前级的单位樹立寄存器SR的输出端子OUT连接。财卜，於单位 寄存器SR的复位端子RST连接比其自身更后的级(在该例子中是下一级)的输 出端子OUT。在该构成的栅丰戯驱动电路30中，於单位禾維寄存器SR与时州言号CLK， /CLK同步， 一边^/人前级输入的信号(前级的输出信号G)在以时间移位， 一边 向对应的栅t戯GL以及自身的下一级单位移位寄存器SR传送(单位樹立寄存器 SR的动作的详细说明在后面描述)。结果， 一系列的单位樹立寄存器SR具有在 根据规定的扫描周期的定时顺次使栅极线GL激活，即作为栅丰戯驱动单^作 用。图3是^E见有的单位雜寄存器SR的构成的一W列子的电路图。还有，在 栅丰戯驱动电路30中，由于纵向连接的於单位銜立寄存器SR的构成实质上几 乎相同，所以以下仅以一个单位銜立寄存器SR的构成为f^itfiH兑明。此外， 构成该单位樹立寄存器SR的晶体管錦是相同导电型的场安鹏晶体管，这里全 部是N型TFT。在N型TFT的情况下，栅极在H (High)电 为激活(导通) 状态，在L (Low)电^P变为非激活( ah)状态。但是，在P型晶体管的瞎况 下则相反。如图3所示，现有的单位禾維寄存器SR除了具有B^圣在图2中示出的输A^ 子IN。输出端子OUT，复位端子RST以及时钟端子CK以外，还具有供给低电 位侧电源电位VSS的第一电源端子S1。在以下的说明中，虽然倒氐电位侧电源电位vss为电路的掛隹电位(=ov)，但是在实际^ffl中以写AM象素的i^电压为毅隹设定为毅隹电位，例如低电位侧电源电压VSS被设定为一12V等。在图3示出的现有的单位雜寄存器SR中，晶條Ql是将输入到时f幗子CK的时州言号供给至嚇出端子OUT的输出上拉晶体管。此外，晶体管Q2魏过将第一电源端子S1的电位(VSS)供给到输出端子OUT而1繊出端子OUT放电的输出下拉晶体管。这里，分别将晶体管Q1的栅极节点定义为"节点N1"，将晶体管Q2的栅极节点定义为"节点N2"。在晶体管Q1的栅极源fet间，艮P节点N1与输出端子OUT之间i體电容元件C1。该电容元件C1是随着输出端子OUT的电平的上fBm高节点Nl的升压效果的电容元件。连接在节点Nl和输入端子IN之间，并二极f^接的晶体管Q3是节点Nl 的充电用晶体管。晶体管Q4连接在节点N1和第一电源端子S1之间，M向节 点N1供给第一电源端子S1的电位而对节点N1放电。晶体管Q4的栅^S接到 复位端子RST。 itb^卜，在该例子中，节点N2也连接到复位端子RST。现有的栅丰臓驱动电路30，图3的单位禾維寄存器SR M31如图2所示的纵 向连接构成。以下，M)1作说将该单位銜立寄存器SR用于栅丰戯驱动电路30的 情7ii^说明现有的单位，寄存器SR的动作。如战的，由于构 |戯驱动电路30的於单位樹立寄存器SR的构成实 质上几乎相同，所以这里以第n级单位樹立寄存器SRn的动作为f^ii纟亍说明。 图4是用于说明单位，M寄存器SRn的动作的时序图。这里，为了简单，以在单位移位寄存器SRn的时钟端子CK上输入时钟信号 CLK的情^ia^亍说明。此外，用Gi表示来自第i级单位禾刻立寄存器SRi的输出端 子OUT的输出信号G。 li^卜，假设时州言号CLK， /CLK的H电平的电位电平(以 下称为"电平")是彼此相等的，并使期I^VDD。还有，假设构成单位禾對立寄存 器SR的晶体管的阈值电压全部相等，荆吏期鼓Vth。参照图4 ，首先在时刻to的初始状态，使单位雜寄存器SRn的节点Nl为L 电平(VSS)(以下，将节点N1为L电平的状态称为"复位状态，)。财卜，4M— 级单位樹立寄存器SRn—〗的输出信号G『〗以及下一级单位樹立寄存器SR^的输出 信号Gn+I为L电平。ltbf中情况下，由于单位,寄存器SRn的晶体管Ql ， Q2同 样为iUh，所以输出端子OUT为浮动状态，在该初始状劍齊俞出信号Gn为L电平。当在时钟信号/CLK S斑到H电平的时刻h ，前一级输出信号Gn—!变为H电 平时，单位樹立寄存器SRn的晶体管Q3导通，节点Nl充电^ H电平(VDD —Vth)(以下，将节点N1为H电平的状态称为"置位状态，)。由此，晶体管Q1 变为导通状态。但是，由于此时时州言号CLK位L电平(VSS)，所以输出信号 Gn维持在L电平。当在时刻t2时钟信号/CLK下降时，虽然前一级输出信号也变为L电平， 由于晶体管Q3导通，晶体管Q4也i燃为截止，所以节点N1的电平为浮动并维 持在H电平(VDD—Vth)。并且，当在时刻t3时钟信号CLK上升时，由于此时晶体管Q1导通，晶体管 Q2iUh，所以输出端子OUT (输出信号Gn)的电平开始上升。此时，ffl31将晶 体管Q1的栅极沟道间电容和电容元件C1耦合，节点N1升压。因此，晶体管 Ql在非饱和区J^力作，伴随織出信号Gn的电平於晶体管Ql的阈值电压Vth 的电压损失，变为H电平(VDD)。结果，节点N1的电平几乎上升到2xVDD— Vth。此外，当输出信号Gn变为H电平时，由于 入到下一级单位斷立寄存器 SFU的输出端子IN，所以在单位斷立寄存器SR^的晶体管Q3变为导通。由此， 在时刻t3，单位樹立寄存器SIU的节点Nl充电到VDD—Vth。在时刻t4，当时f帽号CLK下降时，单位樹立寄存器SR^的输出信号Gn的电 平也下降。此时由于电容元件C1和晶体管Q1的栅极沟道间电容的耦合，节点 Nl的电平也下降， 一直下降到VDD—Vth。但是，由于即使在这种情况下晶体管 Ql也维持在导通,所以输出信号Gn跟随时钟信号CLK下降到VSS，免戎L电平。在时刻ts，当时钢言号/CLK上升时，这一次在下一级单位禾對立寄存器SR^ 的节点Nl升压的同时输出信号Gw变为H电平(VDD)。由此，单位樹立寄存 器S&的复位端子RST变为H电平。相应的，由于晶体管04 导通，所以节 点N1放电并变为L电平，晶体管Q1变为截止。即，单位銜立寄存器SRn返回到 复位状态。It&卜，由于复位端子RST也连接到晶体管Q2的栅极(节点N2)，所 以晶体管Q2变为导通，输出信号Gn确实地变为VSS。在时刻t6，当时IW言号/CLK变为L电平时，由于下一级输出信号Gw变为L 电平，所以单位移位寄存器SRJ勺复位端子RST变为L电平。结果，晶体管Q2，Q4变为导通，单位斷立寄存器SRn返回到上述初始状态(时刻to的状态)。将以上动作总结如下，在单位樹立寄存器S&中，鄉A^子IN没Wtl入信 号(前一级的输出信号Gn—鹏动脉冲SP)期间，节点Nl是L电平的复位状态。 在复位状态，由于晶体管Q1为截止，所以与时钟信号CLK的电平无关的输出信 号Gn维持在L电平。并且当^TA^子IN输入信号时，节点Nl变为H电平的 置位状态。，位状态，晶体管Q1导通，由于此时晶体管Q2，截止，所以与 时I1^号CLK^IH电平相对应地，输出输出信号Gn。此后，当输入复位端子 RST的信号(下一级输出信号Gn+。时，由于返回复位状态的晶体管Q1变为截 止，使得输出信号Gn维持在L电平。如^i^样动作的多个单位禾維寄存器SR是如图2所示的纵向连接的多级樹立 寄存器(栅丰m驱动电路30)，当在第一级单位樹立寄存器SR!输入起动脉冲SP 时，对itbS行剪切，输出信号G—边以与时州言号CLK， /CLK同步的定时被移 位， 一划i^专想蝉位銜立寄存器SR2， SR3...。由此，栅+戯驱动电路30可 以在规定的扫描周期顺次驱动栅，，GL]， GL2， GL3...。以下，针对可以比图3的这种现有的移位寄存器电路更高速动作的根据本发 明的禾刻立寄存器电路进，亍说明。图5是本发明的实施例1的单位禾M寄存器SR 的结构的电路图。如同图所示，该单位，刻立寄存器SR具有两^llA^子IN， IND， 两^1俞出端子OUT， OUTD。此外，与图3的单位榭立寄存器相同，也包括时钟 端子CK，复位端子RST和第一电源端子S1。财卜，在本实施例中，构成单位樹立寄存器SR的晶体管鄉是相同的导电型 场效应晶体管，这里全部是N型TFT。 N型TFT的情况下，栅极由H电^P变为 激舌(导通)状态，由L电^P妙非i^活(截止)状态。但是，P型晶体管盼瞎 况与此相反。如图5所示，在第^tf出端子OUT连接晶体管Ql， Q2。晶体管Q1是连接 在第"4俞出端子OUT和时钟端子CK之间，将输入时钟端子CK的时钟信号供给 第一输出端子OUT的输出上拉晶体管(第一晶体管)。此外，晶体管Q2^3i接 在第^f俞出端子OUT和第一电源端子Sl之间，通过将第一电源端子S1电位(VSS)供给到第"^出端子OUT而^^^tl出端子OUT放电的输出下拉晶体 管(第二晶体管)。另一方面，在第二输出端子OUTO连接晶体管QDl， QD2。晶体管QD1是鹏在第二输出端子OUTD和时!幗子CK之间，是将输入时!幗子CK的时钟 信号供给第二输出端子OUTD的输出上拉晶体管(第三晶体管)。财卜，晶体管 QD2 ^^接在第二输出端子OUTD和第一电源端子Sl之间，通过将第一电源端 子Sl电位供给到第二输出端子OUTD而使第二输出端子OUTD放电的输出下拉 晶体管(第四晶体管)。这样连接第^f俞出端子OUT的晶体管Ql ， Q2与连接第二输出端子OUTD 的晶体管QD1， QD2彼此并联连接。Jtl^卜，晶体管Q1的栅极(控制电极)和晶 体管QD1的栅极彼雌接，晶体管Q2的栅极和晶体管QD2的栅极彼雌接。 这里，如图5所示的晶体管Q1， QD1的栅^^接的节点(第一节点)定义为"节 点N1"，晶体管Q2， QD2的栅^3^接的节点(第二节点)定义为"节点N2"。在图5的单位，對立寄存器SR中，也与图3的电路相同，在晶体管Ql的栅极源 丰fe间，即节点Nl和第^f俞出端子OUT之间i體电容元件Cl。该电容元件C1 用于伴随着第^tr出端子OUT的电平上升提高节点Nl的升压效果。但是，由于 电容元件C1在晶体管Q1的栅极沟道间电容足够大的情况下可以由其置换，所以 在这种情况下也可以省略。此外，在节点N1连接晶体管Q3， Q4。晶体管Q3 (第五晶体管)连接在节 点N1和第一输入端子IN之间，^WS^接第二输入端子IND。 lM卜，晶体管 Q4 (第六晶体管)连接在节点N1禾口第一电源端子S1之间，fflil将第一电源端子 Sl电位供给节点N1 ^^点N1放电。晶体管Q4的栅^i接复位端子RST。ji^卜， 在本实施例中，节点N2也连接到复位端子RST。图6是根据实施例1的单位,寄存器SR的栅^^驱动电路30的结构的框 图。在本实施例中，栅丰戯驱动电路30也是由Mi^从向连接(级職接)的多个 单位^i立寄存器SR,， SR2， SR3， SR4…构成的,寄存器构成。此外，图6的时 钟发生器31与图2所示的相同，也输出彼ltE补的时州言号CLK， /CLK。在各 个单位樹立寄存器SR的时鄉瑞子CK上供给时钟发生器31输出的时钟信号CLK， /CLK中的任意一个。本实施例的单位移位寄存器SR具有两^ 俞出端子IN， IND。在第一级(第 一级)单4立禾刻立寄存器SR,的输A^子IN， IND同时输A^^J脉冲SP。对于第二 级以后的单位禾M寄存器SR，第一输入端子IN连接自身前一级的第4俞出端子 OUT,第二输入端子IND连接自身前一级的第二输出端子OUTD。财卜，本实施例的单位,寄存器SR具有两^tr出端子OUT， OUTD，显 示面板的栅丰戯GL连接其中的第^lr出端子OUT。艮口，来自第1出端子的输 出信号Gp G2， G3，...(以下，鄉尔为"第1出信号G")成为用于使栅丰戯 GL激活的tK平(或垂直)扫描脉冲。还有，第^t!出端子OUT也连接到自身前 一级的复位端子RST和自身下一级的第^f入端子IN。另一方面，输出输出信号 GD!， GD2， GD3，...(以下，纟舒尔为"第二输出信号")的第二输出端子OUTD 不连接栅极线GL，专门连接自身下一级的第二输入端子INDo该构成的栅f戯驱动电路30中，M单位移位寄存器SR也与时州言号CLK， /CLK同步， 一边在时间上^^人前一级输入的信号(前一级第一和第二输出信号G， GD)微， 一边与对应的栅丰戯GL —起传超U自身的下一级单位雜寄存器SR。 以下，针对构成该栅l戯驱动电路30的单位樹立寄存器SR的动作进fiH兑明。这里，tet第n级单位樹立寄存器SI^的动作进行Y拨性地说明。图7是表 示第n级单位移位寄存器SRn、其前一级(第n—1)级单位樹立寄存器SIV!以 及其后一级(第n+l级)单位樹立寄存器SR^的连接关系的电路图。Itb^卜，图 8是用于说明单位斷立寄存器SRn的动作的定时图。以下，参照图7和图8，说明 图5中示出的根据本实施例的单位樹立寄存器SR的动作。这里，为了简单，针对在单位禾員寄存器S&的时钟端子CK输入时钟信号 CLK，在单位移位寄存器SRn-，SRn+!的时钟端子CK输入时州言号/CLK进fiH兑 明。此外，用符号G^^来自第i级单位樹立寄存器SR,的第"^出端子OUT的 第一输出信号G，同样用符号G^g来自第二输出端子OUTD的第二输出信号 GD。财卜，假设时州言号CLK， /CLK的高电平的电平彼此相等，并使其働 VDD。还有，假设构成单位樹立寄存器SR的晶赠的阈值电压顿相等，荆吏其働Vtho参照图8 ，首先在时刻to的初始状态，使单位斷立寄存器的节点Nl为L 电平(VSS)(以下，称节点N1为L电平的状态为"复位状态，)。使单位雜寄存 器SIV!的第1出信号Gn—!和第二输出信号GDn—,，以及单位樹立寄存器SR^ 的第^tr出信号G^禾瞎二输出信号GD^为L电平。啦中情况下，由于单位移 位寄存器SRn的晶体管Ql， Q2， QD1， QD2全mLh，第1出端子OUT和第 二输出端子OUTD为浮动状态，在该初始状劍tmi出信号Gn和第二输出^言 号GDn为L电平。在时州言号/CLK足，U H电平的时刻h ， ^fM—级的第一和第二输出信号 Gn和，GD^变为H电平。如此，单位銜立寄存器SRn的晶体管Q3导通，节点 Nl被充电成为H电平(VDD—Vth)(以下将节点N1为H电平的状态称为"复位 状态')。由此，晶赠Q1， QD1为导通状态。但是，由于此时时钟信号CLK为 L电平(VSS)，所以输出信号Gn维持在L电平。在时刻t2，当时猁言号/CLK下降时，由于前一级的第一和第二输出信号Gn—pGDn—,变为L电平，晶体管Q3勸i:，晶体管Q4也仍皿止，所以节点Nl的电 平为浮动且维持在H电平(VDD—Vlh)。并且，在时刻t3，当时钟信号CLK上升时，由于此时晶体管Q1， QD1导通， 晶体管Q2， QD2iUb所以第一和第二输出端子OUT， OUTD (第一和第二输 出信号Gn， GDn)的电平开始上升。此时，iffil使晶体管Ql， QD1的栅极沟道 间电容和电容元件C1耦合，节点N1被升压。因此，晶体管Q1， QD1在非饱和 区域动作，第一和第二输出信号Gn， GDn的电平伴随着M晶体管Ql， QD1的 阈值电压Vth的电压损失成为H电平(VDD)。结果，节点N1的电平几乎上升到 2xVDD—Vth。此外，当第一和第二输出信号Gn， GDn变为H电平时，由于它们Mij入到下一级单位禾維寄存器SR^的第一和第二输A^子IN， IND，所以单位^^立寄存 器SR^的晶体管Q3'妙导通。由此，在时刻t3，单位樹立寄存器SR^的节点 N1充电到VDD—Vth。在时刻t4，当时IW言号CLK下降时，单位移位寄存器SRn的第一和第二输出 信号Gn， GDn的电平也下降。由于此时晶体管Q1， QD1的栅极沟道间电容和电 容元件C1的耦合，节点N1的电平也下降，斷氐到VDD—Vth。但是，即使在该 情况下，由于晶体管Q1， QD1维持在导通，所以第一和第二输出信号Gn， GDn 追随时fW言号CLK下降到VSS，变为L电平。在时刻ts，当时!憔号/CLK上升时，这一次与下一级单位樹立寄存器SR^ 的节点N1升压的同时，第一和第二输出信号G^， GD^变为H电平(VDD)。 由此，单位銜立寄存器SRJ勺复位端子RST变为H电平。相应地，由于晶体管 Q4变为导通，所以节点Nll戯夂电妙L电平，晶体管Q1， QDl变为iUh。艮P， 单位樹立寄存器SR^返回到复位状态。il^卜，由于复位端子RST也连接到晶体管 Q2， QD2的节点(节点N2)，所以晶体管Q2， QD2变为导通，第一和第二输出信号Gn， GDn确实地变为VSS。在时刻t6，当时州言号/CLK变为L电平时，由于下一级的第一和第二输出信 号Gw， GDn+j变为L电平，贝湘iSi也单位樹立寄存器SI^的复位端子RST变为 L电平。结果，晶体管Q2， QD2， Q4， QD4 m±，单位微寄存器SRn返 回战的初始状态(时刻to的状态)。将以上动作总结为，在根据本实施例的单位樹立寄存器SRn中，在第一和第 二输A^子IN， IND上没W^入信号(前一级的第一和第二输出信号Gn—!, GDn-
離动脉冲SP)期间，节点N1变为L电平的复位状态。在复位状态，由于晶体 管Q1， QDl为ilL匕所以与时州言号CLK的电平无关的第一和第二输出信号 Gn ， GDn维持在L电平。并且当在第一和第二输入端子IN， IND输入信号时， 节点N1妙H电平的置位状态。體位状态，晶体管Q1， QD1导通，由于此 时晶体管Q2， QD2变为截止，所以与时州言号CLK变为H电平相对应地，输出 第一和第二输出信号Gn ， GDn。此后，当输入复位端子RST的信号(下一级第 4俞出信号Gn+》时，由于节点N1返回L电平的复位状态，使得第一和第二输 出信号Gn ， GDn维持在L电平。如果这样动作的多个单位樹立寄存器SR是如图6和图7所示的纵向连接的多 级^^立寄存器(栅极线驱动电路30)，当在第一级单位移位寄存器SR!输入起动脉 冲SP时，对ltkiS行剪切，第一和第二输出1言号G， GD—边在与时州言号CLK， /CLK同步的定时被樹立， 一划l^m专超脾位禾維寄存器SR2， SR3...。由此， 栅丰戯驱动电路30可以在规定的扫描周卿顷次驱动栅丰戯GU， GU， GL3...。如上所述，在根据本实施例的单位銜立寄存器SR中，连接第^1J出端子0UT 的晶体管Q1， Q2与连接第二输出端子0UTO的晶体管QD1， QD2具有彼此并 联连接的关系。为此，如图8所示，^g辑上，第一和第二输出信号Gn ， GDn 的电平彼此相同i腿班。因此，栅I戯驱动电路30的逻辑上的动作没有^J见有 的单位禾維寄存器(参照图3和图4)的情况。但是，根据本实施例的单位樹立 寄存器SR可以得至咖下说明的效果。图9是用于说明本发明的效果的图，^单位，刻立寄存器SR的节点N1的充 电(预充电)禾口升压时的节点N1的电压波形。还有，同图示出的时刻^~15对应 于图8中示出的瞎况。在本实施例的栅l戯驱动电路30中，於单位樹立寄存器SR的第1出端子OUTD与其前一级的复位端子RST、下一级的第^tfA^子IN、 大容量 负载的栅丰戯GL连接。与此相对地，由于第二输出端子OUTD仅专门与下一级 的第二输入端子IND连接，所以与第一输出端子OUT相比，负载电容值以M 级减小。因此，於单位樹立寄存器SR的第二输出信号GD可以比第^r出信 号G更高iEtiLL升。再有，当观察第n级的单位雜寄存器SRn时，在时刻b当时钟信号/CLK 上升时，如图9所示，其前一级的第二输出信号GDn—!比第"lj出信号Gr^高 邀iLh升。如图7所示，W"单位銜立寄存器SRn的节点Nl进行充电的晶体管 Q3的漏极(第一输入端子IN)输入第^r出信号Gn十在栅极(第二输入端子 IND)输入第二输出信号GDn十因此，当前一级第一和第二输出信号Gw， GDn ^的电平上升时，单位移位寄存器SR 的晶体管Q3变为导通并对节点Nl充电， 如图9的实^5万示，节点N1的电平上升。此时，由于前一级的第二输出信号GD^比第1出信号GH更高漱iy:升， 所以节点N1的充电过程的初始过程中的晶体管Q3的栅极电位比漏极电^^够 大。因此，晶体管Q3在非饱和区:fe东力作，节点N1的电平几乎以与第^出信号 Qrf相同的电平上升。此后，根据节点N1的电平上升，加之晶体管Q3开始移行到在饱和区域动作， 由于根据节点N1附带的寄生电容的时间常劍CT点N1电平上升延迟，容易^P 点N1的电平和前一级的第1出信号G^的电平差缓侵变大。并且，在节点N1 的充电过程的最后，晶体管Q3变为在完勉包和的区:^力作，其电平差进一步变 大。并且，在时刻t2，时州言号/CLK下降时，节点N1的电平以比前一级第1 出信号GH的H电平(VDD)低一些的电平(图9示出的电平V1)停iLi:升。 还有在时刻t2，由于在前一级单位移位寄存器SR^的第一和第二输出端子OUT, OUTD之间具有负载电容值的差，所以第1出信号G^以比第二输出信号GDn ^慢的鹏使电平下降。此后，在时刻t3，时钟信号CLK上升时，M51使晶体管Q1， QD1的栅极沟 道间电容和电容元件C1电容耦合，节点N1的电平升压。升压后的节点N1的电 平维持到时钟信号CLK下降的时刻t4。在该时刻t3l之间，通过使节点N1维持 ^E^够高的电平，可以较高地维持单位，寄存器SR^输出第一和第二输出信号Gn， GDn时的晶体管Ql， QD2的驱动能力。由此，第一和第二输出信号Gn， GDn 可以高3Ii4J:升和下降。另一方面，图9示出的虚线的图^E见有的单位禾維寄存器SR (图3)中的 节点N1的电平的变化。对于现有的单位移位寄存器SR，由于晶体管Q3为二极 f^接，期扁极和栅极相互连接。为此，晶体管Q3—直在饱和区fe凝作。由此， 从节点N1的充电过程的初期，节点N1的电平比前一级的输出信号G^的电TO 斷氐晶体管Q3的阈值电压Vth。还有，由于晶体管Q3从节点N1的充电过程的 初期以源极输出激莫式动作，充^3M不会变决。为此，如图9的虚线戶际，在 时刻t3的阶段，iCT点Nl的电WU:升到比战电平V1低的电平V2。如果电平VI和V2电位差为AV，有时该电自AV在时刻14也维*射吏节点 Nl升压。艮P，在根据本实施例的单位靴寄存器SR，可以使时刻t3l之间的节 点N1的电刑又比原總高AV。由此，第一禾嗨二输出信号Gn， GDn的上升和下 降比原来的单位樹立寄存器SR的输出信号的上升和下降更高速。因此，根据本 实施例的樹立寄存器可以比原来更高速的动作。以上的效果在纵向连接的M单位樹立寄存器SR中fflil输入到晶体管Q3的 栅极(第二输入端子IND)的第二输出信号GD高mi升得到，其^M大该效 果变得越大。因此，第二输出端子OUTD的电容负纖小越好。对于本实施例，如图6和图7所示，构成为M单位樹立寄存器SR的第^f俞 出信号G被供给其前一级复位端子RST、后一级的第""ll入端子IN、以及栅才M GL，第二输出信号GD仅专门供给下一级的第二输入端子IND。但是，如图S所 示，由于第^lf出信号G禾口第二输出信号GD是彼此几乎相同的波形，所以例如 也可以将第二输出信号GD供给前一级的复位端子RST。艮P，也可以构成为在各 个单位移位寄存器SR中，将第1出端子OUT与其下一级的第"^Hr入端子IN 禾口栅丰M GL连接，将第二输出端子OUTD与其前一级复位端子RST和下一级的 第二输入端子IND连接。但是，此时，由于与第二输出端子OUTD相关的电容负载仅^ttr一级单位移 位寄存器SR的晶体管Q2， Q4的栅极电容增大，所以应该注意到与图6和图7 的瞎况相比，第二输出信号GD的上^Mt下降，本发明的效果稍微变小。此外，例如也可以动作使^^移位寄存器SR的第二输出信号GD也供给其下 一级的第"1iA^子lN。但是，在该瞎况下，在第二输出端子OUTD中借助于下一级晶体管Q3对下一级晶体管Ql ， QD1的栅极电容和电容元件Cl施加了负载， 关于第二输出端子OUTD的电容负载仅妙为该量。特别是，用于栅t戯GL充 电的晶体管Q1，由于沟道宽度设定得大，栅极电執寺别大，所以第二输出信号 GD的上5WS下降，本发明的效果变小。为了防止这种情况，也可以提高晶体 管QD1的驱动能力使得可以fflil第二输出信号GD对下一级晶体管Ql的栅极电 容高逝也充电。但是，为此，由于需要增大晶体管QD1的沟道宽度，会伴随出现 电路形成面积的增大，所以不^ 的。还有，在以上的说明中，虽縦时州言号CLK効H电平的期间和时钟信号 /CLK^;H电平期间之间设置一定的间隔，但是也可以没有该间隔。艮P，可以 是在时钢言号CLK上升的同时时州言号/CLK下降，在时钟信号CLK下降的同时 时钟信号/CLK上升这样的两相时钟。it[^卜，本实施例的单位樹立寄存器SR也可以与原来的禾維寄存器同#(顿3 相时钟动作(例如，参照J:^专利彌1的图4)。 ltkf中情况下，也可以在於单 位移位寄存器SR的复位端子RST输入其下下一级(两个后级)的第二输出信号 GD，在该瞎况下也可以得到与战同样的效果。 <实施例2>图10是 本发明的实施例2的单位樹立寄存器SR的结构的电路图。在相 同的图中，具有与图5中示出的同样功能的元州吏用相同的符号。实施例l的单位移位寄存器SR (图5)具有一个时钟端子CK，实施例2的 单位樹立寄存器SR具有如图10所示的两个时辦瑞子CK1， CK2。以下，将时钟 端子CK1称为"第一时辦瑞子'，将Ntl^子CK2称为"第二时f幗子"。第一时f懒子CK1相当于图5的单位禾維寄存器SR中的时钟端子CK。即， 在本实施例中，输入到第一时钟端子CK1的时州言号ffiil分别借助于晶体管Ql， QD1供给到第一和第二输出端子0UT， OUTD， J蝶一和第二输出信号G， GD 被撒活。另一方面，在第二时辦瑞子CK2输入与输入到第一时钟端子CK1不同相位 的时钟信号。例如，对于第一时钟端子CK1输入时州言号CLK的单位樹立寄存 器SR，在其第二时I幗子CK2输入到时钟信号/CLK。在i織二时钟端子CK2 连接晶体管Q2， QD2的栅极(节点N2)。还有，晶体管Q4的栅极与实施例1相 同地连接到复位端子RST。这里，也以第n级单位斷立寄存器SK为^^iS衍兑明，假设在其第一时钟 端子CK1输入时^H言号CLK，在第二时,聘浠子CK21f入时^H言号/CLK。在实施例l的单位移位寄存器S&中，晶体管Q2， QD2在其下一级第^tf出 信号G^变为H电平期间变为导通，仅在该期间由于低阻抗4蝶一和第二输出端 子OUT， OUTD变为L电平。艮卩，祖匕以夕卜的期间第一和第二输出端子OUT， OUTD由于浮动变为L电平。与此相对地，对于根据本实施例的单位樹立寄存器SRn，晶体管Q2， QD2在 输入到第二时韦幗子CK2的时钟信号/CLK効H电平时导通。由此，第一和第 二输出端子OUT， OUTD以短的间隔重复低阻抗的L电平。因此，{蝶一和第二 输出信号Gn， GDn的L电平的电位更稳定。结果，在防止栅, 驱动电路30的 误动作的同时，由于使非选S^态的栅t戯GL的电平稳定，难以产腿^g 的显示异常。 <实施例3>作为构成显^g的栅IK驱动电路的场效应晶体管，广泛3^用非晶^i薄膜 晶体管(a—SiTFT)。劍门知道，a—SiTFT，在栅极电极被遊卖偏置的情况下， 会弓胞阈值电压大大偏移的;嫁。形嫁引起如下问题，即成为引,丰戯驱动 电路误动作的主要原因。财卜，我们知道，不仅a—SiTFT，即使是有机TFT也 会产生同样的问题。例如，在实施例2的单位移位寄存器SR (图IO)中，晶体管Q2， QD2的栅 丰M31输入到第二时钟端子CK2的时谢言号I鍾复偏置为H电平。为此，在单位 禾維寄存器SR由a_Si TFT棘机TFT构成的瞎况下，使晶体管Q2， QD2的阈 值腿偏移为正方向。如此，可以P射氐晶体管Q2， QD2的驱动能力，由于足够 低的阻抗，^魏一和第二输出端子OUT， OUTD变为L电平。结果，陶氐实施例 2的效果，容易产生栅丰 驱动电路30的误动作。为了抑制该问题，例如虽然考虑了加宽晶体管Q2， QD2的沟道宽^;人而增大 驱动能力，但是不希望电路形成面积的增大。因此，在实施例3中，示出了可以 不增大电路的形成面积，解决该问题的实施例2的' 例。图11是泰于实施例3的单位移位寄存器SR的结构的电路亂在相同的图中， 对于具有与图IO示出附瞷功能的元側柳相同的符号。对于图11的单位樹立 寄存器SR，使晶体管Q2， QD2的源1S^接第一时钟端子CK1。艮口，在晶体管Q2， QD2的源极输入与输Ai卿极的相位不同的时^ft号。除了这一点，与图 10的电路相同。这里，也以第n短单位移位寄存器SRn为jmia行说明，假设在織一时钟 端子CK1 lj入时钟信号CLK， ^二时l聘瑞子CK2输入时^W言号/CLK。由于时钟信号CLK， /CLK是彼lthi:补的信号，在时钟信号/CLK变为H电平 且晶体管Q2， QD2导通期间，这些源极由于时钟信号CLK妙L电平。由此， 与实施例2的情况相同，晶体管Q2， QD2在时钟信号/CLK变为H电平的程度， 可以^f機一和第二输出端子OUT， OUTD变为低阻抗的L电平，从而得到实施例 2的效果。相反的，在时州言号/CLK^;L电平且晶体管Q2， QD2iUh期间，这些源 极由于时钟信号CLK^JH电平。即，成为与晶体管Q2， QD2的栅极相对于源 极被反向偏置割介的状态。由此，由于向正方向偏移的阈值电压向负方向返回并 恢复，防止了晶体管Q2， QD2的驱动能力的陶氐，解决了上升问题。Itt^卜，明 显不出现电路形成面积的增大。在本实施例中，理论上说可以4柳在时州言号CLK上升的同时时钟信号/CLK 下降，在时钟信号CLK下降的同时时钟信号/CLK上升这样的两相时钟。但是， 在实际〗顿中，由于时钟信号CLK， /CLK的上升、下降的定时离散，还会产生 单位晶体管SRn的晶体管Q2， QD2还没有完全iUh且源极电位IU:升的情况。由 此，成为第一和第二输出端子OUT， OUTD的电平不必要iiU:升，误动作的原因。 因此，在本实施例中，如图4的例子所示，tt^在时钟信号CLK变为H电平的 期间和时钢言号/CLK变为H电平期间之间设置一定的间隔。 <实施例4>图12是标实施例4的单位移位寄存器SR的结构的电路图。在相同的图中， 具有与图5示出的同样功能的源樹顿与其相同的符号。如图12，实施例4的单位靴寄存器SR具有供给高电位侧电源电位VDD的 第二电源端子S2。还有，i^g有连接在第二电源端子S2和节点N2 (晶体管Q2， QD2的栅极)之间的晶体管Q5和连接在节点N2禾口第一电源端子Sl之间的晶体 管Q6。晶体管Q5的栅t^i接在第二电源端子S2 (即晶体管Q5被二极f^接)， 晶体管Q6的栅lg^接节点Nl (晶体管Q1， QD1的栅极)。还有，晶体管Q4的 栅极与实施例l相同，连接复位端子RST。晶体管Q6的导通阻抗设定得比晶体管Q5的导通阻^C^够小。由此，当节点 N1变为H电平，从而使晶体管Q6导通时，节点N2变为L电平。相反地，节点 Nl为L电平时，晶体管Q6 itlh，节点N2 fflilsSB体管Q5充电妙H电平。即, 这些晶体管Q5， Q6构成为以节点N1为输A^，以节点N2为输出端柳匕率型逆变器。因此，在本实施例的单位禾維寄存器SR中，由于在节点N1为L电平的复位 状态期间，M由晶体管Q5， Q6构^t变器，节点N2保持在H电平，所以在 此期间晶体管Q2， QD2变为导通。艮卩，在单位樹立寄存器SR不输出输出信号G 的期间(栅t戯GL的非选择期间)，第一和第二输出端子OUT， OUTD维持在 低阻抗的L电平。因此，第一和第二输出信号Gn, GDn的L电平的电位更稳定， 防止栅l戯驱动电路30的误动作。lt附，与实施例2， 3不同，由于在晶体管Q2， QD2的栅极不必供给时钟信 号，所以可以斷氐由单位樹立寄存器SR消耗的交流电力。艮P，还具有时州言号 生成电路(图6的时钟发生器31)的耗电被肖ij减的优点。但是，应该注意由于晶 体管Q2， QD2的栅丰Bi续变为H电平，容易产生阈值电压的偏移。 <实施例5>本实施例，实施例4 (图12)的 例。图13是，实施例5的单位禾M 寄存器SR的结构的电路图。在相同的图中，具有与图12示出的同样功能的元件 4顿与其相同的符号，如图13，本实施例的单位移位寄存器SR连接在节点N1 和第一电源端子S1 (VSS)之间，包括具有与节点N2连接的栅极的晶体管Q7， 除了这一点与图12的电路相同。晶体管Q7具有在节点N2为H电平时导通，从而使节点Nl放电的功能。由 此，在该单位樹立寄存器SR中，晶体管Q1， QDimil:期间(栅f麟GL細一选 择期间)，节点N1的电^I31晶体管Q7固定在VSS。对于没有晶体管Q7的实施例4的单位,寄存器SR(图12)，在晶体管Q1， QD1祉期间，当将时钟信号输入时钟端子CK时，具有这样的可能性，艮P由于 借助于晶体管Q1， QD1的栅极漏极间的M电容的电容耦合，节点N1的电平上 升。当节点N1电平上升时，使f雜晶体管Ql， QD1中縱电流，在栅t戯GL 的非选择期间产生第一和第二输出信号G， GD不必变为H电平的问题。与此相 沐根据本实施例，由于防止了在栅I戯GL的非选择期间中节点N1的电平上升，所以可以抑制该问题的产生。 <实施例6>实施例5中说明的，在栅，戯GL的非选择期间中节点N1的电平上升的问题， 在实施例1 4招可一个的单位禾維寄存器SR中也会产生。在本实施例中提出了 劍策的单位雜寄存器SR。图14是^/于实施例6的单位,寄存器SR的结构的电路图。在相同的图中， 具有与图10中示出的同样功能的元fH顿与其相同的符号。如图14，本实施例 的单位禾維寄存器SR包fi^接在节点Nl和第二时钟端子CK2之间的电容元件 C2，除了这一点与图10的电路相同。与实施例2相同，在第一和第二时钟端子CK1， CK2输入彼此相位不同的时 钟信号。但是，在本实施例中，需要组合成使得输入到第一时钟端子CK1的时钟 信号上升定时与输入到第二时钟端子CK2的时!W言号下降定时为同时。这里也以第n级单位移位寄存器si^为代^a行说明，假设在其第一时钟端子CK1 lf入时钟l言号CLK，在第二时f扭瑞子CK2输入时钟信号/CLK。在单位禾維寄存器SRn中，在栅丰戯GLn^j非选择期间，晶体管Q1， QD1 是iUh的，但是当第一时钟端子CK1的时州言号CLK上升时，由于借助于晶体 管Q1， QDl的栅极漏fet间的驢电容的f給使得节点Nl的电平上升。但是， 由于此时第二时鄉瑞子CK2的时钟信号/CLK下降，所以fflil借助于电容元件C2 的率給，节点N1的电平被P射氐。艮卩，电容元件C2动作以^K消时钟信号CLK 弓跑的节点N1的电平上升。因此，根据本实施例，防止了栅t戯GL糊随择期间中节点Nl的电平的上 升，可以在该期间抑制不需要的第一和第二输出信号G， GD变为H电平的误动 作的发生。还有，在图14中，虽然示出了对实施例2 (图IO)的单位禾維寄存器SR设 置电容元件C2的构成，但是本实施例对于实施例1 ， 3 5的电路(图5，图5， 图11 图13)也是适用的。 <实施例7>图15是标实施例7的单位移位寄存器SR的结构的电路图。在相同的图中， 对于具有与图10中示出的同样功能的元州顿与其相同的符号。如图15，在本实施例的单位禾M寄存器SR中，不使复位端子RST端子(晶体管Q4的栅极)连接后一级单位雜寄存器SR，而是连接到第二时!檷子CK2。 由此，在晶体管Q4的栅极输入与输入到第一时鄉瑞子CK1不同相位的时州言号。 更具体地说，在晶体管Q4输入与输入到自身的前一级的第一时钟端子CK1同相 位的时钟信号。还有，晶体管Q4的源^^接到输入端子IN。由此，傲雜晶体管Q4的源 极输入前一级的第1出信号G^。由于在图15的电路中，将节点N2连接到第 二时f幗子CK2，所以除了如J^M的改^I入到晶体管Q4的栅极和源极的信 号以外，与图10的电路相同。这里也以第n级单位雜寄存器SRn为^^tfiH兑明。假设在该单位^j立寄 存器SRn的第一时f榨瑞子CK1输入时州言号CLK， ^B二时钟端子CK2输入时 州言号/CLK。还有，由于本实施例的单位樹立寄存器SR的动作也基本上与实施 例l中说明的相同，所以为了说明的简单，参照图8。在时刻t！，被俞入到单位禾刻立寄存器SR^的第一时钟端子CK1的时钟信号 /CLK变为H电平的同时，使i繊一级的第一和第二输出信号Gn—，GDn—!变为H 电平。此时虽然单位移位寄存器SRJ勺晶体管Q4的栅极变为H电平，由于 极也变为H电平，所以晶体管Q4不导通。为此，节点N13I31晶体管Q3被充电 到H电平。由此，单位靴寄存器SIU人复位状态移至擅位状态。在时刻t2，当时钟信号/CLK下降时，虽然前一级的第一禾噍二输出信号GH， GD^也变为L电平，但是由于晶体管Q3截止，晶体管Q4也iJ^SUb所以节 点N1的电平ilil浮动维持在H电平(VDD—Vth)。在时刻t3，当时钟信号CLK上升时，在节点N1升压的同时，第一和第二输 出信号Gn， GDn变为H电平(VDD)。并且，在时刻tt，当时钟信号CLK变为L电平时，单位樹立寄存器SRn的第一和第二输出信号也Gn， GDn妙L电平。由此，节点N1的电平也P射氐到VDD—Vth。并且，在时刻ts，当时钟信号/CLK上升时，由于此时第4俞出信号Gr^变为 L电平，所以晶体管Q4变为导通，节点N1争颇义电妙L电平。艮P，单位禾刻立寄 存器S&返回到复位状态，晶体管Q1， QD1变为祉。砂匕后的时刻t6，当时钟 信号/CLK J L电平时，晶体管Q4返回mih。如上所述，根据实施例7的单位樹立寄存器SR可以与实施例1的单位禾維寄 存器SR同样地动作。艮P，由于晶体管Q3j柳前一级的第一和第二输出信号Gn得到与实施例1同样的效果。此外，在本实施例中，不必将於单位禾維寄存器SR连接至IJ其下一级单位移 位寄存器。因此，可以增加电路布置的自由度，有禾盱电路形成面积的缩小化。 但是，应该留意由于在晶体管Q4的栅^3^卖地供给时钟信号，时fW言号生成电 路(图6的时钟发生器31)的交流功率变大这一点。Jl^卜，在本实施例中，虽然构成为在单位樹立寄存器SR的晶体管Q4的源极 输入前一级第^tr出信号G，但是也可以代替地输入前一级的第二输出信号GD。 但是在该瞎况下，由于增力盯与在於单位樹立寄存器SR的第二输出端子CXJTD 关联的电容负载，所以应该留意第二输出信号GD的上5:1^下降且本发明的效 果被稍微斷氐。还有，虽然在图15中示出了对于实施例2 (图IO)的单位,寄存器SR， 如iJ5腿改努俞入到晶体管Q4的栅极和源极的信号的构成，但是本实施例也可 以^于，实施例1， 3 6的电路(图5，图11 图]4)和后述的实施例8 11的电路(图16 图19)各自的晶体管Q4。 <实施例8〉如J^万述，对于实施例4， 5的单位斷立寄存器SR (图12，图13)，在节点 N1为L电平期间(栅丰戯GL的非j^择期间)，由晶体管Q5， Q6构成的i^变器 f怖点N2保持在H电平。由此，其间对第一和第二输出端子OUT， OUTD放电 的晶体管Q2， QD2保持导通。由此，由于第一和第二输出端子OUT， OUTD被 维持在低阻抗的L电平，所以防止误信号的发生。但是，由于晶体管Q2， QD2 的栅丰鹏续为H电平，)l絵产生它们的阈值电压的偏移。另一方面，对于实施例2， 3的单位移位寄存器SR (图IO，图ll)，在晶体 管Q2， QD2的栅极输入时钢言号/CLK。艮卩，由于这些栅极的电平以一定的周期 漂移，不智賠卖为H电平，所以抑制了阈值电压的偏移。但是，由于第一和第二 输出端子OUT， OUTD以一定的周期变为高阻抗状态，所以误信号防止的效果也 比实施例4， 5斷氐。^i^专利文献5 (特开2006—24350号公报)的图7，图11中，提出了可 以解决这些问题的单位樹立寄存器。特别是，其图ll的单位樹立寄存器与本申请 同样具有两W俞出端子(OUT, CR)。在实施例8中，将专利 5的图11的技 术应用于本发明的单位移位寄存器SR。图16是实施例8的单位樹立寄存器SR的电路图。该单位雜寄存器SR相 对于实施例5的单位^i立寄存器SR (图13)也适用专利文献5的图11的技术。 在图16中，具有与图13中示出的相同功能的元俗柳与其相同的符号。但是， 图16的第一时钟端子CK1相当于图13的时钟端子CK。图13的单位樹立寄存器SR作为驱动用于下拉第一和第二输出端子OUT， OUTD的晶体管Q2， QD2的"下拉驱动电路"，具有比率型的逆变器(图13的晶 体管Q5， Q6)，图16的单位雜寄存器SR为割戈它而具有包括由电容元件C3 和晶体管Q6构成的电容性负载型逆变器。i^i^变器也以晶体管Ql ， QD1的栅极(节点Nl)作为输入端，以晶体管Q2， QD2的栅极(节点N2)作为输出端。但是，该逆变器在以输入到第一时钟端子 CK1的时钟信号作为电源供应这一点上与通常的不同。艮P，在i縦变器中，电容 元件C3连接在节点N2和第一时,幗子CK1之间。电容元件C3不仅作为i^it变 器的负载，还具有作为〗揽一时鄉崙子CK1的时州言号耦合到节点N2的耦合电 容的功能。晶体管Q6与图13的相同，连接在节点N2和第一电源端子S1之间， MW^ii接到节点Nl。该单位移位寄存器SR还包^ii接在第一输出端子OUT和第一电源端子Sl 之间的晶体管Q8和连接在第二输出端子0UTD和第一电源端子S1之间的晶体管 QD8。这些晶体管Q8， QD8的栅极同时连接在第二时钟端子CK2。在第二时钟 端子CK2输入与输入到第一时钟端子CK1不同相位的时钟信号。如与图10相对 比可知，晶体管Q8， QD8相当于实施例2的晶体管Q2， QD2。这里也以在第一和第二时f懒子CKl， CK2分别输入时^f言号CLK， /CLK的第n端单位,寄存器的动作为iroa，亍说明。首先，针Xj"W戯GU糊随择期间的动作进衍兑明。在该期间，单位雜 寄存器S&的节点N1是L电平。由于由电容元件C3和晶体管Q6构成的逆变器 在掛共电源时被时钟信号CLK信号激活，所以时州言号CLK变为H电平时，将 H电平输出到节点N2。更详细地，由于在节点N1为L电平期间晶体管Q6是截 止的，所以节点N2的电平iiil借助于电容元件C3的耦合，追随时,W言号CLK 变为H电平也变为H电平。由此，晶体管Q2， QD2在时钟信号CLK变为H电平时导通，由于低阻抗分 别^^一和第二输出端子OUT， OUTD变为L电平。另一方面，晶体管Q8， QD8 ^入到第二时！幗子CK2的时钟信号/CLK变为H电平时导通。艮P，在栅禾戯GLn的非选择期间，晶体管Q2， QD2对和晶体管Q8， QD8 对与时钟信号CLK， /CLK同步效导通。由此，第一和第二输出端子OUT, OUTD 在几乎旨期间成为低阻抗的L电平，MiJiM信号发生的效果与实施例5的相同，是很高的。ltW卜，晶体管Q2， QD2， Q8， QD8的栅极的电^^别以一定的周鄉票移， 由于没有继续的变为H电平，所以能抑制它们的阈值电压的偏移。接下来，针)WI戯GLn的选择周期的动作进衍兑明。在该周期，单位樹立 寄存器SRn的节点Nl是H电平。在节点N1为H电平期间，由于晶体管Q6z妙 导通，所以由电容元件C3和晶体管Q6构成的逆变器将L电 出到节点N2。 此外，在该周期，时钟信号/CLK是L电平。因此，由于晶体管Q2， QD2， Q8， QD8维持在截止，所以单位樹立寄存器SRn可以正常地输出第一禾嘴二输出信号 Gn) GDno根据这样的本实施例，可以防止晶体管Q2， QD2， Q8， QD8的阈值电压的 偏移(即，驱动能力的陶氐)，得到防止误信号发生糊艮高效果。 <实施例9〉在本实施例中，对实施例8的单位樹立寄存器SR (图16)适用在实施例3 中4OT的技术。图17是新实施例9的单位移位寄存器SR的电路图。该单位移位寄存器SR 对图16的电路，使晶体管Q2， QD2的源IS^接到第二时钟端子CK2，此外，使 晶体管Q8， QD8的源丰S^接到第一时钟端子CK1。即，在晶体管Q2， QD2， Q8， QD8的源极输入与输入到栅极不同相位的时州言号。除了这一点与图16的电路 相同。这里，也以第n级单位禾對立寄存器SRn为f^iS衍兑明。假设在其第一时钟 端子CK1输入时钟信号CLK，在第二时鄉瑞子CK2输入时州言号/CLK。时^H言号CLK， /CLK是彼jthS补的信号。由此，在时钟信号CLK变为H电 平且晶体管Q2， QD2导通期间，这些源极由于时州言号/CLK而成为L电平，此 外在时IW言号/CLK变为H电平且晶体管Q8， QD8导通期间，这些源丰及由于时钟 信号CLK而变为L电平。由此，晶体管Q2， QD2， Q8， QD8如同源^^接到第 一电源端子S1的清况，可以使第一和第二输出端子OUT， OUTD放电。财卜，在时州言号CLK变为L电平且晶体管Q2， QD2iUh期间，这些源极 由于时州言号/CLK而成为H电平，在时钟信号/CLK变为L电平且晶体管Q8， QD8iUh期间，这些源极由于时州言号CLK而变为H电平。艮卩，在晶体管Q2， QD2， Q8， QD8iUh时， 极相对于源|贼为与被负偏置割介的状态。由此， 由于向正方向偏移的阈值电压返回负方向而咴复，所以能防止晶体管Q2， QD2， Q8， QD8的驱动能力的斷氐。 <实施例10>图18是标实施例10的单位，刻立寄存器SR的结构的电路图。该单位樹立寄 存器SR相对于图16的电路省略了晶体管Q2。在没有晶体管Q2的情况，时钟信号/CLK为H电平以外时，第^tl出端子 0UT^J高阻抗。艮P，第^ll出端子OUT的误信号的发生防止效果成为与图10 的电路相同的程度。还有，由于不具有晶体管Q2，所以对显/^置的显^#性产 生恶劣影响的情况下，相对于像素电位使VSS电平更低，贝何以改善该瞎况。根据本实施例，不仅可以省略晶体管Q2还可以肖鹹电路面积。itWh由于节 点N2的寄生电容变小，节点N2的充电变得容易，所以可以较小地设定电，元 件C3的值。艮卩，在可縮小电容元件C3的形成面积的这一点上，就可实现电路面 积的縮小化。进一步，由于削减了 Q2的栅极电容消耗的电量，所以也可实现电 路的低功耗。还有，对于电路面积縮小化的目的，考虑至杯仅省略晶体管Q2还省略晶体管 QD2 (如果省略晶体管Q2， QD2两个，贝咬为与实施例2 (图IO)相同)。但是， 省略晶体管QD2时，由于比省略晶体管Q2盼瞎况容易弓胞误动作，所以不f腿。 其理由如下。艮P，省略了晶体管QD2的情况，在第一时钟端子CK1的时钟信号上升时， 第二输出端子OUTD变为高阻抗状态。第二输出端子OUTD的电容负载(即， 下一级晶体管Q3的栅极电容)比第^lr出端子OUT的电容负载(即，栅f， GL附带的电容)小。为此，当第二输出端子OUTD妙高阻抗状态时，由于噪 音的影响等，纟絵比第1出端子OUT变为高阻抗状态的情况更简单的使其电平 上升。艮P，容易输出作为误信号的第二输出信号GD。因此，应该防止这种情况， tti^保留晶体管QD2。，实施例9对本实施例也可以适用。艮卩，对于图18的电路，也可以使晶体管QD2的源禾S3i接到第二时钟端子CK2，使晶体管Q8， QD8的源丰S^接至嗨一时钟端子CK1。<实施例11>图19是标实施例11的单位樹立寄存器SR的结构的电路图。该单位樹立寄 存器SR对于图16的电路省略了晶体管Q8。此种情况下，在栅丰戯GU勺非选择 期间，在时谢言号CLK为H电平以外的时间，第1出端子OUT妙高阻抗。 虽然第1出端子OUT变为高阻抗的定时不同，但是防止产生误信号的效果则几 乎与图18的电路相同。由于省略了晶体管Q8，可以使单位禾，寄存器SR的形成面积缩小化。此外， 还具有削减由晶体管Q8的栅极电容所消耗的功率的优点。还有，根据电路面积縮小化的目的，虽然不仅可以省略晶体管Q8也可以省略 晶体管QD8，但是为了防止误动作，iM保留晶体管QD8。如前戶腿，第二输出 端子OUTD比其电容负载为第^li出端子OUT的情况小。为此，由于省略晶体 管，当第二输出端子OUTD变为高阻抗状态时，由于噪音的影响等，容易产生作 为误信号的第二输出信号GD (比不上实施例10中省略晶体管盼瞎况)。因此， 应该防止这种情况，tt^保留晶体管QD8。，实施例9对于本实施例也可以适用。艮卩，对于图19的电路，也可以使晶 体管Q2， QD2的源^i接到第二时鄉瑞子CK2，使晶体管QD8的源^ii接到第 一时,子CK1。
权利要求
1.一种移位寄存器电路，包括第一和第二输入端子、第一和第二输出端子、第一时钟端子和复位端子；将输入到上述第一时钟端子的第一时钟信号供给上述第一输出端子的第一晶体管；将上述第一输出端子进行放电的第二晶体管；将上述第一时钟信号供给上述第二输出端子的第三晶体管；以及将上述第二输出端子进行放电的第四晶体管；该移位寄存器电路的特征在于上述第一和第三晶体管的控制电极共同连接到第一节点，上述第二和第四晶体管的控制电极共同连接到第二节点，该移位寄存器电路包括第五晶体管，连接在上述第一节点和上述第一输入端子之间，并具有连接到上述第二输入端子的控制电极；第六晶体管，具有连接到上述复位端子的控制电极，且将上述第一节点进行放电。
2. 根据权利要求1记载的禾維寄存器电路，其特征在于 J^^第二节点与，复位端子连接。
3. 根据权利要求1记载的雜寄存器电路，欺寺征在于±^第二节点与第二时钟端子连接，该第二时^懒子中输入了与i^第一时 钟信号的相位不同的第二时州言号。
4. 根据权利要求3记载的樹立寄存器电路，其特征在于 ±^第二晶体1;^接^^^^第1出端子和±^第一时钟端子之间，i^第四晶体，接^h^第二输出端子和Ji^第一时钟端子之间。
5. 根据权禾腰求1记载的移位寄存器电路，欺寺征在于 还包括以上述第一节点为输入端，以上述第二节点为输出端的逆变器。
6. 根据权利要求5记载的移位寄存器电路，^f寺征在于 还包括具有连接在i^第二节点的控制电极，且将J^第一节点进行放电的第七晶 体管。
7. 根据权利要求3记载的斷立寄存器电路，其特征在于 还包括除战第四晶体管之外，将±^第二输出端子进行放电的第八晶体管-， 具有连接到上述第一节点的控制电极，并将连接J^第八晶体管的控制电极 的第三节点进行放电的第九晶体管；以及,&1^第三节点和±^第一时I4^子之间的第一电容元件。
8. 根据权利要求7记载的移位寄存器电路，其特征在于i^第八晶体t^接^Lh^第二输出端子和J^第二时!幗子之间。
9. 根据权利要求7记载的樹立寄存器电路，其特征在于进一步包括具有连接至ljil^第三节点的控制电极，并将±^第1出端子进行放电的第十晶体管。
10. 据权利要求9记载的斷立寄存器电路，其特征在于J^i第十晶体f^^接^Lh^第"tf出端子和^^第二时钟端子之间。
11. 根据权利要求1记载的樹立寄存器电路，其特征在于 还包括具有连接到上i^第一节点的控制电极，并将J^第二节点进行放电的第— 晶体管；连接&Jl^第二节点和上述第一时钟端子之间的第二电容元件；以及除J^^第四晶体管:t外，将±3^第二输出端子进纟亍方文电的第十二晶体管，J^第十二晶体管的控制端子与第三时^懒子，i織三时钟端子中输入了与 ±^第一时钟信号相位不同的第三时州言号。
12. 根据权利要求ll记载的移位寄存器电路，欺寺征在于-，第十二晶体^t^接^Lbi第二输出端子和J^^第一时l聘瑞子之间。
13. 根据权禾腰求1记载的移位寄存器电路，其特征在于还包括..连接在第四时钟端子和J^第一节点之间的第三电容元件，其中，该第四时 鄉瑞子中输入了与J^第一时州言号不同相位的第四时術言号。
14. 一种移位寄存器电路，其是一种多级移位寄存器电路，各级是权利要求l记载的微寄存器电路，赚征在于 ^M各级中，i^第1A^子连接到自身前一级的Jl^第1出端子上； Jl^第二输A^子连接到自身前一级的上述第二输出端子上； ，复位端子连接到比自身后一级的上述第一，二输出端子上。
15. 根据权利要求1记载的禾對立寄存器电路，期寺征在于 i^第六晶体f^接^i^第一节点和Jl^第一，二输入端子之间， ^M复位端子中输入与J^第一时州言号相位不同的第五时州言号。
16. —种移位寄存器电路，其是一种多级移位寄存器电路，各级是权利要求 15记载的樹立寄存器电路，期寺征在于^M各级中，i^第^UA^子连接到自身前一级的J^第1出端子上， J^第二输入端子连接到自身前一级的上述第二输出端子上， 上述第五时钟信号与输入到自身前一级的上述第一时钟端子中的信号同相位。
17. 根据权利要求14 ^t又利要求16记载的移位寄存器电路，其特征在于 在J^各级中，来自上述第二输出端子的输出信号比来自上述第一输出端子的输出信号的电平^M對央。
18. —种图像显^g，由多级樹立寄存器电路构成，并具有对显示面板的 栅臓进行驱动的栅職驱动电路，其特征在于，多级的各级包括第一和第二输A^子、第一和第二输出端子、第一时辦i子和复位端子；将输入到，第一 时钟端子的第一时^H言号供给i:3i第Hi出端子的第一晶体管；将J^第Ht出端子进行放电的第二晶体管； 将i^第一时钟信号供给战第二输出端子的第三晶体管； 将±3^第二输出端子进行放电的第四晶体管；第五晶体管，连接在规定节点和±^第1入端子之间且具有连接至11±^第 二输入端子上的控制电极，其中，—t^第一和第三晶体管的控制电极共同连接到 所述规定节点；以及第六晶体管，具有连接至ljil^复位端子的控制电极，且将Jd^规定节点进行 放电，^Jd^各级中，Ji^第"^A^子连接到自身前一级的±^第~11出端子上，J^&第二输A^子连接到自身前一级的J^第二输出端子上，±^第^11出端子连接到± 示面板的±^栅1戯上，，复位端子连接到比自身后一级的上述第一，二输出端子上。
19. 一种图像显^置，由多级移位寄存器电路构成，并具有对显示面板的栅職进行驱动的栅職驱动电路，辦征在于 ，多级的各级包括第一和第二输入端子、第一和第二输出端子、第一时鄉瑞子和复位端子； 将输入到±^第一时#^子的第一时钟信号供给J^第"^T出端子的第一晶 体管；将±^第1出端子进行放电的第二晶体管；将±^第一时州言号供给J^第二输出端子的第三晶体管； 将Jl^B二输出端子iS4亍方文电的第四晶J本管；第五晶体管，连接在规定节点和，第^i^a瑞子之间且具有连接到J^第二输A^子的控制电极，其中J^第一和第三晶体管的控制电极共同连接至断述 规定节点；以及第六晶体管，具有连接到，复位端子的控制电ma将-h^规定节点进行放电，^il^各级中，i^第六晶体,接^Jl^规定节点和J^第一，二输A^子之间， ith^复位端子中输入与Jd^第一时钟信号不同相位的第二时钟信号，i^第^ljA^子连接到自身前一级的i^第^lr出端子上，J^第二输A^子连接到自身前一级的J^第二输出端子上，±^第1出端子连接到±^示面板的±^栅禾 上，上述第二时钟信号与输入到自身前一级的上述第一时钟端子中的信号同相位。
全文摘要
本发明提供一种可高速动作的移位寄存器电路。该移位寄存器电路包括将时钟信号CLK供给第一输出端子OUT的晶体管Q1；将第一输出端子OUT进行放电的晶体管Q2；将上述时钟信号CLK供给第二输出端子OUTD的晶体管QD1；以及，将第二输出端子OUTD进行放电的晶体管QD2。晶体管Q1，QD1的栅极共同连接到节点N1，晶体管Q2，QD2的栅极共同连接到节点N2。节点N1的充电是通过连接在该节点N1和第一输入端子IN之间且栅极连接到第二输入端子IND的晶体管Q3来实施的。
文档编号G11C19/28GK101221818SQ200710300398
公开日2008年7月16日 申请日期2007年9月30日 优先权日2006年10月3日
发明者飞田洋一 申请人:三菱电机株式会社