测试装置的制作方法

专利名称：测试装置的制作方法
技术领域：
本发明涉及测试装置。本发明，特别涉及测试被测试存储器的测试装置。
背景技术：
近几年，闪存的存储容量，以超过DRAM的趋势在增加。随之，闪存 的测试时间也在增加，因此，被要求缩短测试时间。
作为实现缩短测试时间的方法的一个例，公知的有LPCT (Low Pin Count Test少数管脚测试)。LPCT是通过使在测试的时候的被测试设备的输 入输出数据串行化等，来减少测试时所需要的被测试设备的管脚数，并可 增加由1台测试装置同时测量多个被测试设备的数量的方法。根据LPCT， 通过增加很少的硬件，而大幅度增加由1台测试装置同时测量的被测试设 备的数量。
同时，公知的有多个存储单元阵列的多个库型的闪存(比如，专利文 献l)。多个库型的闪存，具有与各自的存储单元阵列对应的多个输入输出 缓冲器，可对多个存储单元阵列并行进行读出或写入。因此，多个库型的 闪存能并行地写入及读出多个库的数据(即，多页数据)。也就是说，多个 库型的闪存能加大数据传送量，可实现读出写入的高速化。
专利文献1:特开2006-139892号公报
然而，在已知的测试装置中，有多个具有测试被测试设备功能的测具。 这样的测试装置是由在1个测具中测量1个被测试设备的硬件构成，所以难以在1个测具中同时测量多个被测试设备。因此，被测试设备即使是LPCT 对应的闪存，这样的测试装置也很难通过少量的硬件增加而大幅度提高被 测试设备的同时测量数量。
同时，在测试闪存时，测试装置对闪存提供写入指令，并测量被供给 写入指令的闪存状态变成忙状态的时间(忙碌时间)。在这里，有多个存储 库的闪存通过共同的输出端在不同的周期输出多个存储库的各自的状态信 号(比如，就绪/忙碌信号)。因此，测试装置难以并行测量多个存储库的各 自的忙碌时间。

发明内容
因此，本发明的目的在于提供一种可以解决上述问题的测试装置。这 个目的由权利要求范围的独立权项记载的特征的组合构成。同时，从属权 项规定了本发明的更有利的具体例。
为了解决上述课题，在本发明的第1形态中，提供一种测试被测试存
储器的测试装置，其包括测试信号供给部，对被测试存储器供给分别访 问被测试存储器的多个指令；多个匹配检测部，分别接收从被测试存储器
的状态输出端输出的表示各自的指令的处理状态的状态信号，当状态信号
成为就绪状态时，分别输出匹配信号；判断部，根据被多个匹配检测部输 出的多个匹配信号的逻辑积，判断被测试存储器已经结束了多个指令的处 理；以及，分配部，在具有多个存储器库的被测试存储器的测试中，与多 个存储器库的每一个对应地分配多个匹配检测部的每一个；在具有多个存 储器库的被测试存储器的测试中，多个匹配检测部分别接收在从被测试存 储器的状态输出端以不同的周期由存储器库分别输出的、表示各个指令的处理状态的状态信号中，对应存储器库的状态信号，并输出匹配信号。
另外，上述发明的概要，并未列举出本发明的必要特征的全部，这些 的特征群的辅助结合也能够成本发明。


图1示出本发明的实施形态涉及的测试装置10的构成与被测试存储器
500。
图2示出本发明的实施形态涉及的第1变形例的测试装置10构成与被 测试存储器500。
图3示出本发明的实施形态的第2变形例的测试装置10构成与被测试 存储器500。
图4示出本发明的实施形态的第2变形例涉及的逻辑比较部32的构成 与输入端30。
图5表示由第2变形例涉及的测试装置10测试将闪存作为1个被测试 存储器500 (DUT1)时的第1连接例。
图6表示在图5所示情况时的选择部34的选择例。
图7表示由第2变形例涉及的测试装置10测试将闪存作为2个被测试 存储器500 (DUT1， DUT2)的连接例。
图8表示在图7所示情况时的选择部34的选择例。
图9表示由第2变形例涉及的测试装置10对具有2个库的闪存即第3 被测试存储器500-3 (DUT3)及第4被测试存储器500-3 (DUT4)并行测 试时的第3连接例。
图10表示图9所示的第3被测试存储器500-3 (DUT3)及第4被测试存储器500召(DUT4)的数据输出端(TDO)的状态的输出例。 图11表示在图9所示情况时的选择部34的选择例。 图12表示由第2变形例涉及的测试装置10对具有1库的闪存的第5
第8被测试存储器500-5 500-8 (DUT5 8)并行测试时的第4连接例。 图13表示在图12所示情况时的选择部34的选择例。 附图标记说明
10、测试装置
12、图形发生部
14、测试信号供给部
16、匹配检测部
18、判断部
20、分配部
22、测量部
28、输出端
30、输入端
32、逻辑比较部
34、选择部
36、AND电路
40、逻辑比较电路
50、匹配检测器
52、逻辑比较器
54、失效堆栈寄存器
56、选择器58保持寄存器 500、被测试存储器 502、存储器库 504、状态输出端
具体实施例方式
下面通过发明的实施形态说明本发明，但下面的实施形态并不限定权 利要求范围涉及的发明，另外在实施形态中所说明的特征的组合未必全部 都是发明解决手段所必须的。
图1，表示本实施形态涉及的测试装置10的构成与被测试存储器500。 测试装置IO，例如，对具有多个存储器库502的被测试存储器500进行测 试。被测试存储器500，例如，具有多个存储器库502的比如NAND型的 闪存。
测试装置10，具有图形发生部12、测试信号供给部14、多个匹配检测 部16、判断部18、分配部20以及多个测量部22。图形发生部12，发生指 定从测试信号供给部14向被测试设备500输出测试信号(比如，访问被测 试存储器500的指令等)的测试图形。
测试信号供给部14根据图形发生部12发生的测试图形，对被测试存 储器500供给分别对被测试存储器500进行访问的多个指令。作为一个例 子，测试信号供给部14，为了将例如1页的数据写入多个存储器库502的 每一个中，把多个存储器库502的每一个作为地址而指定的多个写入指令 提供给被测试存储器500。
通过从测试信号供给部14供给指令，被测试存储器500执行根据该指令指定的动作。作为一个例子，被测试存储器500，根据测试信号供给部 14发出的写入指令，在地址所指定的存储器库502存储区域内，存储从该 测试信号供给部14所供给的数据。另外，被测试存储器500，在进行数据 的存储时，产生对每个设备及存储器库502的不同的写入时间。
分配部20在具有多个存储器库502的被测试存储器500的测试中，以 与多个存储器库502各自对应地分配多个匹配检测部16。作为一个例子， 分配部20可对第1存储器库502-1分配第1匹配检测部16-1,可以对第2 存储器库502-2分配第2匹配检测部16-2。例如，分配部20，可以根据图 形发生部12所发生的测试图形对存储器库502分配匹配检测部16，也可以 根据用户输入的值对存储器库502分配匹配检测部16。
多个匹配检测部16，并列连接输出被测试存储器500的状态的状态输 出端504。比如，多个匹配检测部16可分别连接在输出表示忙碌状态的状 态信号，以及输出表示就绪状态的状态信号的状态输出端504上。上述忙 碌状态是指正在处理所提供的指令(比如写入指令)的状态(忙碌状态)， 上述就绪状态是指不进行指令处理，而可以输入新的指令的状态(就绪状 态)。比如，在被测试存储器500按照状态参照指令的输入，从数据输入输 出端输出状态信号时，多个匹配检测部16连接作为状态输出端504发挥作 用的数据输入端。同时，在被测试存储器500从RY/BY输出状态信号时， 多个匹配检测部16连接作为状态输出端504而发挥作用的RY/BY端。
多个匹配检测部16，分别接收从被测试存储器500的状态输出端504 输出的表示各个指令的处理状态的状态信号。并且，多个匹配检测部16在 状态信号变为就绪状态后，与此相对应分别输出匹配信号。
此处，具有多个存储器库502的被测试存储器500，从共同的状态输出端504以不同的周期输出表示多个存储器库502各自的指令的处理状态的 状态信号。比如，被测试存储器500，在第1周期中输出表示第1存储器库 502-1处理写入指令的忙碌状态的状态信号，表示第2存储器库502-2处理 写入指令的忙碌状态的状态信号在与第1周期不同的第2周期中输出。
因此，在具有多个存储器库502的被测试存储器500的测试中，多个 匹配检测部16各自接收从被测试存储器500的状态输出端504对每个存储 器库502不同的周期输出的，表示各自指令的处理状态的状态信号中，由 分配部20分配后的对应的存储器库502的状态信号，并输出匹配信号。第 1匹配检测部16-1，作为一个例子，接收在第l周期中所输出的状态信号， 在第1周期中接收的状态信号成为就绪状态后，与此对应输出匹配信号。 同时，第2匹配检测部16-2，作为一个例子，接收在第2周期中所输出的 状态信号，在第2周期中接收的状态信号成为了就绪状态后，与此对应输 出匹配信号。
因此，多个匹配检测部16各自可在对应的存储器库502从就绪状态转 为忙碌状态后，与此对应，可停止输出匹配信号。同时，多个匹配检测部 16各自可在对应的存储器库502从忙碌状态转为就绪状态后，与此相应输 出匹配信号。即，多个匹配检测部16分别根据因外加写入命令、对应的存 储器库502开始写入处理的情况下停止匹配信号的输出，在对应的存储器 库502已经结束该写入处理后输出匹配信号。
判断部18按照从多个匹配检测部16所输出的多个匹配信号的逻辑积 来判定被测试存储器500已经结束了多个指令的处理。比如，在具有多个 存储器库502的被测试存储器500测试中，判断部18，根据从多个匹配检 测部16各自输出的匹配信号，判定全部的多个存储器库502已经结束了供给的指令(比如写入指令)的处理(比如写入处理)。其次，判断部18将 判断结果供给图形发生部12。以此，图形发生部12能以被测试存储器500 己经结束了指令的处理(比如写入处理)作为条件，从测试信号供给部14 对被测试存储器500供给新的指令。
多个测量部22，可与多个匹配检测部16对应设置。多个测量部22各 自根据对应的匹配检测部16输出的匹配信号，测量接受到指令的被测试存 储器500或存储器库502的忙碌时间。作为一个例子，多个测量部22各自 可以根据对应的匹配检测部16输出的匹配信号，将对应的匹配检测部16 分配到的存储器库502从就绪状态变换到忙碌状态的时刻起，到从忙碌状 态变换为就绪状态的时刻为止作为忙碌时间进行测量。即，多个测量部22 各自可在对被分配对应的匹配检测部16的存储器库502供给写入指令时， 将该存储器库502的写入时间作为忙碌时间测量。
并且，多个测量部22分别可将所测量的忙碌时间和被测试存储器500 的设备配置表示的忙碌时间进行比较，判断好坏。作为一个例子，多个测 量部22分别将所测量的多个存储器库502各自的写入时间与被测试存储器 500的设备配置上表示的写入时间进行比较来判定好坏。
根据上面所述的测试装置10，在具有多个存储器库502的被测试存储 器500的测试中，能并行检测出多个存储器库502各自的指令的处理状态。 因此，根据测试装置IO，能以被测试存储器500各自已经结束了对指令的 处理为条件，执行将下一个指令发给被测试存储器500的测试图形。从而， 能縮短到存储器库502处理完成为止的等候时间，并且，根据测试装置IO， 能并行测量多个存储器库502各自的忙碌时间(比如写入时间)。
图2，表示本实施形态的第1变形例涉及的测试装置10的构成与被测试存储器500。本变形例的测试装置10，采用了与图1所示的测试装置符 号相同、大体上相同的构成及功能的构件。因此，对于与图1表示的部件 大体上具有同样构成及功能的构件，在图中标记相同的符号，下面除了不 同点以外，省略说明。
本变形例的测试装置10，并行测试多个被测试存储器500。在该情况 下，测试装置IO，至少将多个被测试存储器500的一部分相同端子共通连 接，进行共通的I/0测试。并且，测试装置10共通连接各自的被测试存储 器500的状态输出端504，并将经过共通连接的状态输出端504连接到该测 试装置IO上进行测试。
在本变形例中，分配部20，与多个被测试存储器500分别对应来分配 多个匹配检测部16。作为一个例子，分配部20可对第1被测试存储器500-1 分配第1匹配检测部16-1，可以对第2被测试存储器500-2分配第2匹配 检测部16-2。作为另一个例子，分配部20可按照测试图形对被测试存储器 500分配匹配检测部16，也可根据用户预先输入的值对被测试存储器500 分配匹配检测部16。
测试信号供给部14根据图形发生部12发生的测试图形，在不同的周 期中，从多个被测试存储器500分别输出状态信号。即，测试信号供给部 14对第1被测试存储器500-1给予状态参照指令，使之在第1周期中从第1 被测试存储器500-1输出表现对指令(比如写入指令)的处理状态的状态信 号(就绪或忙碌)。继而，测试信号供给部14对第2被测试存储器500-2 给予状态参照指令，使之在与第1周期不同的第2周期中，从第2被测试 存储器500-2输出表示对指令(比如写入指令)的处理状态的状态信号(就 绪或忙碌)。多个匹配检测部16各自接收以不同的周期输入的、从被分配部20分 配的对应的被测试存储器500所输出的状态信号，输出匹配信号。第1匹 配检测部16-1，作为一个例子，接收在第1周期中所输出的状态信号，在 第1周期中接收的状态信号成为就绪状态后，输出匹配信号。同时，第2 匹配检测部16-2，作为一个例子，按照接收在第2周期中所输出的状态信 号，在第2周期中接收的状态信号成为就绪状态后，输出匹配信号。
据此，多个匹配检测部16各自可对应被测试存储器500从就绪状态转 变成忙碌状态而停止匹配信号的输出。同时，多个匹配检测部16各自可对 应被测试存储器500从忙碌状态转变成就绪状态而输出匹配信号。即，多 个匹配检测部16各自通过写入指令的输入，使对应的被测试存储器500开 始写入处理后，与此对应停止匹配信号的输出，在对应的被测试存储器500 结束该写入处理后，与此对应而输出匹配信号。
判断部18，根据从多个匹配检测部16所输出的多个匹配信号的逻辑积， 判断多个被测试存储器500已经结束了多个指令的处理。即，判断部18根 据从多个匹配检测部16各自输出的匹配信号，判断多个被测试存储器500 已经全部结束了对被给予的指令(比如写入指令)的处理(比如写入处理)。 以此，图形发生部12能以多个被测试存储器500全部结束了指令的处理(比 如写入处理)为条件，从测试信号供给部14对多个被测试存储器500供给 新的指令。
作为一个例子，多个测量部22可分别根据对应的匹配检测部16输出 的匹配信号，对被分配给对应的匹配检测部16的被测试存储器500进行从 就绪状态变为忙碌状态的时刻起到从忙碌状态变为就绪状态的时刻止的忙 碌时间测量。即，多个测量部22各自可在对分配给对应的匹配检测部16的被测试存储器500提供了写入指令时，作为忙碌时间可以测量在该被测 试存储器500的写入时间。
根据如上所述的第1变形例的测试装置10，在对多个被测试存储器500 测试中，可以并行检测多个被测试存储器500各自的指令的处理状态。因 此，根据测试装置IO，作为一个例子，可以将多个被测试存储器500各自 结束了对指令的处理为条件，执行将下一个指令发给多个被测试存储器500 的测试图形。从而，通过测试装置10能够縮短被测试存储器500的处理到 完成为止的等候时间，从而縮短测试时间。并且，测试装置10，能并行测 量多个被测试存储器500各自的忙碌时间。
图3，表示本实施形态的第2变形例涉及的测试装置10的构成与被测 试存储器500。本变形例的测试装置10，采用了与图1所示的测试装置具 有相同符号、大体上相同的构成及功能的构件。因此，对于与图1表示的 部件大体上具有同样的构成及机能的构件，在图中标记相同的符号，下面 除了不同点以外，省略说明。
本变形例涉及的测试装置10，至少还包括1个输出端28、多个输入 端30、多个逻辑比较部32、多个选择部34和多个AND电路36。输出端 28与被测试信号供给部14连接。测试信号供给部14，通过输出端28对被 测试存储器500供给指令。
多个输入端30的每一个被多个逻辑比较部32共通连接。在本变形例 中，测试装置10，作为多个输入端30，具有第1 第10输入端30-1 30-10。
多个逻辑比较部32各自连接在从被测试存储器500到相应的测试装置 10的多个输入端30上。在本变形例中，测试装置IO作为多个逻辑比较部 32，具有第1逻辑比较部32-1及第2逻辑比较部32-2。多个逻辑比较部32分别具有多个逻辑比较电路40。多个逻辑比较电路 40， 一一对应于多个输入端30。在本变形例中，多个逻辑比较部32各自具 有作为多个逻辑比较电路40的第1 第10逻辑比较电路40-1 40-10。第 1 第10逻辑比较电路40-1 40-10，与第1 第10输入端30-l 30-10 一 一对应设置。多个逻辑比较电路40各自输出表现从对应的输入端30输入 的信号与被指定的期望值不一致的失效信号，或表示从对应的输入端30输 入的信号变为预先设定的期望值的匹配信号。
多个选择部34各自与多个逻辑比较部32任意一个对应设置。即多个 逻辑比较部32各自与1以上的选择部34对应连接。在本变形例中，测试 装置10，作为多个选择部34，配备第1 第4选择部34-1 34-4。第1选 择部34-1及第3选择部34-3，与第1逻辑比较部32-1对应。第2选择部 34-2及第4选择部34-4，与第2逻辑比较部32-2对应。
多个选择部34各自输入对应的逻辑比较部32具有的多个逻辑比较电 路40输出的多个信号。并且，多个选择部34各自选择已输入的多个信号 中的、被指定的l以上的信号而输出。多个选择部34，作为一个例子，各 自可以通过根据测试图形而动作的图形发生部12指定应该选择的信号，也 可以由用户的设定来指定想要预先选择的信号。
多个AND电路36，与多个选择部34—一对应设置。在本变形例中， 测试装置10，作为多个AND电路36，配备有第1 第4AND电路36-1 36-4。第1 第4AND电路36-1 36-4，与第1 第4选择部34-1 34-4 — 对一对应设置。
多个AND电路36分别对由对应的选择部34选择的1以上的信号进行 逻辑积演算。并且，多个AND电路36各自将逻辑积演算的结果作为匹配信号供给判断部18及对应的测量部22。
在本变形例中，多个测量部22 —对一对应于多个AND电路36设置。 在本变形例中，作为测试装置10的多个测量部22具备第1 第4测量部 22-1 22-4。第1测量部22-1 22-4，与第1 第4的AND电路36-1 36-4 一对一地对应设置。多个测量部22各自根据对应的AND电路36输出的匹 配信号，测量被测试存储器500或存储器库502的忙碌时间。
图4，表示有关本实施形态的第2变形例的逻辑比较部32的构成与输 入端30。多个逻辑比较电路40各自包括匹配检测器50、逻辑比较器52、 失效堆栈寄存器54、选择器56和保持寄存器58。
匹配检测器50在从对应的输入端30输入的信号成为预先被设定的期 望值后，输出相应的匹配信号。作为一个例子，匹配检测器50，可在从测 试信号供给部14向被测试存储器500供给对应的指令之前，由图形发生部 12设定期望值。
逻辑比较器52，在从对应的输入端30输入的信号与被指定的期望值不 一致时，分别输出失效信号。作为一个例子，比如匹配检测器50，可根据 图形发生部12发生的测试图形指定的定时中，顺次设定由该测试图形指定 的期望值。
失效堆栈寄存器54，保持从逻辑比较器52输出的失效信号。即，失效 堆栈寄存器54从逻辑比较器52 —旦输出失效信号的话，之后将持续输出 失效信号。
在将该逻辑比较电路40中包含的匹配检测器50作为图1表示的匹配 检测部16使之发挥作用时，选择器56选择从匹配检测器50所输出的匹配 信号输出。同时，选择器56在将该逻辑比较电路40作为以逻辑比较处理为目的电路使之发挥作用时，选择从失效堆栈寄存器54所输出的失效信号 输出。作为一个例子，可由根据测试图形做动作的图形发生部12控制选择 器56。
保持寄存器58，在指定的定时中输入由选择器56输出的信号并保持。 即，保持寄存器58在指定的定时中一旦输入了由选择器56输出的失效信 号或匹配信号，之后将持续输出该失效信号或匹配信号。保持寄存器58能 与他的逻辑比较电路40同步输出失效信号或匹配信号。
此处，在被测试存储器500的测试中，各逻辑比较部32所具有的多个 匹配检测器50里面，连接被测试存储器500的状态输出端504的输入端30 所连接的匹配检测器50作为图1或图2所示的匹配检测部16而发挥作用。 比如，图形发生部12按照测试图形将期望值供给连接被测试存储器500的 状态输出端504的输入端30所连接的逻辑比较电路40中包含的匹配检测 器50。并且，图形发生部12，使该逻辑比较电路40中包含的选择器56选 择从匹配检测器50输出的信号。从而，连接状态输出端504的输入端30 所连接的匹配检测器50，可作为匹配检测部16发挥作用。
多个选择部34可从对应的逻辑比较部32所具有的多个匹配检测器50 里面，分别选择包含作为匹配检测部16而发挥作用的匹配检测器50的逻 辑比较电路40输出的匹配信号。比如，图形发生部12，根据测试图形，使 多个选择部34各自将连接状态输出端504的输入端30所连接的逻辑比较 电路40输出的信号作为匹配信号选择。并且，多个选择部34各自通过对 应的AND电路36，将所选择的匹配信号提供给判断部18及对应的测量部 22。
同时，如果多个被测试存储器500并行测试，本变形例涉及的分配部20，将多个逻辑比较部32分别分配给多个被测试存储器500中的任何一个。 这样，分配部20可使逻辑比较部32中包含的匹配检测器50作为对于被分 配的被测试存储器500的匹配检测部16而发挥作用。同时，在多个存储器 库502并行测试时，本变形例的分配部20对多个存储器库502中的任何 一个存储器库分配多个逻辑比较部32中的每一个比较部。以此，分配部20 可使逻辑比较部32包含的匹配检测器50作为对于被分配的存储器库502 的匹配检测部16而发挥作用。
根据上述第2变形例的测试装置10，当多个被测试存储器500并行测 试时，测试具有多个存储器库502的被测试存储器500时的各种情况下， 能并行检测多个被测试存储器500及多个存储器库502各自的指令的处理 状态。依此，作为一个例子，在以上的各种场合中，根据测试装置10，能 以多个被测试存储器500以及多个存储器库502分别对指令进行处理并已 经结束作为条件，执行将下面的指令传递给多个被测试存储器500的测试 图形，并且，在以上的各场合中，根据测试装置10,能够并行测量多个被 测试存储器500的各自的忙碌时间。
图5，表示在第2变形例涉及的测试装置10测试作为闪存的1个被测 试存储器500 (DUT1)时的第1连接例。本例涉及的测试装置10对作为闪 存的1个被测试存储器500 (DUT1)进行测试。
被测试存储器500具有各种的控制端(/CE， CLE， ALE， /WE， /RE， /WP)、 1/0端(I/O0 I/O7)和、RY/BY端。1/0端输入输出数据。RY/BY 端，是状态输出端504的一个例子。被测试存储器500输出来自该被测试 存储器500的表示忙碌状态或就绪状态的状态信号。
在本例中，输出端28连接控制端。同时，第1 第8输入端30-1 30-8连接I/O端。第9输入端30-9连接RY/BY端。
图6表示图5所示的情况时的选择部34的选择例。在本例中，分配部 20根据第1分配信号，对被测试存储器500 (DUT1)分配第1逻辑比较部 32-1。此外，分配部20，也可不分配第2逻辑比较部32-2给任一个被测试 存储器500。其结果是，第2逻辑比较部32-2中包含的多个逻辑比较电路 40在本例中不被使用。同时，作为一个例子，分配部20按照对应于测试图 形而工作的图形发生部12的控制，输出第1分配信号及输出第2分配信号。
在本例中，第l逻辑比较部32-l中包含的第9逻辑比较电路40-9，连 接到作为被测试存储器500(DUT1 )的状态输出端504而发挥作用的RY/BY 端所连接的第9输入端30-9。结果，第1逻辑比较部32-1中包含的第9逻 辑比较电路40-9，具有作为分配给被测试存储器500 (DUT1)的匹配检测 部16的功能。因此,第1逻辑比较部32-1中包含的第9逻辑比较电路40-9， 接受从被测试存储器500 (DUT1)的RY/BY端(状态输出端504)输出的 状态信号，当该状态信号成为就绪状态时，对应输出匹配信号。
在本例中，第1选择部34-1,选择对应的第1逻辑比较部32-1具有的 多个逻辑比较电路40中的、具有作为匹配检测部16功能的第9逻辑比较 电路40-9。并且，第1选择部34-1，通过第1AND电路36-1对判断部18 及对应的第1测量部22-l供给所选择的第9逻辑比较电路40-9输出的信号。 此外，第2 第4选择部34-l 34-4，可以不选择对应的逻辑比较部32具 有的任一个逻辑比较电路40。同时，第1 第4选择部34-1 34-4，基于 根据测试图形动作的图形发生部12的控制，选择信号。
如上所述，根据本例涉及的测试装置10，在进行具有1个库的闪存的 l个被测试存储器500 (DUT1)的测试中，可以检测出该被测试存储器500的指令处理状态。并且，根据本例涉及的测试装置10，可以通过第1测量 部22-1 ，测量被测试存储器500忙碌时间。
图7，表示根据第2变形例涉及的测试装置10在并行测试作为闪存的 第1被测试存储器500-1 (DUT1)及第2被测试存储器500-1 (DUT2)中 的第2连接例。另外，第2连接例，因为与图5及图6所表示的第1连接 例大体上采用同样的连接关系及动作，所以，除了不同点外，省略说明。
本例涉及的测试装置10，对是闪存的第1被测试存储器500-1 (DUT1) 及第2被测试存储器500-2(DUT2)进行并行测试。第1被测试存储器500-1 及第2被测试存储器500-2，因为与图5表示的被测试存储器500相同，所 以省略说明。
第1被测试存储器500-1及第2被测试存储器500-2，将写入控制信号 (WE)及读出控制端(RE)之外的控制端共通连接。在本例中，输出端 28，连接在写入控制信号(WE)及读出控制端(RE)之外的端子共通连接 的控制端。
第1被测试存储器500-1及第2被测试存储器500-2,共通连接I/O端。 第l 第8输入端30-l 30-8，连接被共通连接的I/0端。同时，第9输入 端30-9，与第1被测试存储器500-1 (DUT1)的RY/BY端连接。第10输 入端30-10，与第2被测试存储器500-2 (DUT2)的RY/BY端连接。
图8表示在图7所示的情况下的选择部34的选择例。在本例中，分配 部20根据第1分配信号对第1被测试存储器500-1 (DUT1)分配第1逻辑 比较部32-l，根据第2分配信号对第2被测试存储器500-2 (DUT2)分配 第2逻辑比较部32-2。
在本例中，在第1逻辑比较部32-1里包含的第9逻辑比较电路40-9，连接到具有作为第1被测试存储器500-1 (DUT1)的状态输出端504作用 的RY/BY端被连接的第9输入端30-9上。这个结果使第1逻辑比较部32-1 中包含的第9逻辑比较电路40-9,发挥作为对第1被测试存储器500-1
(DUTO分配的匹配检测部16的作用。因此，第1逻辑比较部32-1中包 含的第9逻辑比较电路40-9，接收从第1被测试存储器500-1 (DUT1)的 RY/BY端(状态输出端504)输出的状态信号，在该状态信号成为就绪状 态时输出匹配信号。
同时在本例中，在第2逻辑比较部32-1里包含的第10逻辑比较电路 40-10，连接到具有作为第2被测试存储器500-2 (DUT2)的状态输出端504 作用的RY/BY端被连接了的第10输入端30-10。结果使第2逻辑比较部32-2 中包含的第10逻辑比较电路40-10，发挥作为对第2被测试存储器500-2
(DUT2)分配的匹配检测部16的作用。因此，第2逻辑比较部32-2中包 含的第10逻辑比较电路40-10，接收从第2被测试存储器500-2 (DUT2) 的RY/BY端(状态输出端504)所输出的状态信号，在该状态信号成为就 绪状态时输出匹配信号。
在本例中，第1选择部34-1，在对应的第1逻辑比较部32-1具有的多 个逻辑比较电路40里面，选择作为匹配检测部16发挥作用的第9逻辑比 较电路40-9。并且，第1选择部34-1，借助第1AND电路36-1，对判断部 18及对应的第1测量部22-1供给所选择的第9逻辑比较电路40-9输出的 信号。
同时在本例中，第2选择部34-2，在对应的第2逻辑比较部32-2具有 的多个逻辑比较电路40里面，选择作为匹配检测部16发挥作用的第10逻 辑比较电路40-10。并且，第2选择部34-2，借助第2AND电路36-2，对判断部18及对应的第2测量部22-2供给所选择的第10逻辑比较电路40-10 输出的信号。不过，第3 第4选择部34-3 34-4可以不选择对应的逻辑 比较部32所具有的任一逻辑比较电路40。
如上所述，根据本例涉及的测试装置10，可以在具有1个库的闪存的 第1被测试存储器500-1 (DUT1)及第2被测试存储器500-2 (DUT2)的 测试中，并行检测该2个被测试存储器500指令的处理状态。并且，根据 本例涉及的测试装置10，能够根据第1测量部22-1测量第1被测试存储器 500-1 (DUT1)的忙碌时间，且可与其并行利用第2测量部22-2测量第2 被测试存储器500-2 (DUT2)的忙碌时间。
图9，表示由第2变形例涉及的测试装置10对具有2个库的闪存，即 第3被测试存储器500-3 (DUT3)及第4被测试存储器500-3 (DUT4)进 行并行测试时的第3连接例。图10表示图9所示的第3被测试存储器500-3 (DUT3)及第4被测试存储器500-3 (DUT4)的数据输出端(TDO)的状 态的输出例。另外，由于第3连接例中采用了与图5及图6所示的第1连 接例大体上同样的连接关系及动作，所以除了以下不同点之外，省略其说 明。
本例的测试装置10并行测量具有2个库的闪存，即第3被测试存储器 500-3(DUT3)及第4被测试存储器500-4(DUT4)。第3被测试存储器500-3 (DUT3)及第4被测试存储器500-4 (DUT4)，具有各种的控制端(ALE， CLE, /WE， /RE， TCLK， TMS)、 LPCT对应的数据输入端(TDI)和与 LPCT对应的数据输出端(TDO)。
第3及第4被测试存储器500-3及500-4的数据输出端(TDO)，具有 作为状态输出端504的作用。即，第3及第4被测试存储器500-3及500-4，在状态参照指令被输入后，从数据输出端(TDO)输出第1个库(BANK 1) 及第2个库(BANK2)的状态。
在这种情况下，第3及第4被测试存储器500-3及500-4，在不同的周 期中输出第1个库的状态及第2个库的状态。例如，如图10所示，第3被 测试存储器500-3 (DUT3)及第4被测试存储器500-3 (DUT4)，在第6 号周期(DQ5)中输出第1个库的就绪/忙碌状态，在第7号周期(DQ6) 中输出第2个库的就绪/忙碌状态。
在本例中，输出端28由控制端及数据输入端(TDI)连接。第1输入 端30-l由第3被测试存储器500-3 (DUT3)的数据输出端(TDO)连接。 第2输入端30-2由第4被测试存储器500-4 (DUT4)的数据输出端(TDO) 连接。
图11表示图9所示的情况中的选择部34的选择例。在本例中，分配 部20，对第1库(BANKO分配第1逻辑比较部32-1，对第2个库(BANK2) 分配第2逻辑比较部32-2。更详细地，在输出有第l库(BANK1)的状态 的周期中，分配部20根据第1分配信号，使第1逻辑比较部32-1中包含的 多个逻辑比较电路40各自被作为匹配检测部16而发挥作用。同时，分配 部20根据第2分配信号，在第2个库(BANK2)的状态被输出的周期中， 使第2逻辑比较部32-2中包含的多个逻辑比较电路40各自作为匹配检测部 16而发挥作用。
在本例中，因为第1逻辑比较部32-1中包含的第1逻辑比较电路40-l， 连接到第1输入端30-1，所以，其具有分配给第3被测试存储器500-3 (DUT3)的第l库(BANK1)的匹配检测部16的作用。因此，第1逻辑 比较部32-1中包含的第1逻辑比较电路40-1，接收被第3被测试存储器500-3 (DUT3)的数据输出端(TDO)输出的第1库(BANK1)的状态信 号，在该状态信号成为就绪状态后，对应输出匹配信号。
另外，在本例中，因为第1逻辑比较部32-1包含的第2逻辑比较电路 40-2连接到第2输入端30-2，所以，其具有分配给第4被测试存储器500-4 (DUT4)的第l库(BANK1)的匹配检测部16的作用。因此，第1逻辑 比较部32-1中包含的第2逻辑比较电路40-2，接收被第4被测试存储器 500-4 (DUT4)的数据输出端(TDO)输出的第1库(BANK1)的状态信 号，当该状态信号成为就绪状态，对应输出匹配信号。
在本例中，因为第2逻辑比较部32-2包含的第1逻辑比较电路40-l连 接到第1输入端30-1，所以具有分配给第3被测试存储器500-3 (DUT3) 的第2个库(BANK2)的匹配检测部16的作用。因此，第2逻辑比较部 32-2中包含的第1逻辑比较电路40-1，接收被第3被测试存储器500-3 (DUT3)的数据输出端(TDO)输出的第2个库(BANK2)的状态信号， 在该状态信号成为就绪状态时，对应输出匹配信号。
同时在本例中，在第2逻辑比较部32-1里包含的第2逻辑比较电路 40-2，因为连接到第2输入端30-2，所以具有对分配给第4被测试存储器 500-4 (DUT4)的第2个库(BANK2)的匹配检测部16的作用。因此，第 2逻辑比较部32-2中包含的第2逻辑比较电路40-2，接收被第4被测试存 储器500-4 (DUT4)的数据输出端(TDO)输出的第2个库(BANK2)的 状态信号，在该状态信号成为就绪状态时，对应输出匹配信号。
在本例中，第1选择部34-1从具有对应的第1逻辑比较部32-1的多个 逻辑比较电路40中，选择第1逻辑比较电路40-l。并且，第1选择部34-1， 通过第1AND电路36-1，对判断部18及对应的第1测量部22-1供给所选择的第1逻辑比较电路40-1输出的信号。第2选择部34-2，从具有对应的 第2逻辑比较部32-2的多个逻辑比较电路40中，选择第1逻辑比较电路 40-1。并且，第2选择部34-2，通过第2AND电路36-2，向判断部18及对 应的第2测量部22-2供给所选择的第1逻辑比较电路40-l输出的信号。
第3选择部34-3从具有对应的第1逻辑比较部32-1的多个逻辑比较电 路40中，选择第2逻辑比较电路40-2。并且，第3选择部34-3，通过第 3AND电路36-3向判断部18及对应的第3测量部22-3供给所选择的第2 逻辑比较电路40-2输出的信号。第4选择部34-4，从具有对应的第2逻辑 比较部32-2的多个逻辑比较电路40中，选择第2逻辑比较电路40-2。并 且，第4选择部34-4，通过第4AND电路36-4，向判断部18及对应的第4 测量部22-4供给所选择的第2逻辑比较电路40-2输出的信号。
根据上面所述的本例涉及的测试装置10，在具有LPCT对应的2个库 的闪存，即第3被测试存储器500-3 (DUT3)及第4被测试存储器500-4 (DUT4)的测试中，可以对每库并行检测这2个被测试存储器500指令的 处理状态。并且，根据本例的测试装置IO，能够在每个库并行检测这2个 被测试存储器500忙碌时间。
图12，表示在通过第2变形例涉及的测试装置10并行测试具有1库的 闪存，即第5 第8被测试存储器500-5 500-8 (DUT5 8)时的第4连接 例。另外，第4连接例，因为与图5及图6表示的第l连接例大体上采用 同样的连接关系及动作，因此，除了不同点外，省略其说明。
本例涉及的测试装置10，并行测试第5 第8被测试存储器500-5 500-8 (DUT5 8)闪存。第5 第8被测试存储器500-5 500-8，具有各 种控制端(ALE， CLE， /WE， /RE， PTEN， PTCLK)、以及与LPCT对应的4条数据输入输出端(DQ0， DQ1， DQ2， DQ3)。
第5 第8被测试存储器500-5 500-8的数据输入输出端(DQ0 3)， 作为状态输出端504而发挥作用。即，第5 第8被测试存储器500-5 500-8，如果被输入状态参照指令的话，则在所规定的周期中，从数据输入 输出端(DQ0 3)输出状态。
在本例中，输出端28，被控制端及数据输入输出端(DQ0 3)连接。 并且，测试信号供给部14，对第5被测试存储器500-5及第6被测试存储 器500-6，经由输出端28给予指令，使之在互相不同的周期中输出状态。 同时，测试信号供给部14，在对第7被测试存储器500-7及第8被测试存 储器500-8，经由输出端28给予指令，使之在互相不同的周期中输出状态。
同时，在本例中，第l 4输入端30-l 30-4，与第5及第6被测试存 储器500-5、 500-6 (DUT5， 6)的数据输入输出端(DQ0 3)连接。第5 第8输入端30-5 30-8，与第7及第8被测试存储器500-7、 500-8 (DUT7， 8)的数据输入输出端(DQ0 3)连接。
图13,表示在图12所示的情况中的选择部34的选择例。在本例中， 分配部20，对第5被测试存储器500-5及第7被测试存储器500-7分配第1 逻辑比较部32-l。更详细内容，分配部20，根据第l分配信号，在输出第 5被测试存储器500-5及第7被测试存储器500-7状态的周期中，使第1逻 辑比较部32-1中包含的多个逻辑比较电路40各自发挥作为匹配检测部16 的功能。
同时,分配部20，对第6被测试存储器500-6及第8被测试存储器500-8 分配第2逻辑比较部32-2。更详细内容，分配部20，根据第2分配信号， 在输出第6被测试存储器500-6及第8被测试存储器500-8状态的周期中，使第2逻辑比较部32-2中包含的多个逻辑比较电路40各自发挥作为匹配检 测部16的功能。
在本例中，第1逻辑比较部32-l所包含的第1 4逻辑比较电路40-1 4,因为连接到第1 4输入端30-1 4，所以具有作为对第5被测试存储器 500-5分配的匹配检测部16的功能。因此，第1逻辑比较部32-1中包含的 第1 4逻辑比较电路40-1 4，接收从第5被测试存储器500-5的数据输 入输出端(DQ0 3)所输出的状态信号，与该状态信号成为就绪状态相对 应，输出匹配信号。
同时，在本例中，在第1逻辑比较部32-1所包含的第5 第8逻辑比 较电路40-5 8，因为连接到第5 第8输入端30-5 8，所以具有作为对 第7被测试存储器500-7分配的匹配检测部16的功能。因此，第1逻辑比 较部32-1中包含的第5 第8逻辑比较电路40-5 8，接收从第7被测试存 储器500-7数据输入输出端(DQ0 3)所输出的状态信号，与该状态信号 成为就绪状态相对应输出匹配信号。
在本例中，在第2逻辑比较部32-2中包含的第1 4逻辑比较电路 40-1 4，因为连接到第1 4输入端30-1 4，所以具有作为对第6被测试 存储器500-6分配的匹配检测部16的功能。因此，第2逻辑比较部32-2中 包含的第1 4逻辑比较电路40-1 4，接收从第6被测试存储器500-6数 据输入输出端(DQ0 3)所输出的状态信号，与该状态信号成为就绪状态 相对应输出匹配信号。
同时，在本例中，在第2逻辑比较部32-1中包含的第5 第8逻辑比 较电路40-5 8，因为连接到第5 第8输入端30-5 8，所以具有作为对 第8被测试存储器500-8分配的匹配检测部16的功能。因此，第2逻辑比较部32-2中包含的第5 第8逻辑比较电路40-5 8，接收从第8被测试存 储器500-8数据输入输出端(DQ0 3)所输出的状态信号，与该状态信号 成为就绪状态相对应输出匹配信号。
在本例中，第1选择部34-1选择对应的第1逻辑比较部32-1具有的多 个逻辑比较电路40里面的第1 4逻辑比较电路40-1 4。并且，第l选择 部34-1，经由第1AND电路36-1，对判断部18及对应的第1测量部22-1 供给所选择的第1 4逻辑比较电路40-1 4输出的信号。第2选择部34-2， 从对应的第2逻辑比较部32-2具有的多个逻辑比较电路40里面选择第l 4逻辑比较电路40-1 4。并且，第2选择部34-2，经由第2AND电路36-2， 对判断部18及对应的第2测量部22-2供给所选择的第1 4逻辑比较电路 40-l 4输出的信号。
第3选择部34-3，选择对应的第1逻辑比较部32-1具有的多个逻辑比 较电路40里面的第5 第8逻辑比较电路40-5 8。并且，第3选择部34-3， 经由第3AND电路36-3，对判断部18及对应的第3测量部22-3供给所选 择的第5 第8逻辑比较电路40-5 8输出的信号。第4选择部34-4，选择 对应的第2逻辑比较部32-2具有的多个逻辑比较电路40里面的第5 第8 逻辑比较电路40-5 8。并且，第4选择部34-4，经由第4AND电路36-4， 对判断部18及对应的第3测量部22-4供给选择的第5 第8逻辑比较电路 40-5 8输出的信号。
如上所述，根据本例涉及的测试装置10，在是LPCT对应的闪存，即 第5 第8被测试存储器500-5 500-8 (DUT5 8)的测试中，能够并行检 测这4个被测试存储器500的指令的处理状态。进一步，根据本例涉及的 测试装置10，能够并行检测这4个被测试存储器500的忙碌时间。上面用实施形态说明了本发明，不过，本发明的技术的范围不受上述 的实施形态记载的范围所限定。本领域技术人员明白，可对上述实施形态 进行多种多样的变更或改良，并且根据本申请的权利要求范围的记载可明 确，实施上述变更和改良后的形态也包含在本发明的技术范围内。
权利要求
1、一种测试装置，是测试被测试存储器的测试装置，其包括测试信号供给部，对被测试存储器供给分别访问被测试存储器的多个指令；多个匹配检测部，分别接收从被测试存储器的状态输出端输出的表示各自的所述指令的处理状态的状态信号，在所述状态信号成为就绪状态时，分别输出匹配信号；判断部，根据被所述多个匹配检测部输出的多个所述匹配信号的逻辑积，判断所述被测试存储器已经结束了所述多个指令的处理；以及，分配部，在具有多个存储器库的被测试存储器的测试中，与所述多个存储器库的每一个相对应地分配所述多个匹配检测部的每一个；在具有所述多个存储器库的被测试存储器的测试中，所述多个匹配检测部分别接收在从被测试存储器的所述状态输出端以不同的周期由所述存储器库分别输出的、表示各个所述指令的处理状态的所述状态信号中，对应的所述存储器库的所述状态信号；输出所述匹配信号。
2、 根据权利要求1记载的测试装置，是将多个被测试存储器，共通连接各个被测试存储器的所述状态输出端后，并连接到所述测试装置上进行共通i/o测试，其中，所述分配部，与多个被测试存储器的每一个对应地分配所述多个匹配检测部的每一个；所述测试信号供给部，在不同的周期中，使所述多个被测试存储器分别输出所述状态信号；所述多个匹配检测部分别接收在不同周期被输入的、从对应的所述被测试存储器输出的所述状态信号，输出所述匹配信号；所述判断部，根据从所述多个匹配检测部输出的多个所述匹配信号的逻辑积，判断所述多个被测试存储器已经结束了所述多个指令的处理。
3、 根据权利要求2记载的测试装置，还包括多个测量部，其与所述多个匹配检测部对应设置，根据所对应的所述匹配检测部输出的所述匹配信号，分别测量接收到所述指令的所述被测试存储器或所述存储器库的忙碌时间。
4、 根据权利要求3记载的测试装置，包括多个逻辑比较部，由被测试存储器向该测试装置的多个输入端连接；各个所述逻辑比较部包括多个匹配检测器，其与所述多个输入端对应设置，在从对应的所述输入端输入的信号成为预先设定的期望值时，分别输出匹配信号；多个逻辑比较器，与所述多个输入端对应设置，在对应的所述输入端输入的信号与所指定的期望值不一致时，分别输出失效信号；在各个所述逻辑比较部具有的所述多个匹配检测器中，由所述被测试存储器的状态输出端连接的所述输入端所连接的所述匹配检测器，作为所述匹配检测部而发挥作用，并且，还包括，与所述多个逻辑比较部对应设置，选择所对应的所述逻辑比较部具有的所述多个匹配检测器中，具有作为所述匹配检测部功能的所述匹配检测器输出的所述匹配信号，并分别供给所述判断部及对应的所述测量部的多个选择部。
全文摘要
本发明提供一种测试装置，其具有多个匹配检测部，分别接收从被测试存储器的状态输出端输出的表示各自的指令的处理状态的状态信号，在状态信号成为就绪状态后，各自输出匹配信号；判断部，根据被多个匹配检测部输出的多个匹配信号的逻辑积，判断被测试存储器已经结束了多个指令的处理；以及，分配部，在具有多个存储器库的被测试存储器的测试中，与多个存储器库各自对应分别分配多个匹配检测部；在具有多个存储器库的被测试存储器的测试中，多个匹配检测部分别接收在从被测试存储器的状态输出端以不同周期由存储器库分别输出的、表示各个指令的处理状态的状态信号中，对应的存储器库的状态信号后，输出匹配信号。
文档编号G11C29/56GK101627446SQ20078005207
公开日2010年1月13日 申请日期2007年3月9日 优先权日2007年3月9日
发明者佐藤新哉, 土井优 申请人:爱德万测试株式会社