半导体器件和测试半导体器件的方法

专利名称：半导体器件和测试半导体器件的方法
技术领域：
本发明涉及半导体器件和测试半导体器件的方法。具体地说，本 发明涉及测试具有使用不同数据存储方法的多个存储器的半导体器件 的方法。
背景技术：
近年随着系统的复杂化和功能性的增强，MCP (多芯片封装)已 经投入实际使用。MCP在同一封装内具有使用不同数据存储方法的多 个存储器(具有不同的结构)。因此，存储器容量不断增加。需要在出货之前对这些存储器进行功能检查的测试。不过，随着包括在同一 封装内的存储器的容量和种类增加得更多，进行测试所需的测试时间 就越长。结果，测试成本增加，因此产生无法以低价来提供半导体器 件的问题。由于这个原因，需要有能够减少测试时间和测试成本的半 导体器件和测试该半导体器件的方法。在日本未决公开专利申请JP-P 2001-067895A (对应于US 6,647,522 (Bl))中公开了减少测试时间和测试成本的第一现有技术。 在第一现有技术中，如JP-P 2001-067895A的图l所示，半导体器件(31) 包括具有不同结构的存储器电路(32， 33)，操作控制扫描链(34)， 信号控制电路(35, 36)，故障确定电路(37， 38)以及作为信号合 成电路的OR电路(39),提供其对这些存储器电路进行工作测试。这 些元件是在单个芯片上形成的。在第一现有技术中，通过将一个测试 模式数据同时提供给这些存储器电路(32， 33)并且对这些存储器电 路(32， 33)进行工作测试，减少了测试时间。在日本未决公开专利申请JP-P 2002-304898A中公开了减少测试时间和测试成本的第二现有技术。在第二现有技术中，如JP-P2002- 304898A的图2和图4中所示，在将预定数据写入到SRAM芯片 的每一个存储器单元之后，SRAM芯片的电源电压VDDS被设置为低 于普通电平，SRAM芯片的芯片启用信号幷CE的信号电平被设置为高 电平"H"，以便将SRAM芯片设置为备用状态。在该数据保持时间， 进行了闪存芯片的各种测试，导致测试时间的减少。在日本未决公开专利申请JP-P 2003-346499A (对应于US 6,826,101 (B2))中公开了减少测试时间和测试成本的第三现有技术。 在第三现有技术中，如JP-P 2003-346499A的图1 (第一实施例)、图 2 (第一测试模式)和图3 (图1中的数据写入测试的流程图)所示， 在包括有闪存ROM (40)和逻辑电路(30)的半导体器件中，在闪存 ROM的写入周期中测试逻辑电路(30)(当不需要输入测试模式时的 等待时间)。半导体器件具有切换装置，用于根据从控制外部端子(53-2) 输入的模式选择信号"mode"来选择用于测试逻辑电路(30)的输入 路径或用于测试闪存ROM (40)的输入路径。下面来详细描述第三现有技术。首先，程序运行(JP-P2003- 346499A的图3中的步骤SI ),并且经过用于写入闪存ROM(40) 的模式输入周期T1 (图2， JP-P 2003-346499A的图3中的步骤S2)。 此时，根据模式选择信号"mode"，选择器(62-11、 62-12、 62-21、...) 被切换到逻辑电路(30)侧，并且来自外部端子(51-1、 51-2、...)的 测试数据路径被从闪存ROM (40)侧切换到逻辑电路(30)侧(JP-P 2003-346499A的图3中的步骤S3)。由于闪存ROM (40)在写入周 期T2 (200(is)中处于等待状态(图2和JP-P 2003-346499A的图3中 的步骤S4)，因此在等于写入周期T2的逻辑模式输入周期T3期间， 用于测试该逻辑电路(30)的逻辑测试模式被以200ps以下的时间输 入到外部端子(51-1， 51-2，...)(图2和JP-P 2003-346499A的图3 中的步骤S5)。在步骤S5输入的逻辑测试模式被通过选择器(61-11、 61-12、 62-11、 62-1、 63-11、 63-12、...)发送到逻辑电路(30)。然后，在逻辑电路(30)进行测试操作，并且通过选择器(63-31、 62-21、 61-31、...)从外部端子(51-1，...)输出测试结果。测试结果是由测 试器所测试的，用于检查逻辑电路(30)是否正常工作。同时，在闪 存ROM (40)的写入周期T2中，第一单词的存储器测试模式被写入 到用于一个单词的存储器单元。当已经经过了 200(^3的，时间和写入周 期T2时，根据模式选择信号"mode"，将选择器(62-ll、62-12、62-21、...) 切换到闪存ROM (40)侧，并且将测试数据路径从逻辑电路(30)侧 切换到闪存ROM (40)侧(JP-P 2003-346499A的图3中的步骤S6)。 确定是否完成所有比特到闪存ROM (40)的写入。在这种情况下，由 于仅有一个单词被写入(JP-P 2003-346499A的图3中的步骤S7中的"No")，因此过程返回到步骤S2并且第二个单词的存储器测试模式 被以上述方式写入到闪存ROM(40)中用于第二个单词的存储器单元。 当上述处理重复执行的次数为闪存ROM (40)的存储器单元的个数并 且完成存储器测试模式的所有比特时，程序的执行终止(JP-P 2003-346499A中的图3中的步骤S7和步骤S8的"YES")。当程序 的执行终止时，通过选择器(63-41、 62-21、 61-31、...)从外部端子(52-1，...)输出所有比特的数据。通过测试器测试所读取的数据，以 检查闪存ROM是否正常工作。在日本未决公开专利申请JP-A-Heisei 07-013954中公开了与减少 测试时间和测试成本有关的第四现有技术。在第四现有技术中，如 JP-A-Heisei 07-013954的图1所示，微计算机具有EEPROM (12)和 用于通过程序控制包括EEPROM (12)的整个微计算机的CPU (11)。 微计算机具有屏蔽专用测试电路(16)和屏蔽计数寄存器。屏蔽专用 测试电路(16)通过对EEPROM (12)的所有或部分存储区域进行写 入和擦除数掛来执行屏蔽，而与在与EEPROM(12)不相关的CPU(ll) 的控制下进行的测试无关。此时，屏蔽专用测试电路(16)根据数据 写入或数据擦除的至少其中之一来计数屏蔽的次数。屏蔽计数寄存器 是由该EEPROM或另一 EEPROM形成的，并且在其中存储屏蔽专用 测试电路(16)的计数。我们已经发现，现有技术具有如下问题。根据第一现有技术， 一个测试模式被同时提供给多个存储器电路。 由于这个原因，可以将第一现有技术应用到其中多个存储器电路为诸如RAM的同一存储器类型的情况。不过，也有一个问题，由于诸如内 容和速度的测试条件之间的差别，无法同时测试诸如RAM和闪存存储 器等使用不同数据存储方法的存储器。第二现有技术没有具体地描述控制闪存芯片以便在数据保持期间 的同时进行测试的方式。例如，在SRAM芯片的存储器容量或IO端子 的数目不同于闪存存储芯片的存储器容量或IO端子数目的情况下，控 制SRAM芯片和闪存存储芯片的每一个地址端子和IO端子的方法不清 楚。进而，根据第二现有技术，由于闪存芯片是在SRAM芯片的电源 电压VDDS被降低的状态下进行测试的，因此当将电源提供到SRAM 芯片和来自同一电源的闪存存储器芯片时，无法同时测试SRAM芯片 和闪存存储器芯片。根据第三现有技术，通过在闪存ROM (40)的写入周期中对另一 电路(逻辑电路(30))进行测试，可以减少测试时间。不过，由于 另一电路的测试是通过针对闪存ROM (40)的一个单词的写入周期的 单元来进行的，因此存在一个问题，即无法同时进行具有较长测试时 间的测试。也就是说， 一个试图将第三现有技术应用到闪存ROM(40) 和DRAM，并且在闪存ROM (40)的写入周期中进行DRAM数据保 持测试，针对闪存ROM(40)的一个单词的写入周期一般为几个i^s至 几百个)is，而DRAM数据保持测试一般需要几百个ms的测试时间。 因此，在第三现有技术中，可以同时测试闪存ROM (40)的测试的内 容受到限制，并且因此，无法获得减少测试时间的效果。另外，闪存 ROM (40)的写入周期被设置为长于同时进行测试所需的时间，不能 不利地保证写入周期的具体规范。发明内容本发明目的是解决一个或多个上述问题，或者至少部分地改善上 述问题。在一个实施例中，半导体器件包括第一存储器；以及第二 存储器。第一存储器包括第一存储器单元阵列，其被配置以被分成 多个扇区；擦除时间设置寄存器，其被配置以保持扇区擦除保证时间， 以确保用于擦除存储在一个扇区中的数据的擦除时间；以及第一控制 电路，其被配置以执行扇区擦除测试，其中在扇区擦除保证时间内擦 除在从多个扇区中选择的至少一个所选扇区中存储的数据。第二存储 器包括第二存储器单元阵列，其被配置以具有不同于第一存储器单 元阵列的数据存储系统；以及第二控制电路，其被配置以在执行扇区 擦除测试的同时关于第二存储器单元阵列执行数据保持测试。在另一实施例中，测试半导体衬底的方法包括提供半导体器件， 其中该半导体包括第一存储器，包括被分成多个扇区的第一存储器 单元阵列和擦除时间设置寄存器，以及第二存储器，包括具有不同于 第一存储器单元阵列的数据存储系统的第二存储器单元阵列；在擦除时间设置寄存器中设置扇区擦除保证时间，以保证用于擦除存储在一 个扇区中的数据的擦除时间；执行扇区保证测试，其中在扇区擦除保 证时间内擦除存储在从多个扇区中选择的至少一个所选扇区中的数 据；以及在执行扇区擦除测试的同时关于第二存储器单元阵列执行数 据保持测试。在另一实施例中，测试半导体衬底的方法包括提供半导体器件， 其中的半导体包括第一存储器，包括被分成多个扇区的第一存储器单元阵列和擦除时间设置寄存器，第二存储器，包括具有不同于第一 存储器单元阵列的数据存储系统的第二存储器单元阵列，以及BIST(内 置自测试)电路；BIST电路在擦除时间设置寄存器中设置扇区擦除保 证时间，以保证用于擦除存储在一个扇区中的数据的擦除时间；BIST 电路执行扇区保证测试，其中在扇区擦除保证时间内擦除存储在从多个扇区中选择的至少一个所选扇区中的数据；并且BIST电路在执行扇区擦除测试的同时关于第二存储器单元阵列执行数据保持测试。由于根据本发明的半导体器件包括设置用于第一存储器中的一个 扇区的擦除时间的保证值(扇区擦除保证时间)的擦除时间设置寄存 器，因此在对多个扇区中的所选扇区中存储的擦除数据依序执行"多 扇区保证测试"的情况下可以保证用于一个扇区的擦除时间。通过在 执行"多扇区保证测试"的情况下激活第二存储器以便测试第二存储 器，以及同时，能够同时进行诸如第二存储器的数据保持测试和第一 存储器的测试的需要长时间的测试。例如，由于一个扇区的擦除时间一般为几百个ms，因此在其中在擦除时间设置寄存器中将一个扇区的 扇区擦除保证时间设置为500ms的情况下，当执行"八个扇区的擦除" 时，总共需要保留4秒，结果可以同时进行诸如第二存储器的数据保 持测试的需要长时间的测试。


下面通过对某一优选实施例进行详细的描述并且结合附图，将使 本发明的上述和其他目标、优势和特征更加清楚，其中图1为框图，示出了根据本发明第一实施例的半导体器件100的结构；图2为框图，示出了图1中的第一存储器电路10的结构； 图3为框图，示出了图1中的第一数据输入/输出电路11的结构； 图4为框图，示出了图1中的第一地址锁存电路12的结构； 图5为框图，示出了图1中的擦除时间设置寄存器14的结构； 图6为时序图，示出了图1中的擦除时间设置寄存器14的工作；图7为框图，示出了图1中的第二存储器电路20的结构；图8为框图，示出了图1中的第二数据输入/输出电路21的结构；图9为框图，示出了图1中的第二地址锁存电路22的结构； 图IO为时序图，描述了作为根据本发明第一实施例的半导体器件 IOO的工作的一部分的"多扇区擦除测试"；图11为时序图，示出了当同时执行多扇区擦除测试和W/R测试 时提供给半导体器件100的每一外部端子的信号；图12为流程图，示出了当同时执行多扇区擦除测试和W/R测试 时半导体器件IOO的工作；图13是示出了在根据现有技术的半导体器件中的测试顺序的视图；图14是示出了在根据本发明的半导体器件中的测试顺序的视图； 图15为框图，示出了根据本发明第二实施例的半导体器件200(系 统LSI)的结构；图16为时序图，示出了当同时执行多扇区擦除测试和W/R测试 时被提供给半导体器件200的每一内部端子的信号；图17A为在图12中使用重复擦除和验证的擦除控制方法情况下的 时序图；以及图17B为在图12中使用重复擦除和验证的擦除控制方法情况下的 时序图。
具体实施方式
下面将参考所示实施例来描述本发明。本领域的技术人员将认识 到，通过使用本发明的宗旨可以实现许多可选实施例，并且本发明并 不限于用于解释性目的的实施例。下面参考附图来详细描述根据本发明的半导体器件。(第一实施例) [结构]图1为框图，示出了根据本发明第一实施例的半导体器件100的 结构。第一实施例中的半导体器件100包括多个存储器。该多个存储 器包括第一存储器101和第二存储器102。第一存储器101具有在各个 内部存储器单元中不同于第二存储器102的数据存储系统。例如，第 一存储器101为闪存存储器并且第二存储器102为RAM (DRAM或SRAM)。半导体器件100进一步包括外部端子。外部端子包括外部地址端 子AD—Cl至AD—Cn (n为等于或大于1的整数)，AD—Rl至AD—Rm (m为等于或大于1的整数)，以及外部输入/输出端子I0_C1至10—Ci (i为等于或大于1的整数)，I0_R1至10—Rj (j为等于或大于1的整 数)。外部地址端子AD—Cl至AD_Cn公共地用于闪存存储器101和 RAM 102。外部地址端子AD一Rl至AD—Rm仅用于RAM 102。外部输 入/输入端子I0_C1至IO一Ci公共地用于闪存存储器101和RAM 102。 外部输入/输出端子I0_R1至10—Rj仅用于RAM 102。实际上，尽管外 部地址端子AD一C1至AD—Cn为n个端子，并且外部地址端子AD—Rl 至AD—Rm为m个端子，为了简化在图1中对它们进行了部分省略。 尽管外部输入/输出端子IO一Cl至10—Ci为i个端子，并且外部输入/输 出端子10—Rl至10—Rj为j个端子，为了简化在图1中对它们进行了 部分省略。例如，假定闪存存储器101为32Mbit的闪存存储器(2M单词x 16bit 的结构)，并且RAM 102为256Mbit的RAM(8M单词x32bit的结构)。 在这种情况下，作为外部端子，半导体器件100包括21个公共外部地 址端子AD_C1至AD—C21(n=21 )，2个RAM专用外部地址端子AD—Rl 至AD—R2 (m=2) ， 16个公共外部输入/输出端子10—Cl至10—C16(i=16)，以及16个RAM专用外部输入/输出端子IO一Rl至I0_R16(j=16)。半导体器件IOO进一步包括外部控制端子NOE、 NWE、 NCE_F、 NCE—R作为外部端子。外部控制端子NOE为用于控制闪存存储器101 和RAM 102的输出的端子。外部控制端子NWE为用于控制写入到闪 存存储器101和RAM 102的端子。外部控制端子NCE一F为用于控制 RAM 102的激活/禁止的端子。外部控制端子NCE一R是用于控制 RAM102的激活/禁止的端子。闪存存储器101包括第一存储器电路10、第一数据输入/输出电路11、第一地址锁存电路12、第一控制电路13、第一数据输入/输出端子组15、第一地址输入端子组16、第一控制端子组17和擦除时间设置 寄存器14。第一数据输入/输出端子组15的第一数据输入/输出端子被分别连接到连接到外部输入/输出端子I0_C1至IO_Ci的i个外部输入/ 输出线路。第一数据输入/输出电路11连接到第一数据输入/输出端子 组15。第一地址输入端子组16的第一地址输入端子被分别连接到连接 到外部地址端子AD—Cl至AD_Cn的n个外部地址输入线路。第一地 址锁存电路12连接到第一地址输入端子组16。第一控制端子组17的 第一控制端子分别被连接到外部控制线路组的外部控制线路。外部控 制线路分别被连接到外部控制端子NOE、 NWE和NCE一F。第一控制 电路13被连接到第一控制端子组17、第一数据输入/输出电路11和第 二地址锁存电路12，以控制第一存储器电路10的写入/擦除/读取操作。 擦除时间设置寄存器14接收第一控制电路13和第一地址锁存电路12 的输出，并且在第一存储器电路IO中将关于"扇区"的擦除时间设置 为存储器单元的擦除单元。RAM 102包括第二存储器电路20、第二数据输入/输出电路21、 第二地址锁存电路22、第二控制电路23、第二数据输入/输出端子组 25、第二地址输入端子组26和第二控制端子组27。第二数据输入/输 出端子组25的第二数据输入/输出端子被连接到i个外部数据输入/输出 输入线路和j个外部数据输入/输出输入线路。这里，i个外部数据输入 /输出输入线路被连接到外部输入/输出端子IO_Cl至IO一Ci。 j个外部 数据输入/输出输入线路被连接到外部输入/输出端子IO一Rl至10—Rj。 第二数据输入/输出电路21连接到第二数据输入/输出端子组25。第二 地址输入端子组26的第二地址输入端子被连接到n个外部地址输入线 路和m个外部地址输入线路。这里，n个外部地址输入线路被连接到 外部地址端子AD一C1至八0_01。111个外部地址输入线路被连接到外部 地址端子AD Rl至AD—Rm。第二地址锁存电路22被连接到第二地址输入端子组26。第二控制端子组27的第二控制端子被连接到外部控制
线路组的外部控制线路。外部控制线路分别被连接到外部控制端子
NOE、 NWE和NCE一F。第二控制电路23被连接到第二控制端子组27、 第二数据输入/输出电路21和第二地址锁存电路22，并且控制第二存 储器电路20的写入/擦除/读取操作。
图2为框图，示出了图1中的第一存储器电路IO的结构。第一存 储器电路1O包括第一存储器单元阵列10-1，第一X解码器10-2，第一 Y解码器10-3和第一读出放大器数据锁存电路10-4。在第一存储器单 元阵列10-1中，闪存存储器单元呈矩阵排列。第一存储器单元阵列10-1 作为闪存存储器单元的擦除单元被分成"扇区"。在本实施例中，第 一存储器单元阵列10-1被分成例如64个扇区。第一X解码器10-2接 收作为第一地址锁存电路12的输出的第一内部地址信号Adll至 Adln，以及作为第一控制电路13的输出的内部控制信号组Cln。然后， 第一 X解码器10-2选择第一存储器单元阵列10-1的X地址。第一 Y 解码器10-3接收第一内部地址信号Adll至Adln和内部控制信号组 Cln，并且选择第一存储器单元阵列10-1的Y地址。第一读出放大器 数据锁存电路10-4接收内部控制信号组Cln。然后，在读取操作中， 第一读出放大器数据锁存电路10-4将第一输出内部数据Doll至Doli 作为待从第一存储器单元阵列10-1读出的数据提供给第一数据输入/ 输出电路ll。在写入操作中，第一读出放大器数据锁存电路10-4写入 第一输入内部数据Dill至Dili作为待写入到第一存储器单元阵列10-1 的数据。
图3为框图，示出了图1中的第一数据输入/输出电路11的结构。 第一数据输入/输出电路11包括具有相同结构的局部电路11- (1)至 ll-(i)，它们分别连接到外部输入/输出端子IO-Cl至IO-Ci。尽管只 详细描述了局部电路11- (1)，局部电路11- (2)至11- (i)与局部 电路11- (1)具有相同的结构。第一数据输入/输出电路11的局部电路11- (1)包括数据输出电 路11-11，数据输入电路11-21和数据指令输入电路11-31，它们连接
到输入/输出端子10—Cl。同样，第一数据输入/输出电路11的每一局 部电路11-(2)至ll-(i)包括数据输出电路11-11，数据输入电路11-21 和数据指令输入电路11-31，它们连接到输入/输出端子IO—C2至IO_Ci 的相应的一个。
局部电路11- (1)的数据输出电路11-11接收从第一存储器电路 IO输出的第一输出内部数据Doll和从第一控制电路13输出的第一存 储器输出控制信号oel，并且将输出信号Dobll输出到输入/输出端子
io_ci。同样，每一个局部电路n-(2)至ii-(i)的数据输出电路n-ii
接收从第一存储器电路10输出的第一输出内部数据Dol2至Doli的相 应的一个和从第一控制电路13输出的第一存储器输出控制信号oel， 并且将输出信号Dobl2至Dobli的相应的一个输出到输入/输出端子 IO_C2至10—Ci的相应的一个。
局部电路ll- (1)的数据输入电路11-21接收被提供给输入/输出 端子IO一Cl的信号，第一存储器激活信号cel和第一存储器写入控制 信号wel，并且输出第一输入内部数据Dill至第一存储器电路10。这 里，第一存储器激活信号cel和第一存储器写入控制信号wel被从第 一控制电路13输出。同样，每一局部电路ll- (2)至ll- (i)的数据 输入电路11-21接收被提供给输入/输出端子IO—C2至IO一Ci的相应的 一个的信号，第一存储器激活信号cel和第一存储器写入控制信号wel， 并且输出第一输入内部数据Dil2至Dili的相应的一 个至第一 存储器电 路10。
局部电路11- (1)的数据指令输入电路11-31接收被提供给输入/ 输出端子IO一Cl的信号，第一存储器激活信号cel和第一存储器写入 控制信号wel，并且输出内部数据指令信号cddl至第一控制电路13。 同样，每一个局部电路11- (2)至11- (i)的数据指令输入电路11-31接收被提供给输入/输出端子I0—C2至IO_Ci的相应的一个的信号，第
一存储器激活信号cel和第一存储器写入控制信号wel，并且输出内部 数据指令信号cdd2至cddi的相应的一个至第一控制电路13。
下面使用第一数据输入/输出电路11的局部电路11- (1)来描述 数据输出电路11-11，数据输入电路11-21和数据指令输入电路11-31。
数据输出电路11-11包括反向器IDll、 ID12、 ID13、 NAND电路 NANDDll、 NOR电路NORD12、 P沟道MOSFET (这里称之为P型 晶体管)QPDll和N沟道MOSFET(这里称之为N型晶体管)QNDll。 反向器IDll接收来自第一存储器电路10的第一输出内部数据Doll。 反向器ID12接收反向器ID11的输出。反向器ID13接收来自第一控制 电路13的第一存储器输出控制信号oel。 NAND电路NANDDll接收 来自第一控制电路13的第一存储器输出控制信号oel和反向器ID12 的输出。NOR电路NORD12接收反向器ID12的输出和反向器ID13的 输出。P型晶体管QPDll的源极连接到电源CC1，并且其漏极连接到 N型晶体管QND11的漏极。N型晶体管QND11的源极连接到电源 GND1 。也就是说，N型晶体管QNDU接地。接地的P型晶体管QPD11 的栅极连接到NAND电路NANDDll的输出，N型晶体管QND11的 栅极连接到NOR电路NORD12的输出。P型晶体管QPD11和N型晶 体管QND11的漏极将输出信号Dobll输出到输入/输出端子IO_Cl作 为输出。
数据输入电路11-21包括NAND电路NANDI11，反向器I111、1112、 1113和锁存电路LAI11。NAND电路NANDI11接收提供给输入/输出端 子10—Cl的信号，第一存储器激活信号cel和第一存储器写入控制信 号wel。反向器IIll接收NAND电路NANDIll的输出，反向器1112 接收反向器nil的输出，并且反向器II13接收反向器II12的输出。锁 存电路LAIll接收反向器I113的输出，并且将第一输入内部数据DIll 输出到第一存储器电路IO作为输出。指令输入电路11-31包括NAND电路NANDCll，反向器ICll、 IC12、 IC13和锁存电路LACll。 NAND电路NANDC11接收被提供给 输入/输出端子10—Cl的信号，第一存储器激活信号eel和第一存储器 写入控制信号wel。反向器ICll接收NAND电路NANDCll的输出， 反向器IC12接收反向器IC11的输出，并且反向器IC13接收反向器IC12 的输出。锁存电路LAC11接收反向器IC13的输出，并且将内部数据 指令信号cddl作为输出输出到第一控制电路13。
图4为框图，示出了图1中的第一地址锁存电路12的结构。第一 地址锁存电路12包括具有相同结构的局部电路12- (1)至12- (n)， 它们分别连接到外部地址端子AD_C1至ADj:n。尽管为了描述的简单 起见仅详细描述了局部电路12- (1)，局部电路12- (2)至12- (i) 与局部电路12- (1)具有相同的结构。
第一地址锁存电路12的局部电路12-(1)包括地址输入电路12-11 和连接到地址端子AD—Cl的地址指令输入电路12-21。同样，第一地 质锁存电路12的每一个局部电路12- (2)至12- (n)包括地址输入电 路12-11和地址指令输入电路12-21，它们连接到地址端子AD_C2至 AD—Cn的相应的一个。
局部电路12- (1)的地址输入电路12-11接收被提供给地址端子 AD一C1的信号和从第一控制电路13输出的第一存储器激活信号cel， 并且输出第一内部地址信号Adll至第一存储器电路10。同样，每一 个局部电路12- (2)至12- (n)的地址输入电路12-11接收被提供给 地址端子AD_C2至AD_Cn的相应的一个的信号和第一存储器激活信 号cel，并且输出第一内部地址信号Adl2至Adlri的相应的一个至第 一存储器电路10。
局部电路12- (1)的地址指令输入电路12-21接收被提供给地址端子AD一C1的信号，第一存储器激活信号cel以及存储器写入控制信 号wel，并且输出内部地址指令信号cdal至第一控制电路13和擦除时 间设置寄存器14。同样，每一个局部电路12- (2)至12- (n)的地址 指令输入电路12-21接收被提供给地址端子AD—C2至AD—Cn的相应 的一个的信号，第一存储器激活信号cel以及存储器写入控制信号wel， 并且输出内部地址指令信号cda2至cdan的相应的一个至第一控制电路 13和擦除时间设置寄存器14。
下面使用第一地址锁存电路12的局部电路12- (1)来描述上述地 址输入电路12-11和地址指令输入电路12-21。
地址输入电路12-11包括NAND电路NANDAll，反向器IAll、 IA12、 IA13和锁存电路LAAll。 NAND电路NANDA11接收被提供给 地址端子AD一C1的信号和从第一控制电路13输出的第一存储器激活 信号cel。反向器IA11接收NAND电路NANDAll的输出，反向器IA12 接收反向器IA11的输出，并且反向器IA13接收反向器IA12的输出。 锁存电路LAA11接收反向器IA13的输出，并且将第一内部地址信号 Adll作为输出输出到第一存储器电路10。
第一指令输入电路12-21包括NAND电路NANDC21，反向器 IC21、 IC22、 IC23和锁存电路LAC21。 NAND电路NANDC21接收被 提供给地址端子AD_C1的信号，第一存储器激活信号cel和第一存储 器写入控制信号we 1 。反向器IC21接收NAND电路NANDC21的输出， 反向器IC22接收反向器IC21的输出，并且反向器IC23接收反向器IC22 的输出。锁存电路LAC21接收反向器IC23的输出，并且将内部地址 指令信号cdal作为输出输出到第一控制电路13和擦除时间设置寄存器 14。
图5为框图，示出了图1中的擦除时间设置寄存器14的结构。擦 除时间设置寄存器14包括4位计数器14-1 (这里，上述11=4，例如)，寄存器14-2， N0R电路N0RC1和锁存电路LAC。 4位计数器14-1包 括T触发器(下面称之为触发器)T-FF1、 T-FF2、 T-FF3、 T-FF4。寄 存器14-2包括锁存电路LAE1、 LAE2、 LAE3、 LAE4。锁存电路LAE1至LAE4分别接收内部地址指令信号cdal至cda4。 这里，内部地址指令信号cdal至cda4分别被从第一地址锁存电路12 的局部电路12- (1)至12- (4)输出。锁存电路LAE1至LAE4还接 收从第一控制电路13输出的数据输入模式信号comert和擦除模式信号 era。在擦除时间设置寄存器14的数据输入模式中，数据输入模式信号 comert的信号电平成为高电平"H"，并且擦除模式信号era的信号电 平成为低电平"L"。另一方面，在擦除时间设置寄存器14的擦除模 式中，数据输入模式信号comert的信号电平变成低电平"L"，并且擦 除模式信号em的信号电平变成高电平"H"。擦除脉冲信号erpls被提供给触发器T-FF1的时钟输入端子T，并 且锁存电路LAE1被提供给触发器T-FF1的设置端子S。触发器T-FF1 的反向输出弁Q被提供给触发器T-FF2的时钟输入端子T，并且锁存电 路LAE2的输出被提供给触发器T-FF2的设置端子S。触发器T-FF2 的反向输出弁Q被提供给触发器T-FF3的时钟输入端子T，并且锁存电 路LAE3的输出被提供给触发器T-FF3的设置端子S。触发器T-FF3 的反向输出存Q被提供给触发器T-FF3的时钟输入端子T，并且锁存电 路LAE4的输出被提供给触发器T-FF4的设置端子S。NOR电路N0RC1 分别接收触发器T-FF1、 T-FF2、 T-FF3、 T-FF4的输出来作为输出信号 Fl、 F2、 F3、 F4。锁存电路LAC接受NOR电路N0RC1的输出，并 且将擦除控制信号作为输出进行输出。图7为框图，示出了图1中的第二存储器电路20的结构。第二存 储器电路20包括第二存储器单元阵列20-l、第二X解码器20-2、第二 Y解码器20-3和第二读出放大器数据锁存电路20-4。在第二存储器单 元阵列20-l中，RAM存储器单元呈矩阵排列。第二X解码器20-2接收作为第二地址锁存电路22的输出的第二内部地址信号Ad21至Ad2k (k为整数，k = m+n)以及作为第二控制电路23的输出的内部控制信 号组C2n，并且选择第二存储器单元阵列20-l的X地址。第二Y解码 器20-3接收第二内部地址信号Ad21至Ad2k和内部控制信号组C2n， 并选择第二存储器单元阵列20-1的Y地址。第二读出放大器数据锁存 电路20-4接收内部控制信号组C2n。然后，在读操作中，第二读出放 大器数据锁存电路20-4将第二输出内部数据Do21至Do2h(h为整数， h = i+j)作为从第二存储器单元阵列20-1读出的数据输出到第二数据 输入/输出电路21。在写操作中，第二读出放大器数据锁存电路20-4 将第二输入内部数据Di21至Di2h作为待写入数据写入到第二存储器 单元阵列20-l。图8为框图，示出了图1中的第二数据输入/输出电路21的结构。 第二数据输入/输出电路21包括具有相同结构的第一局部电路21-A-(1)至21-八-(i)和具有相同结构的第二局部电路21-8- (1)至21-B-(j)。这里，第一局部电路21-A- (1)至21-八-(i)分别连接到外部 输入/输出端子10—Cl至10—Ci。第二局部电路21-B- (1)至21-:6- (j) 分别连接到外部输入/输出端子10—Rl至IO_Rj。尽管为了简单起见只 示出了第一局部电路21-A- (1)和第二局部电路21-B- (1)，第一局 部电路21-A- (2)至21-A- (i)和第二局部电路21-B- (2)至21-B-(j)分别与第一局部电路21-1 (1)和第二局部电路21-8- (1)具有 相同结构。第二数据输入/输出电路21的第一局部电路21-A- (1)包括连接 到输入/输出端子10—Cl的数据输出电路21-11和数据输入电路21-21。 同样，第二数据输入/输出电路21的每一个第一局部电路21-A- (2)至 (i)包括连接到输入/输出端子IO-C2至IO_Ci的相应的一个的数据输 出电路21-11和数据输入电路21-21。第一局部电路21-A- (1)接收从第二存储器电路20输出的第二输控制电路23输出的第二存储器输出控制信 号oe2,并且输出输出信号Dob21至输入/输出端子IO一Cl。同样，每 一个第一局部电路21-A- (2)至(i)的数据输出电路21-11接收从第 二存储器电路20输出的第二输出内部数据Do22至Do2i的相应的一个 和第二存储器输出控制信号oe2，并且输出输出信号Dob22至Dob2i 的相应的一个至输入/输出端子IO_C2至IO_Ci的相应的一个。局部电路21-人-(1)的数据输入电路21-21接收被提供给输入/输 出端子I0—Cl的信号，以及从第二控制电路23输出的第二存储器激活 信号ce2和第二存储器写入控制信号we2，并且输出第二输入内部数据 Di21至第二存储器电路20。同样，每一个局部电路21-A- (2)至21-A-(i)的数据输入电路21-21接收被提供给输入/输出端子IO_C2至IO一Ci 的相应的一个的信号，第二存储器激活信号ce2，以及第二存储器写入 控制信号we2，并且输出第二输入内部数据Di22至Di2i的相应的一个 至第二存储器电路20。第二局部电路21-B- (1)包括连接到输入/输出端子IO_Rl的数据 输出电路21-31和数据输入/输出电路21-41。同样，每一个第二局部电 路21-B- (2)至21-B- (j)包括连接到输入/输出端子10—R2至10—Rj 的相应的一个的数据输出电路21-31和数据输入/输出电路21-41。第二局部电路21-B- (1)的数据输出电路21-31接收从第二控制 电路23输出的第二输出内部数据Do2 (i+l)和第二存储器输出信号 oe2，并且输出输出信号Dob31至输入/输出端子IO一Rl。同样，每一个 第二局部电路21-8- (2)至21-B- (j)的数据输出电路21-31接收第二 输出内部数据Do2 (i+2)至Do2h的相应的一个和第二存储器输出信 号oe2，并且输出输出信号Dob32至Dob3j的相应的一个至输入/输出 端子IO—R2至IO一Rj的相应的一个。第二局部电路21-B- (1)的数据输入电路21-41接收被提供给输入/输出端子IO一Rl的信号，以及第二存储器激活信号ce2和第二存储 器写入控制信号we2，并且输出第二输入内部数据Di2 (i+l)至第二 存储器电路20。同样，每一个第二局部电路21-B- (2)至21-B- (j) 的数据输入电路21-41接收被提供给输入/输出端子I0_R2至IO_Rj的 信号，第二存储器激活信号ce2，以及第二存储器写入控制信号we2， 并且输出第二输入内部数据Di2 (i+2)至Di2h的相应的一个至第二存 储器电路20。下面使用第二数据输入/输出电路21的第一局部电路21-A- (1) 来描述上述数据输出电路21-11和数据输入电路21-21，并且使用第二 数据输入/输出电路21的第二局部电路21-B-(1)来描述上述数据输出 电路21-31和数据输入/输出电路21-41。数据输出电路21-11包括反向器ID21、 ID22、 ID23、 NAND电路 NANDD21、 NOR电路NORD22、 P型晶体管QPD21和N型晶体管 QND21。反向器ID21接收来自第二存储器电路20的第二输出内部数 据Do21，并且反向器ID22接收反向器ID21的输出。反向器ID23接 收来自第二控制电路23的第二存储器输出控制信号oe2。 NAND电路 NANDD21接收第二存储器输出控制信号oe2和反向器ID22的输出。 NOR电路NORD22接收反向器ID22的输出和反向器ID23的输出。P 型晶体管QPD21的源极连接到电源CC2，并且其漏极连接到N型晶体 管QND21的漏极。N型晶体管QND21的源极连接到电源GND2。也 就是说，N型晶体管QND21接地。P型晶体管QPD21的栅极连接到 NAND电路NANDD21的输出，N型晶体管QND21的栅极连接到NOR 电路NORD22的输出。P型晶体管QPD21和N型晶体管QND21的漏极将输出信号Dob21作为其输出输出到输入/输出端子ioj:i。数据输入电路21-21包括NAND电路NANDI21，反向器1121 、1122、 1123和锁存电路LAI21。NAND电路NANDI21接收被提供给输入/输出 端子IO Cl的信号，第二存储器激活信号ce2和第二存储器写入控制信号we2。反向器1121接收NAND电路NANDI21的输出，反向器1122 接收反向器II21的输出，并且反向器II23接收反向器II22的输出。锁 存电路LAI21接收反向器1123的输出，并且将第二输入内部数据Di21 作为其输出输出到第二存储器电路20。数据输出电路21-31包括反向器ID24、 ID25、 ID26、 NAND电路 NANDD23、 NOR电路NORD24、 P型晶体管QPD22和N型晶体管 QND22。反向器ID24接收来自第二存储器电路20的第二输出内部数 据Do2(i+l)，并且反向器ID25接收反向器ID24的输出。反向器ID26 接收来自第二控制电路23的第二存储器输出控制信号oe2。 NAND电 路NANDD23接收第二存储器输出控制信号oe2和反向器ID25的输出。 NOR电路NORD24接收反向器ID25的输出和反向器ID26的输出。P 型晶体管QPD22的源极连接到电源CC2，并且其漏极连接到N型晶体 管QND22的漏极。N型晶体管QND22的源极连接到电源GND2。也 就是说，N型晶体管QND22接地。P型晶体管QPD22的栅极连接到 NAND电路NANDD23的输出，N型晶体管QND22的栅极连接到NOR 电路NORD24的输出，并且P型晶体管QPD22和N型晶体管QND22 的漏极将输出信号Dob31作为输出输出到输入/输出端子IO_Cl。数据输入电路21-41包括NAND电路NANDI24，反向器1124、 1125、 1126和锁存电路LAI22。NAND电路NANDI24接收被提供给输入/输出 端子IO_Rl的信号，第二存储器激活信号ce2和第二存储器写入控制 信号we2。反向器1124接收NAND电路NANDI24的输出，反向器1125 接收反向器II24的输出，并且反向器II26接收反向器I125的输出。锁 存电路LAI22接收反向器1126的输出，并且将第二输入内部数据Di2 (i+l)作为输出输出到第二存储器电路20。图9为框图，示出了图1中的第二地址锁存电路22的结构。第二 地址锁存电路22包括分别连接到外部地址端子AD_C1至AD_Cn的具 有相同结构的第一局部电路21-A- (1)至21-A- (n)，以及分别连接到外部地址端子AD一R1至AD_Rm的相同结构的第二局部电路21-B-(1)至21-B- (j)。尽管为了简单起见详细示出了第一局部电路22-八-(1)和第二局部电路22-8- (1)，第一局部电路22-八-(2)至22-八-(n)和第二局部电路22-B- (2)至22-B- (m)分别与第一局部电路22-A- (1)和第二局部电路22-B- (1)具有相同结构。第二地址锁存电路22的第一局部电路22-A- (1)包括连接到外部 地址端子AD一C1的地址输入电路22-11。同样，第二地址锁存电路22 的每一个第一局部电路22-A- (2)至22-A- (n)包括连接到外部输入 端子AD-C2至AD_Cn的相应的一个的地址输入电路22-11。第二地址锁存电路22的第二局部电路22-8- (1)包括连接到外部 地址端子AD—R1的地址输入电路22-21。同样，第二地址锁存电路22 的每一个第二局部电路22-B- (2)至22-B- (m)包括连接到外部地址 端子AD-R2至AD—Rm的相应的一个的地址输入电路22-21。第一局部电路22-A- (1)的地址输入电路22-11接收被提供给输 入/输出端子人0_(:1的信号，以及从第二控制电路23输出的第二存储 器激活信号ce2，并且输出第二内部地址信号Ad21至第二存储器电路 20。同样，每一个第一局部电路22-A- (2)至22-A- (n)的地址输入 电路22-11接收被提供给外部地址端子AD一C2至AD一Cn的相应的一 个的信号，以及第二存储器激活信号ce2，并且输出第二内部地址信号 Ad22至Ad2n的相应的一个至第二存储器电路20。第二局部电路22-B- (1)的地址输入电路22-21接收被提供给地 址端子AD—Rl的信号，以及从第二控制电路23输出的第二存储器激 活信号ce2和第二存储器写入控制信号we2，并且输出第二内部地址 信号Ad2 (n+l)至第二存储器电路20。同样，每一个第二局部电路 22-B- (2)至22-8- (m)的地址输入电路22-21接收被提供给地址端 子AD R2至AD Rm的相应的一个的信号，以及第二存储器激活信号ce2和第二存储器写入控制信号we2，，并且输出第二内部地址信号 Ad2 (n+2)至Ad2k的相应的一个至第二存储器电路20。地址输入电路22-11包括NAND电路NANDA21，反向器IA21、 IA22、 IA23和锁存电路LAA21。 NAND电路NANDA21接收被提供给 地址端子AD_C1的信号和从第二控制电路23输出的第二存储器激活 信号ce2 。反向器IA21接收NAND电路NANDA21的输出，反向器IA22 接收反向器IA21的输出，并且反向器IA23接收反向器IA22的输出。 锁存电路LAA21接收反向器IA23的输出，并且将第二内部地址信号 Ad21作为其输出输出到第二存储器电路20。地址输入电路22-21包括NAND电路NANDA24，反向器IA24、 IA25、 IA26和锁存电路LAA31。 NAND电路NANDA31接收被提供给 地址端子AD—Cl的信号和从第二控制电路23输出的第二存储器激活 信号ce2 。反向器IA24接收NAND电路NANDA31的输出，反向器IA2 5 接收反向器IA24的输出，并且反向器IA26接收反向器IA25的输出。 锁存电路LAA31接收反向器IA26的输出，并且将第二内部地址信号 Ad2 (n+l)作为其输出输出到第二存储器电路20。[操作]下面来描述根据本发明第一实施例的半导体器件100的操作。在 本实施例中，将要描述在闪存存储器101的"多扇区擦除测试"周期 中进行RAM102的数据保持测试(或保持测试)的情况。这里，多扇 区擦除测试周期是其间在从闪存存储器101中的多个扇区中所选择的 所选扇区(部分或所有扇区)中存储的数据被擦除的周期。在多扇区 擦除测试中，将描述在作为所选扇区的扇区1 (SEC1)、扇区2(SEC2) 和扇区3 (SEC3)中的数据被依此顺序顺序擦除的情况。在数据保持 测试中，将描述RAM102的写入/读出测试(下面称之为W/R测试)。图11为时序图，示出了当同时执行多扇区擦除测试和W/R测试时提供给半导体器件100的每一个外部端子的信号。信号(AD一R)表示 提供给每一个外部地址端子AD_R1至AD一Rm的信号。信号(AD一C) 表示提供给每一个外部地址端子AD—Cl至AD一Cn的信号。信号 {NCE—R)表示提供给外部控制端子NCE—F的信号。信号(NWE)表示提 供给外部控制端子NWE的信号。信号(NOE)表示提供给外部控制端子 AOE的信号。信号(IO一Q表示提供给每一个外部输入/输出端子10—Cl 至IO_Ci的信号。信号{10_11}表示提供给每一个外部输入/输出端子 IO一Rl至10—Rj的信号。图12为流程图，示出了当同时执行多扇区擦除测试和W/R测试 时半导体器件IOO的工作。如图12所示，在本实施例中，在测试开始 时，扇区擦除保证时间是在擦除时间设置寄存器14中设置的。这里， 扇区擦除保证时间是扇区擦除时间的保证值，用于确定无缺陷单元/缺 陷单元。该时间被设置为当存储在多个扇区中的数据被顺序擦除时，内部确定是否在保证时间内完成在每一个扇区内的数据擦除。如果没 有设置扇区擦除保证时间，尽管存在有擦除时间长于扇区擦除保证时 间的扇区，但是该单元无法被作为缺陷单元拒绝。下面将参考图12对 其进行描述。首先，参考图5和图6来描述扇区擦除时间设置寄存器14的工作。 在本实施例中，将要描述在其中上述n为四(4)并且在来自四个外部 地址端子AD一C1至AD—C4的扇区擦除时间设置寄存器中设置扇区擦 除保证时间的情况。(操作1)首先，输入数据到擦除时间设置寄存器14的指令被提供给外部地 址端子AD—Cl至AD—C4。通过地址端子AD—Cl至AD—C4由第一控 制电路13以及第一地址锁存电路12识别该指令。此时，如图5所示 的擦除控制信号ercon变成"H"，并且第一控制电路13将擦除时间 设置寄存器14设置为数据输入模式。接下来，使得提供给外部地址端子AD一C1至AD—C4的所有信号(AD—Q为"H"。因此，所有内部地 址指令信号cdal至cda4变成"H"并且寄存器14-2的锁存电路LAE1 至LAE4保持数据"1 (H)"(图12中的步骤S1)。(操作2)接下来，第一控制电路13将擦除时间设置寄存器14设置为擦除 模式(图12中的步骤S2之后的步骤，下面描述其细节)。当擦除模 式信号em变成"H"时，每一个锁存电路LAE1至LAE4中的数据"1(H)"被传递到4位计数器14-1的触发器T-FF1至T-FF4的相应的 一个。每一个触发器T-FF1至T-FF4的输出弁Q被初始化为"1 (H)"， NOR电路NORCl的输出变成"L"，并且擦除控制信号ercon变成"L"(在图6中的时刻t21处)。(操作3)接下来，当擦除脉冲信号erpls被提供给触发器T-FFl的时钟输入 端子T时，在触发器T-FF1至T-FF4顺序划分信号。当触发器T-FF1 至T-FF4的所有输出弁Q变成"0 (L)"时，NOR电路NORCl的输出 变成"H"，并且擦除控制信号ercon变成"H"(在图6中的时间t21 之后的时间t22处)。(操作4)进而，当擦除脉冲信号erpls从时间t22开始前进l个周期时，则 触发器T-FF1至T-FF4的所有输出弁Q变成"1 (H)"并且擦除控制信 号ercon变成"L"(位于图6中的时刻t23处)。之后，重复t21至 t23 (tcyc)的操作。也就是说，在擦除控制信号ercon中，生成了向下 突出的脉冲，作为在等式(1)中所示的时间周期中的输出。通过将该 时间周期设置为扇区擦除保证时间，可以控制闪存存储器101中的擦 除操作。t (erase) =15 x tp (1)这里，tp为擦除脉冲信号erpls的周期时间，并且"15"被设置为 当应用4位计数器时的值。一般情况下，在n位计数器的情况下，t( erase) 用等式(2)来表示。<formula>formula see original document page 29</formula>在如图5所示的4位计数器的情况下，根据等式(1)，当闪存存 储器101的擦除时间的保证值(扇区擦除保证时间)为例如500msec 时，如果tp被设置为33msec，则t (erase)变成495msec。当存储在 扇区中的数据在t(擦除)内被擦除时，可以确定扇区擦除保证时间得 到满足。接下来，描述其中在"多扇区擦除测试"周期期间进行RAM102 的W/R测试的情况下的具体操作。这里，在"多扇区擦除测试"周期 期间，存储在作为闪存存储器101的上述所选扇区的扇区1 (SEC1)、 扇区2 (SEC2)和扇区3 (SEC3)中的数据被依此顺序进行顺序擦除 (图12中的步骤S2之后的步骤)。(操作1)在图11中从时刻tl至t2期间，信号(NCE一F)被设置为"L"， 信号(NCE—11}被设置为"H"，闪存存储器101被激活，并且RAM 102 被禁止。此时，第一存储器激活信号cel变成"H"，并且如图l所示 的闪存存储器101中的第一数据输入/输出电路11和第一地址锁存电路 12被激活。第二存储器激活信号ce2变成"L"，并且如图1所示的 RAM 102中的第二数据输入/输出电路21和第二地址锁存电路22被禁 止。当信号(NWE)被设置为"L"并且从信号(AD—C)和信号UO—q提 供执行"多扇区擦除测试"的指令时，第一存储器写入控制信号wel 变成"H"。然后，如图3中所示的第一数据输入/输出电路11中的数 据输入电路11-21和数据指令电路11-31被激活，并且该指令被提取到如图1所示的第一控制电路13中(图12中的步骤S2)。接下来，从 信号(AD—C)提供待擦除的扇区的地址(在本实施例中，即SEC1、SEC2 和SEC3)，该地址被提取到第一控制电路13中。当提供了这些指令 和地址时，闪存存储器101被第一控制电路13设置为擦除模式，如图 lO所示的擦除模式信号era变成"H"，生成了擦除脉冲信号erpls，根 据第一内部地址信号Adll至Adln选择了 SEC 1，并且擦除了SEC 1 (图12中的步骤S3)。(操作2)在闪存存储器101的SEC 1的擦除周期中(图12中的步骤S4)， 在图11中从时刻t2至t3期间，信号{1^^_11}被设置为"L"，信号 (NCE一"被设置为"H" ， RAM 102被激活并且闪存存储器101被禁 止。此时，第二存储器激活信号ce2变成"H"，并且如图1所示的 RAM 102的第二数据输入/输出电路21和第二地址锁存电路22被激活。 闪存存储器101的第一数据输入/输出电路11和第一地址锁存电路12 被禁止。进而，信号(NWE)被设置为"L"，并且待写入的地址(地址 1)被作为信号(AD一C〉和信号(AD一R〉提供给外部地址端子AD_C1至 AD—Cn和外部地址端子AD_R1至AD—Rm。此时，第二存储器写入控 制信号we2变成"H"，如图8所示的第二数据输入/输出电路21的数 据输入电路21-21、 21-41被激活，选择目标存储器单元，并且被作为 信号{10一<:}和信号{10一11}提供给外部输入/输出端子IO一Cl至IO_Ci 和外部输入/输出端子IO一Rl至10—Rj的数据被通过数据输入电路 21-21、 21-41写入到第二存储器电路20中(图12中的步骤S21)。(操作3)在从时刻t3至t4期间，信号{NCE_R}被设置为"L "，信号{NCE—F} 被设置为"H" ， RAM 102被激活并且闪存存储器101被禁止。通过 将信号(NOE)设置为"L"，第二存储器输出控制信号ce2变成"H"， 如图8所示的第二数据输入/输出电路21的数据输出电路21-11、 21-31 被激活，并且从位于地址1处的存储器单元中读出数据作为所读取的数据。所读取的数据被通过数据输出电路21-11、 21-31输出到外部输入/输出端子10—Cl至10—Ci和外部输入/输出端子IO一Rl至IO_Rj作 为信号UO一q和信号(IO一R)，并且通过测试器来确定所读取的数据是 否对应于所写入数据(图12中的步骤S22)。(操作4)接着，在闪存存储器101的SEC 1的擦除周期中(图12中的步骤 S4)，在从时刻t4至t5期间，信号(NCE—R)被设置为"L"，信号(NCE—F〉 被设置为"H" ， RAM 102被激活并且闪存存储器101被禁止。此时， 第二存储器激活信号ce2变成"H"，如图1所示的RAM 102的第二 数据输入/输出电路21和第二地址锁存电路22被激活，并且闪存存储 器101的第一数据输入/输出电路11和第二地址锁存电路12被禁止。 进而，信号(NWE)被设置为"L"，并且待写入的地址(地址2)被作 为信号(AD—C)和信号(AD—R〉提供给外部地址端子AD_C1至AD—Cn 和外部地址端子AD_R1至AD_Rm。此时，第二存储器写入控制信号 we2变成"H"，数据输入电路21-21、 21-41被激活，选择目标存储器 单元，并且被提供给外部输入/输出端子IO一Cl至10—Ci和外部输入/ 输出端子10—Rl至10—Rj的数据被作为信号{10—(3}和信号{10_11}通过 数据输入电路21-21、 21-41写入到第一存储器电路10中作为写入的数 据(图12中的步骤S23)。(操作5)在从时刻t5至t6期间，信号(NCE—R)被设置为"L"，信号(NCE—F〉 被设置为"H" ， RAM 102被激活并且闪存存储器101被禁止。通过 将信号(NOE!设置为"L"，第二存储器输出控制信号ce2变成"H"， 如图8所示的第二数据输入/输出电路21的数据输出电路21-11、 21-31 被激活，并且从地址2的存储器单元中读出数据作为所读取的数据。 所读取的数据被通过数据输出电路21-11、 21-31输出到外部输入/输出 端子10—Cl至IO_Ci和外部输入/输出端子I0_R1至10—Rj作为信号{10_<:}和信号{10_11}。通过测试器来确定所读取的数据是否对应于所写入数据(图12中的步骤S24)。 (操作6)接着，在闪存存储器IOI的SEC1的擦除周期中(图12中的步骤 S4)，在从时刻t6至t7期间，信号(NCE—R〉被设置为"L",信号(NCE—F} 被设置为"H" ， RAM 102被激活并且闪存存储器101被禁止。此时， 第二存储器激活信号ce2变成"H"，如图1所示的RAM 102的第二 数据输入/输出电路21和第二地址锁存电路22被激活，并且闪存存储 器101的第一数据输入/输出电路11和第二地址锁存电路12被禁止。 进而，信号(NWE)被设置为"L"，并且待写入的地址(地址3)被作 为信号(AD^1和信号(AD一R)提供给外部地址端子AD一C1至AD—Cn 和外部地址端子AD_R1至AD—Rm。此时，第二存储器写入控制信号 we2变成"H"，数据输入电路21-21、 21-41被激活，选择目标存储器 单元，并且作为信号{10—(3}和信号{10—R)被提供给外部输入/输出端子 I0_C1至IO一Ci和外部输入/输出端子I0_R1至10—Rj的数据被通过数 据输入电路21-21、 21-41写入到第一存储器电路10中作为所写入的数 据(图12中的步骤S24和S25之间(未示出))。(操作7)在从时刻t7至t8期间，信号(NCE—R)被设置为"L",信号(NCE—F} 被设置为"H" ， RAM 102被激活并且闪存存储器101被禁止。通过 将信号(NOE)设置为"L"，第二存储器输出控制信号oe2变成"H", 如图8所示的第二数据输入/输出电路21的数据输出电路21-11、 21-31 被激活，并且从地址3的存储器单元中读出数据作为所读取的数据。 所读取的数据被通过数据输出电路21-11、 21-31提供给外部输入/输出 端子IO一Cl至10—Ci和外部输入/输出端子I0_R1至10—Rj作为信号 {10一(:}和信号{10_11}。通过测试器来确定所读取的数据是否对应于所 写入的数据(图12中的步骤S24和S25之间(未示出))。此时，当在擦除时间设置寄存器14中所设置的扇区擦除时间t(擦除)内擦除SEC1时，如图10所示，擦除控制信号ercon变成"L"， 擦除完成，并且在擦除时间设置寄存器14中执行检查擦除SEC 1的每 一个存储器单元的验证。此时，当存在未擦除单元时，确定为"失败"， 也就是说，它是缺陷单元(图12中的步骤S5处的N.G.)。当证实擦 除了所有存储器单元时，根据第一内部地址信号Adll至Adln来选择 下一个待擦除的扇区(SEC 2)，并且在周期t (擦除)中像在SEC 1 中一样执行擦除(图12中的步骤S5和步骤S6处的O.K.)。(操作8)在闪存存储器101的SEC2的擦除周期中(图12中的步骤S7)， 在从时刻t8至t9期间，信号(NCE—R)被设置为"L"，信号(NCE—F} 被设置为"H" ， RAM 102被激活并且闪存存储器101被禁止。此时， 第二存储器激活信号ce2变成"H"，如图1所示的RAM 102的第二 数据输入/输出电路21和第二地址锁存电路22被激活，并且闪存存储 器101的第一数据输入/输出电路11和第二地址锁存电路12被禁止。 进而，信号(NWE)被设置为"L"，并且待写入的地址(地址4)被作 为信号(ADj:)和信号(AD—R)提供给外部地址端子AD_C1至AD一Cn 和外部地址端子AD—Rl至AD—Rm。此时，第二存储器写入控制信号 we2变成"H"，数据输入电路21-21、 21-41被激活，选择目标存储器 单元，并且被作为信号{10—(3}和信号{10—R)提供给外部输入/输出端子 10—Cl至10—Ci和外部输入/输出端子IO一Rl至IO一Rj的数据被通过数 据输入电路21-21、 21-41写入到第一存储器电路10中作为所写入数据 (图12中的步骤S24和步骤S25之间(未示出))。(操作9)在从时刻t9至t10期间，信号(NCE一RH皮设置为"L"，信号(NCE—F} 被设置为"H" ， RAM 102被激活并且闪存存储器101被禁止。通过 将信号(NOE)设置为"L"，第二存储器输出控制信号oe2变成"H"， 如图8所示的第二数据输入/输出电路21的数据输出电路21-11、 21-31 被激活，并且从地址3的存储器单元中读出数据作为所读取的数据。所读取的数据被通过数据输出电路21-11、 21-31提供给外部输入/输出端子I0_C1至10—Ci和外部输入/输出端子10—Rl至10—Rj作为信号 {10—(:}和信号{10一11}。通过测试器来确定所读取的数据是否对应于所 写入数据(图12中的步骤S24和步骤S25 (未示出))。(操作10)接着，在闪存存储器101的SEC2的擦除周期中(图12中的步骤 S7)，在从时刻tlO至tll期间，信号(NCE—11}被设置为"L"，信号 (NCE一F)被设置为"H" ， RAM 102被激活并且闪存存储器101被禁 止。此时，第二存储器激活信号ce2变成"H"，如图1所示的RAM 102 的第二数据输入/输出电路21和第二地址锁存电路22被激活，并且闪 存存储器101的第一数据输入/输出电路11和第二地址锁存电路12被 禁止。进而，信号(NWE)被设置为"L"，并且待写入的地址(地址5) 被作为信号(AD—C)和信号(AD一R)提供给外部地址端子AD一C1至 AD—Cn和外部地址端子AD_R1至AD—Rm。此时，第二存储器写入控 制信号we2变成"H"，数据输入电路21-21、 21-41被激活，选择目 标存储器单元，并且被作为信号{10—0}和信号{10_11}提供给外部输入/ 输出端子I0_C1至10—Ci和外部输入/输出端子10—Rl至10—Rj的数据 被通过数据输入电路21-21、 21-41写入到第一存储器电路10中作为所 写入数据(图12中的步骤S24和步骤S25之间(未示出))。(操作ll)在从时刻tll至t12期间，信号(NCE—R)被设置为"L",信号 (NCE一F)被设置为"H" ， RAM 102被激活并且闪存存储器101被禁 止。通过将信号(NOE)设置为"L",第二存储器输出控制信号oe2变 成"H"，如图8所示的第二数据输入/输出电路21的数据输出电路 21-11、 21-31被激活，并且从地址3的存储器单元中读出数据作为所读 取的数据。所读取的数据被通过数据输出电路21-11、 21-31提供给外 部输入/输出端子IO一Cl至10—Ci和外部输入/输出端子10—Rl至10—Rj 作为信号{10—C)和信号卩0—R}。通过测试器来确定所读取数据是否对应于所写入数据(图12中的步骤S24和S25之间(未示出))。 (操作12)接着，在闪存存储器IOI的SEC2的擦除周期中(图12中的步骤 S7)，在从时刻tl2至tl3期间，信号^0￡_11}被设置为"L"，信号 (NCE一F》被设置为"H" ， RAM 102被激活并且闪存存储器101被禁 止。此时，第二存储器激活信号ce2变成"H"，如图1所示的RAM102 的第二数据输入/输出电路21和第二地址锁存电路22被激活，并且闪 存存储器101的第一数据输入/输出电路11和第二地址锁存电路12被 禁止。进而，信号(NWE)被设置为"L"，并且待写入的地址(地址6) 被作为信号(ADJ)和信号(AD一R)提供给外部输入/输出端子I0一C1至 10—Ci和外部输入/输出端子I0_R1至10—Rj。此时，第二存储器写入 控制信号we2变成"H"，数据输入电路21-21、 21-41被激活，选择 目标存储器单元，并且被作为信号(I0一C)和信号(10—11}提供给外部输 入/输出端子10—Cl至10—Ci和外部输入/输出端子10—Rl至10—Rj的 数据通过数据输入电路21-21、 21-41被写入到第一存储器电路10中作 为所写入数据(图12中的步骤S24和S25之间(未示出))。(操作13)在从时刻t13至t14期间，信号{>^^_11}被设置为"L"，信号 (NCE—F)被设置为"H" ， RAM 102被激活并且闪存存储器101被禁 止。通过将信号(NOE)设置为"L"，第二存储器输出控制信号oe2变 成"H"，如图8所示的第二数据输入/输出电路21的数据输出电路 21-11、 21-31被激活，并且从地址6的存储器单元中读出数据作为所读 取的数据。所读取的数据被通过数据输出电路21-11、 21-31被提供给 外部输入/输出端子IO一Cl至IO_Ci和外部输入/输出端子I0_R1至 10—Rj作为信号{10—0}和信号{10_!1}。通过测试器来确定所读取数据 是否对应于所写入数据(图12中的步骤S24和S25之间(未示出))。此时，当在擦除时间设置寄存器14中所设置的扇区擦除时间t(擦10所示，擦除控制信号ercon变成"L"， 擦除完成，并且在擦除时间设置寄存器14中执行检查擦除SEC 2的每 一个存储器单元的验证。此时，当存在未擦除单元时，确定为"失败"， 也就是说，它是缺陷单元(图12中的步骤S8处的N.G.)。当证实擦 除了所有存储器单元时，根据第一内部地址信号Adll至Adln来选择 下一个待擦除的扇区(SEC 3)，并且在周期t (擦除)中像在SEC 1 和SEC2中一样执行擦除(图12中的步骤S8和步骤S9处的O.K.)。(操作14)在闪存存储器101的SEC3的擦除周期中(图12中的步骤SIO)， 在从时刻tl4至tl5期间，信号(NCE—R)被设置为"L"，信号(NCE一F} 被设置为"H" ， RAM 102被激活并且闪存存储器101被禁止。此时， 第二存储器激活信号ce2变成"H"，如图1所示的RAM 102的第二 数据输入/输出电路21和第二地址锁存电路22被激活，并且闪存存储 器101的第一数据输入/输出电路11和第二地址锁存电路12被禁止。 进而，信号(NWE)被设置为"L"，并且待写入的地址(地址7)被作 为信号(AD—。和信号{八0_11}被提供给外部地址端子AD一C1至 AD—Cn和外部地址端子AD_R1至AD_Rm。此时，第二存储器写入控 制信号we2变成"H"，数据输入电路21-21、 21-41被激活，选择目 标存储器单元，并且被作为信号{10—C)和信号卩0一R)提供给外部输入/ 输出端子IO一Cl至IO一Ci和外部输入/输出端子10—Rl至IO一Rj的数据 被通过数据输入电路21-21、 21-41写入到第一存储器电路10中作为所 写入数据(图12中的步骤S24和S25之间(未示出))。(操作15)在从时刻U5至t16期间，信号(NCE—R)被设置为"L"，信号 (NCE—F》被设置为"H" ， RAM 102被激活并且闪存存储器101被禁 止。通过将信号(NOE》设置为"L"，第二存储器输出控制信号oe2变 成"H"，如图8所示的第二数据输入/输出电路21的数据输出电路 21-11、 21-31被激活，并且从地址7的存储器单元中读出数据作为所读取的数据。所读取的数据被通过数据输出电路21-11、 21-31提供给外部输入/输出端子10—Cl至IO_Ci和外部输入/输出端子I0_R1至10—Rj 作为信号{10_(:}和信号{10—R}。通过测试器来确定所读取数据是否对 应于所写入数据(图12中的步骤S24和S25之间(未示出))。(操作16)接着，在闪存存储器101的SEC3的擦除周期中(图12中的步骤 S10)，在从时刻tl6至tl7期间，信号(NCE—11}被设置为"L"，信号 (NCE—F)被设置为"H" ， RAM 102被激活并且闪存存储器101被禁 止。此时，第二存储器激活信号ce2变成"H"，如图1所示的RAM102 的第二数据输入/输出电路21和第二地址锁存电路22被激活，并且闪 存存储器101的第一数据输入/输出电路11和第二地址锁存电路12被 禁止。进而，信号(NWE)被设置为"L",并且待写入的地址(地址8) 被作为信号(AD一q和信号(AD一Ri提供给外部地址端子AD—Cl至 AD一Cn和外部地址端子AD—Rl至AD_Rm。此时，第二存储器写入控 制信号we2变成"H"，数据输入电路21-21、 21-41被激活，选择目 标存储器单元，并且被作为信号(IO一C)和信号(IO一R)提供给外部输入/ 输出端子I0—Cl至10J3i和外部输入/输出端子10—Rl至10—Rj的数据 被通过数据输入电路21-21、 21-41写入到第一存储器电路10中作为所 写入数据(图12中的步骤S24和S25之间(未示出))。(操作17)在从时刻t17至t18期间，信号(NCE一R)被设置为"L"，信号 (NCE一F)被设置为"H" ， RAM 102被激活并且闪存存储器101被禁 止。通过将信号(NOE)设置为"L"，第二存储器输出控制信号oe2变 成"H"，如图8所示的第二数据输入/输出电路21的数据输出电路 21-11、 21-31被激活，并且从地址8的存储器单元中读出数据作为所读 取的数据。所读取的数据被通过数据输出电路21-11、 21-31提供给外 部输入/输出端子10—Cl至10—Ci和外部输入/输出端子10—Rl至IO一Rj 作为信号{10一0}和信号{10一11}。通过测试器来确定所读取数据是否对应于所写入数据(图12中的步骤S24和S25)。此时，当在擦除时间设置寄存器14中所设置的扇区擦除时间t(擦 除)内擦除SEC3时，如图10所示，擦除控制信号ercon变成"L"， 结束擦除模式，并且在擦除时间设置寄存器14中执行检查擦除SEC 3 的每一个存储器单元的验证。此时，当存在未擦除单元时，确定为"失 败"，也就是说，它是如图12所示的缺陷单元(图12中的步骤Sll 处的N.G.)。当证实擦除了所有存储器单元时，第一控制电路13搜索 下一个待擦除的扇区。不过，由于SEC 3是本实施例中的最后一个扇 区，因此擦除模式完成，如图10所示，擦除模式信号em变成"L"并 且擦除脉冲信号erpls停止(在图12中的步骤S11处的0.K.)。(操作18)接下来，在从时刻tl8至tl9期间，信号{>^^_5}被设置为"L", 信号(NCE一R)被设置为"H"，闪存存储器101被激活，并且RAM 102 被禁止。此时，第一存储器激活信号cel变成"H"，如图l所示的闪 存存储器101的第一数据输入/输出电路11和第一地址锁存电路12被 激活，第二存储器激活信号ce2变成"L" ， RAM 102的第二数据输入 /输出电路21和第二地址锁存电路22被禁止。通过将信号(NOE)设置 为"L"，第一存储器输出控制信号oel变成"H"，如图3所示的第 一数据输入/输出电路11的数据输出电路11-11被激活，SEC 1、 SEC 2 和SEC 3的存储器单元作为待擦除扇区被顺序读取。读取结果被通过 第一数据输入/输出电路11输出到外部输入/输出端子I0_C1至IO一Ci 作为信号{10_€}，并且通过测试器来确定每一个存储器单元中的数据 是否被擦除(图12中的步骤S12)。如上所述，根据本发明第一实施例的半导体器件100包括"擦除 时间设置寄存器14"，用于设置闪存存储器101的擦除时间的保证值 (扇区擦除保证时间)。因此，可以根据擦除时间设置寄存器14的数 据来控制内部擦除操作。因此，也是在顺序擦除存储在多个扇区中的所选扇区中的数据的"多扇区擦除测试"中，可以在当擦除时间设置 寄存器14确定存储在每一个扇区中的数据是否在扇区擦除保证时间内被擦除时，同时进行RAM 102的测试。因此，诸如RAM 102的"数 据保持测试"的需要较长时间的测试和闪存存储器101的擦除测试可 以同时进行。这里，数据保持测试是将数据写入到RAM存储器单元， 并且然后，在经过一段时间的备用状态读取数据以证实数据的测试。 例如，由于一个扇区的擦除时间一般为几百个msec，因此假定一个扇 区的扇区擦除保证时间在擦除时间设置寄存器14中被设置为500msec， 当执行"八扇区擦除"时，可以保留4秒钟。因此，可以同时进行诸 如RAM 102的数据保持测试的需要较长时间的测试。进而，在根据本发明第一实施例的半导体器件100中，即使当RAM 102的外部地址端子和外部输入/输出端子与闪存存储器101的结构具 有不同结构时，如图11所示，通过单独控制闪存存储器101和RAM 102所共用的外部地址端子AD_C1至AD—Cn (AD一C)以及专用于 RAM 102的外部地址端子AD—Rl至AD—Rm (AD一R)，并且单独控 制闪存存储器101和RAM 102所共用的外部地址端子I0—CI至10—Ci (10—C)以及专用于RAM 102的外部输入/输出端子10—Rl至10—Rj (10—R)，可以同时测试具有不同存储器容量或数据总线宽度的存储 器。结果，例如，当对64Mbit (2M单词xl6bit的结构)的闪存存储 器101和256Mbit的RAM (8M单词x32bit的结构)的RAM 102进 行测试时，根据现有技术，如图13所示，闪存存储器101和RAM 102 被依次测试。相反，根据本发明，如图14所示，闪存存储器101和 RAM 102可以被同时测试，从而减少了测试时间。(第二实施例) [结构]图15为框图，示出了根据本发明第二实施例的半导体器件200(系 统LSI)的结构。在第二实施例中，省略了与第一实施例相重复的描述， 对与第一实施例中的元件相同的元件赋予相同的字母标号。在第二实施例中的半导体器件200包括作为在同一半导体衬底上形成的多个存储器核的第一存储器核201和第二存储器核202，以及用于进行多个存 储器核的测试的BIST (内置自测试)核203。在内部存储器单元的数 据存储系统中，第一存储器核201与第二存储器核202不同。例如， 假定第一存储器核201是闪存存储器核，并且第二存储器核202是RAM (DRAM或SRAM)核。在出货之前的半导体器件200的测试中，BIST 核203控制闪存存储器核201和RAM核202，并且检査闪存存储器核 201和RAM核202的功能。BIST核203包括作为内部端子的内部地址输入端子LAD—CI至 LAD—Cn (n为等于或大于1的整数)、LAD—Rl至LAD—Rm (m为等 于或大于1的整数)，内部输入/输出端子LI0_C1至LIO—Ci (i为等 于或大于1的整数)、LIO—Rl至LIO_Rj (j为等于或大于1的整数)。 也就是说，BIST核203包括内部端子(内部地址输入端子LAD—CI至 LAD—Cn、LAD_Rl至LAD—Rm，内部输入/输出端子LIO—CI至LIO—Ci、 LIO一Rl至LI0—Rj)，取代了第一实施例中的外部端子(外部地址端子 AD_C1至AD—Cn、 AD—Rl至AD—Rm，外部输入/输出端子IO—CI至 IO—Ci、 IO—Rl至IO—Rj)。内部地址端子LAD_C1至LAD_Cn由闪存 存储器核201和RAM核202所共同使用。内部地址端子LAD_R1至 LAD—Rm仅由RAM核202所使用。内部输入/输出端子LIO—CI至 LIO—Ci由闪存存储器核201和RAM核202所共用。内部输入/输出端 子LIO一Rl至LIO一Rj仅由RAM核202所使用。实际上，尽管内部地 址端子LAD_C1至LAD—Cn是n个端子并且内部地址端子LAD_R1至 LAD一Rm是m个端子，但是在图中为了简单起见，对它们进行了部分 省略。尽管内部输入/输出端子LI0_C1至LIO_Ci是i个端子并且内部 输入/输出端子LI0—Rl至LI0—Rj是j个端子，但是在图中为了简单起 见，对它们进行了部分省略。BIST核203进一步包括作为内部端子的内部控制端子LNOE、 LNWE、 LNCE—F、 LNCE—R。也就是说，BIST核203包括上述内部端子(内部控制端子LNOE、 LNWE、 LNCE—F、 LNCE—R)，它取代了 第一实施例中的外部端子(外部控制端子NOE、 NWE、 NCE—F、 NCE_R)。内部控制端子LNOE是用于控制闪存存储器核201和RAM 核202的输出的端子。内部控制端子LNWE是用于控制对闪存存储器 核201和RAM核202进行写入的端子。内部控制端子LNCE一F是用于 激活/禁止闪存存储器核201的端子。内部控制端子LNCE-R是用于控 制RAM核202的激活/禁止的端子。闪存存储器核201包括第一存储器电路10、第一数据输入/输出电 路11、第一地址锁存电路12、第一控制电路13、第一数据输入/输出 内部端子组215、第一地址输入内部端子组216、第一控制内部端子组 217和擦除时间设置寄存器14。也就是说，闪存存储器核201包括的 第一数据输入/输出内部端子组215、第一地址输入内部端子组216和 第一控制内部端子组217，取代了第一实施例中的第一数据输入/输出 端子组15、第一地址输入端子组16和第一控制端子组17。第一数据 输入/输出内部端子组215被分别连接到连接到内部输入/输出端子 LIO—Cl至LIOj:i的i个内部数据输入/输出线路。第一数据输入/输出 电路11被连接到第一数据输入/输出内部端子组215。第一地址输入内 部端子组216被分别连接到连接到内部地址输入端子LAD—Cl至 LAD—Cn的n个内部地址输入线路。第一地址锁存电路12被连接到第 一地址输入内部端子组216。第一控制内部端子组217被连接到连接到 内部控制端子LNOE、 LNWE和LNCE一F的内部控制线路组。第一控 制电路13被连接到第一控制内部端子组217、第一数据输入/输出电路 11和第一地址锁存电路12，并且控制第一存储器电路10的写入/擦除/ 读取操作。擦除时间设置寄存器14接收第一控制电路13和第一地址 锁存电路12的输出，并且将"扇区"的擦除时间设置为第一存储器电 路10中的存储器单元的擦除单元。RAM核202包括第二存储器电路20、第二数据输入/输出电路21、 第二地址锁存电路22、第二控制电路23、第二数据输入/输出内部端子组225、第二地址输入内部端子组226和第二控制内部端子组227。也 就是说，RAM核202包括的第二数据输入/输出内部端子组225、第二 地址输入内部端子组226和第二控制内部端子组227，取代了第一实施 例中的第二数据输入/输出端子组25、第二地址输入端子组26和第二 控制端子组27。第二数据输入/输出内部端子组225被连接到连接到内 部输入/输出端子LIO_C 1至LIO_Ci的i个内部数据输入/输出线路和连 接到内部输入/输出端子LIO一Rl至LIO一Rj的j个内部数据输入/输出线 路。第二数据输入/输出电路21被连接到第二数据输入/输出内部端子 组225。第二地址输入内部端子组226被连接到连接到内部地址输入端 子LAD—Cl至LAD一Cn的n个内部地址输入线路和连接到内部地址输 入端子LAD—Rl至LAD一Rm的m个内部地址输入线路。第二地址锁存 电路22被连接到第二地址输入内部端子组226。第二控制内部端子组 227被连接到连接到内部控制端子LNOE、LNWE和LNCE—F的内部控 制线路组。第二控制电路23被连接到第二控制内部端子组227、第二 数据输入/输出电路21和第二地址锁存电路22，并且控制第二存储器 电路20的写入/擦除/读取操作。[操作]下面来描述根据本发明第二实施例的半导体器件200的操作。在 本实施例中，将要描述在闪存存储器核201的"多扇区擦除测试"周 期中进行RAM核202的数据保持测试(或保持测试)的情况。这里， 多扇区擦除测试周期是其间在从闪存存储器核201中的多个扇区中所 选择的所选扇区(部分或所有扇区)中存储的数据被擦除的周期。在 多扇区擦除测试中，将描述在作为被选扇区的扇区1 (SEC1)、扇区2 (SEC2)和扇区3 (SEC3)中的数据依此顺序被顺序擦除的情况。在 数据保持测试中，将描述RAM 102的写入/读出测试(下面称之为W/R 测试)。图16为时序图，示出了当同时执行多扇区擦除测试和W/R测试 时提供给半导体器件200的内部端子的信号。信号(LAD—R)表示被提供给每一个内部地址端子LAD_R1至LAD—Rm的信号。信号(LAD—Q 表示被提供给每一个内部地址端子LAD一Cl至LAD一Cm的信号。信号 {LNCE—11}表示提供给内部控制端子LNCE—R的信号。信号(LNCE一F) 表示提供给内部控制端子LNCE—F的信号。信号(LNWE)表示提供给 内部控制端子LNWE的信号。信号(LNOE)表示提供给内部控制端子 LNOE的信号。信号(LI0—q表示提供给每一个内部输入/输出端子 LIO—Cl至LIO—Ci的信号。信号(LIO—R〉表示提供给每一个内部输入/ 输出端子LIO一Rl至LIO—Rj的信号。在第一实施例中，在该测试中，测试器将提供给半导体器件100 的外部输入/输出端子IO一Cl至IO_Ci和IO—Rl至IO_Rj的数据与期望 值(被写入数据)进行比较以确定闪存存储器101和RAM 102的非缺 陷单元/缺陷单元(图12中的步骤S5、 S8、 Sll、 S22、 S24、 S26)。 相反，在第二实施例中，BIST核203将提供给内部输入/输出端子 LIO一Cl至LIO一Ci和LIO—Rl至LIO—Rj的数据与期望值(被写入数据) 进行比较以确定闪存存储器核201和RAM核202的非缺陷单元/缺陷 单元。由于第二实施例中的其他操作与第一实施例中的那些操作相同， 因此这里省去了对它的详细描述。如上所述，由于根据本发明第二实施例的半导体器件200包括"擦 除时间设置寄存器14"，用于设置闪存存储器核201的擦除时间的保 证值(扇区擦除保证时间)。因此，可以根据擦除时间设置寄存器14 的数据来控制内部擦除操作。因此，也在依序擦除存储在多个扇区中 间的所选扇区中的数据的"多扇区擦除测试"中，可以在当擦除时间 设置寄存器14确定存储在每一个扇区中的数据是否在扇区擦除保证时 间内被擦除时，同时进行RAM核202的测试。因此，诸如在RAM存 储器单元中写入数据，且之后，在特定时间的备用状态之后读取数据 以验证数据的"数据保持测试"的需要较长时间的测试和闪存存储器 核201的擦除测试可以同时进行。例如，由于一个扇区的擦除时间一 般为几百个msec,因此假定一个扇区的扇区擦除保证时间在擦除时间设置寄存器14中被设置为500msec，当执行"八扇区擦除"时，可以 保留4秒钟。因此，可以同时进行诸如RAM核202的数据保持测试的 需要较长时间的测试。进而，在根据本发明第二实施例的半导体器件200中，即使当RAM 核202的内部地址端子和内部输入/输出端子与闪存存储器101的结构 具有不同结构时，如图16所示，通过单独控制闪存存储器核201和 RAM核202所共用的内部地址端子LAD—Cl至LAD—Cn (LAD_C) 以及专用于RAM核202的内部地址端子LAD_R1至LAD—Rm (LAD_R)，并且单独控制闪存存储器核201和RAM核202所共用 的内部数据输入/输出端子LI0_C1至LIO—Ci (LIO—C)以及专用于 RAM核202的内部数据输入/输出端子LIO—Rl至LIO_Rj (LIO—R)， 可以同时测试具有不同存储器容量或数据总线宽度的存储器核。结 果，例如，当对64Mbit (2M单词xl6bit的结构)的闪存存储器核201 禾口 256Mbit的RAM (8M单词x32bit的结构)的RAM核202进行测 试时，根据现有技术，如图13所示，闪存存储器核201和RAM核 202被依次测试。相反，根据本发明，如图14所示，闪存存储器核 201和RAM核202可以被同时测试，从而减少了测试时间。[第一扩展]在上述实施例中，描述了其中在擦除周期t (擦除)中执行擦除， 并且然后执行验证的擦除控制方法。不过，本发明可以应用于其中擦 除周期t (擦除)被分段用于重复进行擦除和验证的擦除控制方法的情 况。图17A和17B为流程图，示出了其中使用该擦除方法的情况。当 在步骤S5、 S8、 Sll在擦除时间设置寄存器14中执行验证并且未擦除 单元存在时(步骤S5处的N.G.，步骤S8处的N.G.，步骤Sll处的 N.G.)，如果时间在扇区擦除保证时间之内(步骤S13处的YES，步 骤S14处的YES，步骤S15处的YES)，则执行上述步骤S4、 S7、 SIO。 另一方面，如果时间不在扇区擦除保证时间之内，则该单元被确定为 "失败"，也就是说，它是缺陷单元(步骤S13处的NO，步骤S14处的NO，步骤S15处的N0)。 [第二扩展]
在上述实施例中，安装了两个存储器。不过，本发明也可应用于 其中安装了三个或更多个存储器，或者安装了例如逻辑LSI和微机的 存储器以外的半导体器件的情况。
如上所述，由于根据本发明相比现有技术可以使测试时间更短， 因此减少了测试成本，并且因此可以以低成本来提供半导体器件100、 200。本发明特别对于具有许多种存储器或大容量存储器的半导体器件 来说是有效的。
很明显，本发明并不限于上述各实施例，而是可以对其进行修订 和更改，只要不偏离本发明的范围和精神主旨。
权利要求
1.一种半导体器件，包括第一存储器；以及第二存储器，其中所述第一存储器包括第一存储器单元阵列，其被配置以被分成多个扇区；擦除时间设置寄存器，其被配置以保持扇区擦除保证时间，以确保用于擦除存储在一个扇区中的数据的擦除时间；以及第一控制电路，其被配置以执行扇区擦除测试，其中在该扇区擦除测试中，在所述扇区擦除保证时间内擦除在从所述多个扇区中选择的至少一个所选扇区中存储的数据，其中所述第二存储器包括第二存储器单元阵列，其被配置以具有不同于所述第一存储器单元阵列的数据存储系统；以及第二控制电路，其被配置以在执行所述扇区擦除测试的同时对于所述第二存储器单元阵列执行数据保持测试。
2. 如权利要求l所述的半导体器件，其中，当在所述至少一个所 选扇区的扇区中存储的数据被擦除时的时间在所述扇区擦除保证时间 范围内的情况下，所述第一控制电路擦除在所述至少一个所选扇区的 下一个扇区中存储的数据。
3. 如权利要求l所述的半导体器件，其中，所述第二控制电路在 所述数据保持测试中，将写数据写入到所述第二存储器单元阵列的目 标存储器单元中，并且从所述目标存储器单元中读出所述写入的数据 作为读取的数据。
4. 如权利要求1至3中的任何一个所述的半导体器件，其中，所 述第一存储器包括闪存存储器，并且所述第二存储器包括RAM。
5. 如权利要求l所述的半导体器件，其中，所述第一存储器和所 述第二存储器被安装在同一个封装中。
6. 如权利要求l所述的半导体器件，进一步包括BIST (内置自测试)电路，其被配置以控制所述第一控制电路以 便执行所述扇区擦除测试，以及控制所述第二控制电路以便执行所述 数据保持测试。
7. 如权利要求6所述的半导体器件，其中，所述第一存储器、所 述第二存储器和所述BIST电路是在同一个半导体衬底上形成的。
8. —种测试半导体衬底的方法，包括 提供半导体器件，其中所述半导体包括第一存储器，包括被分成多个扇区的第一存储器单元阵列和擦 除时间设置寄存器，以及第二存储器，包括具有不同于所述第一存储器单元阵列的数据存储系统的第二存储器单元阵列；在所述擦除时间设置寄存器中设置扇区擦除保证时间，以保证用于擦除存储在一个扇区中的数据的擦除时间；执行扇区保证测试，在该扇区保证测试中，在所述扇区擦除保证 时间内，擦除在从所述多个扇区中选择的至少一个所选扇区中存储的 数据；以及在执行所述扇区擦除测试的同时，对于所述第二存储器单元阵列 执行数据保持测试。
9. 如权利要求8所述的测试半导体衬底的方法，其中，所述执行 所述扇区擦除测试的步骤包括:在当所述至少一个所选扇区的扇区中存储的数据被擦除时的时间在所述扇区擦除保证时间范围内的情况下，擦除在所述至少一个所选 扇区的下一个扇区中存储的数据。
10. 如权利要求8或9所述的测试半导体衬底的方法，其中，所述执行所述数据保持测试的步骤包括将写数据写入到所述第二存储器单元阵列的目标存储器单元中， 并且从所述目标存储器单元中读出所述写入的数据作为读取的数据。
11. 一种测试半导体衬底的方法，包括 提供半导体器件，其中所述半导体包括第一存储器，包括被分成多个扇区的第一存储器单元阵列和擦 除时间设置寄存器，第二存储器，包括具有不同于所述第一存储器单元阵列的数据 存储系统的第二存储器单元阵列，以及BIST (内置自测试)电路；所述BIST电路在所述擦除时间设置寄存器中设置扇区擦除保证 时间，以确保用于擦除存储在一个扇区中的数据的擦除时间；所述BIST电路执行扇区保证测试，在该扇区保证测试中，在所述 扇区擦除保证时间内，擦除在从所述多个扇区中选择的至少一个所选 扇区中存储的数据；并且在执行所述扇区擦除测试的同时，所述BIST电路对于所述第二存 储器单元阵列执行数据保持测试。
12. 如权利要求ll所述的测试半导体衬底的方法，其中所述执行 所述扇区擦除测试的步骤包括在当所述至少一个所选扇区的扇区中存储的数据被擦除时的时间 在所述扇区擦除保证时间范围内的情况下，擦除在所述至少一个所选 扇区的下一个扇区中存储的数据。
13. 如权利要求11或12所述的测试半导体衬底的方法，其中所述执行所述数据保持测试的步骤包括将写数据写入到所述第二存储器单元阵列的目标存储器单元中，并且从所述目标存储器单元中读出所写入的数据作为读取的数据。
全文摘要
一种半导体器件，包括第一存储器；以及第二存储器。第一存储器包括第一存储器单元阵列，其被配置以被分成多个扇区；擦除时间设置寄存器，其被配置以保持扇区擦除保证时间，以确保用于擦除存储在一个扇区中的数据的擦除时间；以及第一控制电路，其被配置以执行扇区擦除测试，其中在扇区擦除保证时间内擦除在从多个扇区中选择的至少一个所选扇区中存储的数据。第二存储器包括第二存储器单元阵列，其被配置以具有不同于第一存储器单元阵列的数据存储系统；以及第二控制电路，其被配置以在执行扇区擦除测试的同时对于第二存储器单元阵列执行数据保持测试。
文档编号G11C29/12GK101241751SQ20081000973
公开日2008年8月13日 申请日期2008年2月13日 优先权日2007年2月8日
发明者常定信利, 桥本洁和 申请人:恩益禧电子股份有限公司