存储装置的制作方法

专利名称：存储装置的制作方法
技术领域：
本发明涉及一种有多个端口的存储装置，本发明尤其涉及一种能减少多 个端口的信号之间交叉耦合噪声的存储装置。
背景技术：
对于有多个端口的存储装置，传统上提出了在CPU中要使用的寄存器文 件。通常，寄存器文件包括写入端口和读取端口。尤其是常常使用有多个读 取端口和多个写入端口的寄存器文件来用于许多用途。
图27是显示有两个写入端口和三个读取端口的传统寄存器文件的存储 器单元的结构的实例的电路图。图27中，存储器单元由用于输入写入数据的 转接门i和2、用于存储数据的包括反相器3和4的存储元件以及用于从存 储元件读取数据的NMOS晶体管5到10组成。
对于控制存储器单元的写入和读取的信号线，还提供了用于两个端口的 写入字线11和12、用于各个端口的写入位线13和14、用于三个端口的读取 字线15到17以及用于各个端口的读取位线18到20。
图28是显示包括具有图27中的结构的存储器单元的寄存器文件的结构 的实例的方框图。图28中，寄存器文件包括存储器单元阵列200,具有以 32引入线(entry)和32位结构布置的存储器单元；地址解码器210，用于产生 存储器单元的地址；读取数据保持电路220，用于保持从存储器单元读取的 数据；写入数据保持电路230,用于保持要写入存储器单元的数据；和控制 电路2復
从外部向寄存器文件给予用于两个写入端口中的每个写入端口的4位地 址和用于三个读取端口中的每个读取端口的5位地址。地址解码器210解码 所给予的地址，并用具有32引入线(entry)和2个端口的64条写入字线和具有32引入线(entry)和3个端口的％条读取字线与存储器单元阵列200相连 接。读取数据保持电路220和存储器单元阵列200用3个端口读取位线相互 连接，每条读取位线有32位，而写入数据保持电路230和存储器单元阵列 200用2个端口写入位线相互连接，每个写入位线有32位。
图29是用来解释图27和28中所示的寄存器文件的操作的时序图。寄 存器文件与时钟信号CLK同步操作，以时钟信号CLK的H电平执行读取， 以其L电平执行写入。
图29中，当时钟信号CLK有L电平时，将由所选的端口的写入地址所 指定的写入字线设置为具有H电平。端口数为0且字数为1时，在图27中， 转接门i接通。结果，端口数为0的写入位线13的数据经转接门1存储在字 数为1的存储元件中。
当时钟信号CLK有H电平时，将由所选的端口的读取地址所指定的读 取字线设为H电平。端口数为0且字数为1时，图27中，晶体管5接通。 结果，将字数为1的存储元件中存储的数据经晶体管6读取到端口数为0的 读取位线18上。
半导体集成电路已经连续发展了半导体技术，以满足对集成增加无止境 的需求，在半导体处理中进一步发展了微型制造(microfabrication)。用半导体 处理的微型制造，在相邻位线或字线之间的交叉耦合噪声所造成的故障进一 步变得严重了。
用微型制造，还须在降低源电压以便执行对存储器单元的写入操作时减 小漏电流。当漏电流减小时，晶体管的阁值增高。因此，问题在于不能一直 执行相应于微型制造的理想缩放比例，难以降低源电压。
为了执行微型制造处理，还在制造过程中减小曝光波长。为了实现存储 器单元的功能和特点，希望根据波长的减小来优化晶体管的掩模数据，或者， 在曝光中单独地执行光学相位校正。然而，优化掩模数据需要大量的工时， 此外，难以执行部分光学相位校正，这是因为要对整个晶片执行曝光。因此， 问题在于要在使用能折中(compromise)到某种程度的掩模数据的假设之上来 设计存储器单元。

发明内容
考虑到环境，本发明的一个目的是提供一种存储装置，能减小由半导体的微型制造处理造成的位线和字线的交叉耦合噪声。
本发明的另一目的是提供一种能降低源电压的微型制造的存储装置。再 一个目的是提供一种存储装置，能共享晶体管的物理形状，用能折中到某种 程度的掩模数据来防止性能变坏。
为了解决这些问题，本发明的第一方面提供(directto)—种存储装置，包 含至少一条读取控制信号线(读取字线)，用于把读取控制信号发送到存储 器单元；至少一条读取信号线(读取位线)，根据与读取字线相对应的读取控 制信号的启动(activation),将存储器单元的信息发送到外部；至少一条写入 控制信号线(写入字线)，用于将写入控制信号发送到存储器单元；和至少一 条写入信号线(写入位线)，根据与写入字线相对应的写入控制信号的启动， 来将外部信息发送到存储器单元，其中，交替地提供读取位线和写入位线， 控制读取控制信号和写入控制信号，以便不同时将其启动。
根据该结构，控制用于存储器单元阵列的读取字线和写入字线，以便不 同时将其启动。因而，不同时操作读取位线和写入位线，在存储器单元的布 局(layout)部分中物理上交替地布置操作读取位线和写入位线。结果，两条位 线中的一条起屏蔽的作用，在位线之间没有干扰，可以防止读取位线和写入
位线的故障。
本发明的第二方面提供一种根据本发明的第一方面的存储装置，其中， 在检测到根据读取控制信号的启动将存储器单元的信息发送到外部之后，启 动写入控制信号。
根据该结构，检测到将存储器单元的信息读取到读取位线上，然后启动 写入控制信号。结果，可以自动执行对存储器单元阵列的读取和写入操作， 有可能确保这种控制，以便不同时启动读取字线和写入字线。
本发明的第三方面提供一种根据本发明的第 一或第二方面的存储装置， 其中，在检测到根据读取控制信号的启动将存储器单元的信息发送到外部之 后，使读取控制信号无效(deactivate)。
根据该结构，检测到将存储器单元的信息读取到读取位线上，然后使读 取控制信号无效。结果，有可能自动控制对存储器单元阵列的读取操作，并 缩短读取周期。
本发明的第四方面提供一种根据本发明第二或第三方面的存储装置，其(dummy)存储器单元，将虛拟存储器单元的电路构成为包括虚拟读取字线 和虚拟读取位线，其负载特性分别与读取字线和读取位线的相同，当响应读 取控制信号启动虚拟读取字线时，虚拟存储器单元起将固定的存储值输出到 虚拟读取位线的作用，以便通过检测虚拟读取位线中的固定存储值，检测将 根据本发明第二或第三方面的存储器单元的信息发送到外部。
根据该结构，用形状与存储器单元相同的晶体管构成虚拟存储器单元， 以与用于控制读取的信号线的负载特性彼此相同的方式构成电路。结果，有 可能使虚拟存储器单元中每条信号线的操作特性与存储器单元的操作特性一 致，而不依赖于过程中的变化、温度波动或电压改变。这样，有可能可靠地 检测到将根据本发明第二或第三方面的存储器单元的信息发送到外部。
本发明的第五方面提供一种根据本发明第四方面的存储装置，其中，用
元，将虚拟存储器单元的电路构成为包括第一虛拟写入字线，具有与写入 字线相同的负载特性，起接收读取控制信号的作用；第二虚拟写入字线，具 有与写入字线相同的负载特性，起接收写入控制信号的作用；虚拟写入位线， 具有与写入位线相同的负载特性，起接收虛拟写入值的作用；和虚拟写入检 测信号线，具有与读取位线相同的负载特性，相应于读取控制信号的启动， 将虚拟写入值写到虚拟存储器单元，当检测到将写入的虚拟写入值输出到虛 拟写入检测信号线时将虛拟写入值反相，根据写入控制信号的启动，将反相 的虛拟写入值写到虚拟存储器单元。
根据该结构，用形状与存储器单元相同的晶体管构成虚拟存储器单元， 以与用来控制写入的信号线的负载特性彼此相同的方式构成该电路。结果， 有可能使虚拟存储器单元中每条信号线的操作特性与存储器单元的操作特性 一致，而不取决于过程中的变化、温度波动或电压的改变。这样，可以在读 取和写入周期中可靠地执行一 系列操作，用于检测虚拟写入检测信号线中的 虛拟写入值、反相虚拟写入值和对虛拟存储器单元执行重写，从而可以使虛 拟存储器单元初始化。
本发明的第六方面提供一种根据本发明第五方面的存储装置，其中，检 测到将写到虛拟存储器单元的虛拟写入值输出到虚拟写入检测信号线之后， 使写入控制信号无效。
根据该结构，检测到将虛拟写入值从虛拟存储器单元输出到虚拟写入检测信号线，然后使写入控制信号无效。因而，有可能自动控制用于存储器单 元阵列的写入操作并缩短写入周期。本发明的第七方面提供一种根据本发明第六方面的存储装置，其中，与 时钟信号同步地自动给出虚拟写入值，然后启动读取控制信号，从而重复一 系列操作，用于将虚拟写入值写入虚拟存储器单元、从虚拟存储器单元读取 固定的存储值、使读取控制信号无效、启动写入控制信号、通过检测写到虚 拟存储器单元的虚拟写入值的输出来反相虚拟写入值、将反相的虚拟写入值 写到虚拟存储器单元以及使写入控制信号无效。根据该结构，给出虚拟写入值，然后与时钟信号同步地启动读取控制信 号，以便自动执行一系列读取和写入操作。结果，有可能形成最有效的读取 和写入周期，与时钟信号同步，不依赖于过程中的变化、温度波动或电压改 变。此外， 一个优点在于不必保证时钟的运行，这是因为系列操作不取决于 时钟的占虚拟比。本发明的第八方面提供一种根据本发明第一方面的存储装置，其中，在 检测到根据写入控制信号的启动将外部信息发送到存储器单元之后启动读取 控制信号。根据该结构，检测到关于写入位线的信息写到存储器单元，然后启动读 取控制操作。结果，可以自动控制对存储器单元阵列的写入和读取操作，有 可能可靠地执行这种控制，以便不同时启动读取字线和写入字线。本发明的第九方面提供一种根据本发明第一或第八方面的存储装置，其 中，在检测到根据写入控制信号的启动将外部信息发送到存储器单元之后， 使写入控制信号无效。根据该结构，检测到将关于写入位线的信息写入到存储器单元，然后使 写入控制信号无效。结果，有可能自动控制用于存储器单元阵列的写入操作， 并缩短写入周期。本发明的第十方面提供一种根据本发明的第八或第九方面的存储装置，储器单元，将虚拟存储器单元的电路构成为包括第一虛拟写入字线，具有 与写入字线相同的负载特性，并起接收读取控制信号的作用；第二虛拟写入 字线，具有与写入字线相同的负载特性，并起接收写入控制信号的作用；虚 拟写入位线，具有与写入位线相同的负载特性，并起接收虚拟写入值的作用；和虚拟写入检测信号线，具有与读取位线相同的负载特性，根据写入控制信 号的启动和根据本发明第八或第九方面将外部信息向存储器单元传输，将虛 拟写入值写到虛拟存储器单元，通过检测输出到虛拟写入检测信号线的写到 虚拟存储器单元的虚拟写入值，检测将根据本发明第八或第九方面的外部信 息传输到存储器单元。根据该结构，用形状与存储器单元相同的晶体管构成虚拟存储器单元， 以与用来控制写入的信号线的负载特性彼此相同的方式构成该电路。结果， 有可能使虚拟存储器单元中每条信号线的操作特性与存储器单元的操作特性 一致，而不依赖于过程中的变化、温度波动或电压改变。结果，有可能可靠 地检测到将根据本发明第八或第九方面的外部信息发送到存储器单元。本发明的第十一方面提供一种根据本发明的第十方面的存储器单元，其 中，通过检测写到虚拟存储器单元的虚拟写入值的输出来反相虚拟写入值， 所述输出被输出到虚拟写入检测信号线，根据读取控制信号的启动将反相的 虛拟写入值写到虚拟存储器单元。根据该结构，通过检测虚拟写入检测信号线中的虚拟写入值来反相虛拟 写入值，在读取周期中执行对虚拟存储器单元的重写。结果，有可能可靠地 根据写入和读取周期来执行系列操作，并使虚拟存储器单元初始化。本发明的第十二方面提供一种根据本发明的第十或第十一方面的存储 装置，其中，用形状与形成存储器单元的半导体元件相同的半导体元件构成 虛拟存储器单元，将虚拟存储器单元的电路构成为包括虚拟读取字线和虚拟 读取位线，分别具有与读取字线和读取位线相同的负载特性，响应读取控制 信号启动虚拟读取字线时，虚拟存储器单元起将固定的存储值输出到虚拟读 取位线的作用，通过检测虚拟读取位线中的固定的存储值，使读取控制信号 无效。根据该结构，用形状与存储器单元相同的晶体管构成虛拟存储器单元， 以与用来控制读取的信号线的负载特性彼此相同的方式构成该电路。结果， 有可能使虚拟存储器单元中每条信号线的操作特性与存储器单元的操作特性 一致，而不依赖于过程中的变化、温度波动或电压改变。通过检测虛拟读取 位线中的固定存储值来使读取控制信号无效，结果，有可能自动控制用于存 储器单元阵列的读取操作，缩短读取周期。本发明的第十三方面提供一种根据本发明的第十二方面的存储装置，其中，与时钟信号同步给出虚拟写入值，然后启动写入控制信号，从而重复一 系列操作，用于将虚拟写入值写到虚拟存储器单元、通过检测虚拟存储器单 元的输出中所写的虛拟写入值来反相虛拟写入值、使写入控制信号无效、启 动读取控制信号、将反相的虚拟写入值写到虚拟存储器单元、从虚拟存储器 单元读取固定的存储值以及使读取控制信号无效。根据该结构，给出虚拟写入值，然后与时钟信号同步地启动写入控制信 号，以便自动执行一系列写入和读取操作。结果，有可能形成最有效的写入 和读取周期，与时钟信号同步，不依赖于过程中的变化、温度波动或电压改 变。此外，有一个优点在于不必保证时钟的运行，这是因为系列操作不依赖 于时钟的占虛拟比。本发明的第十四方面提供一种根据本发明的第 一到第十三方面中任何 一个的存储装置，其中，尽可能交替提供读取字线和写入字线。根据该结构，根据本发明的第一到第十三方面中的任何一个，控制用于 存储器单元阵列的读取字线和写入字线，以便不在存储装置中同时启动它们。 结果，在物理上交替地布置读取字线和写入字线。这样，两条字线中的一条 起屏蔽的作用，从而有可能产生一个优点，即，可以防止字线之间的交叉耦 合噪声。本发明的第十五方面提供一种根据本发明的第 一到第十四方面中任何一个的存储装置，其中，将构成存储器单元中存储元件的MOSFET的衬底电 压的绝对值设为大于在启动读取控制信号时施加到存储元件上的信号电压的 绝对值。根据该结构，将构成存储元件的MOSFET的衬底电压的绝对值设为大于 施加到存储元件上的信号电压的绝对值。结果，可以升高阈值的绝对值。这 样，有可能产生一个优点，即，噪声电阻相应增大，通过读取字线降低的交 叉耦合效应在写入字线中产生电压降时，难以造成写入故障。换言之，可以 减小MOSFET的源才及和漏才及之间的电流。本发明的第十六方面提供一种根据本发明的第 一到第十四方面中任何 一个的存储装置，其中，将存储器单元中转接门的衬底电压的绝对值设为大 于启动读取控制信号时施加到存储元件中的信号电压的绝对值。根据该结构，在为了布局方便而难以只增高MOSFET的衬底电压的情况 下，升高存储器单元中转接门的衬底电压，从而有可能产生一个优点，即，即使产生小故障(如果在写入字线的非选择中写入字线是"H，，，就在写入字线 中产生电压降的情况下)，难以造成写入故障。本发明的第十七方面提供一种根据本发明的第十六方面的存储装置，其中，升高转接门的P-沟道MOSFET的衬底电压。根据该结构，升高转接门的P-沟道MOSFET的衬底电压。结果，有可 能特别地使读取系统的速度减低最'』、化。本发明的第十八方面提供一种根据本发明的第 一到第十七方面中任何 一个的存储装置，其中，用于将信息写到存储器单元的写入控制电路设有 MOSFET, MOSFET由具有反相(inverting)逻辑电路的转接门的开关构成， 响应写入控制信号来控制反相逻辑电路，写入控制电路有与反相逻辑电路的 输出连接的^f册极、与写入字线连接的漏极和与电源或地连接的源极。根据该结构，用MOSFET，在读取字线下降时，在写入字线中产生电流 通路。结果，减小写入字线的阻抗。这样，有可能产生一个优点，即，可以 减小耦合电容与读取字线的比，可以减d、交叉耦合噪声的影响。本发明的第十九方面提供一种^4居本发明的第 一到第十八方面中任何 一个的存储装置，其中，写入字线的驱动源设有MOSFET， MOSFET具有与 用于驱动读取字线的反相逻辑门的输入连接的栅极、与用于输入写入控制信 号的常规逻辑门的输出连接的源极以及与写入字线连接的漏极。根据该结构，写入字线的阻抗用MOSFET时比与电源连接的情况下要 高，读取字线的下降产生的耦合所造成的源电压中的降低的瞬时响应速度降 低。结果，写入字线的电压值可保持为大的值，可以吸收源电压中的降低。本发明的第二十方面提供一种根据本发明的第 一到第十九方面中任何 一个的存储装置，其中，MOSFET设在中间部分中或写入字线的末端， MOSFET具有与用于输入读取控制信号的反相逻辑门的输出连接的槺极、与的漏极。根据该结构，即使读取字线下降，也可以将写入字线的电压保持为源电 压，持续相应于常规逻辑门的延迟的时间。结果，用读取字线难以在写入字 线上制造交叉耦合噪声，从而可以防止错误写入。本发明的第二十一方面提供一种存储装置，其中，存储器单元中的存储 元件由第 一和第二反相逻辑门构成，重置信号线与第 一反相逻辑门的第 一源极连接，在存储器单元的读取和写入操作期间，将要发送到重置信号线的重 置信号固定为无效，启动重置信号以便设置要在读取和写入操作之外的期间 具有预期的值的存储元件的状态。本发明的第二十二方面提供一种根据本发明的第二十一方面的存储装 置，其中，当第二反相逻辑门的第一源极和第二源极相应于第一反相逻辑门 的第一源极和第二源极时，用于发送反相的重置信号的反相重置信号线与第 二反相逻辑门的第二源极连接。本发明的第二十三方面提供一种根据本发明的第二十一或第二十二方 面的存储装置，其中，响应表示完成对存储器单元的写入的信号，启动重置 信号》根据该结构，利用一种电路结构，其中，将重置信号发送到存储器单元 中的存储元件。结果，有可能在写入字线无效的情况下在一个周期内将存储 器单元中的存储元件初始化。通过利用这种结构，可以用另一存储器单元共 享晶体管的物理形状，即使用了能折中到某种程度的掩模数据，也可以防止 性能变坏。本发明的第二十四方面提供一种存储装置，其中，存储器单元中的存储 元件由第一和第二反相逻辑门构成，将写入控制信号和写入信号的"与"的 "非，，信号连接到构成第一反相逻辑门的晶体管的第一源极，将写入控制信号 和反相的写入信号的"与"信号连接到构成第 一反相逻辑门的晶体管的第二源 极，将写入控制信号和反相的写入信号的"与"的"非"信号连接到构成第二反 相逻辑门的晶体管的第一源极，将写入控制信号和写入信号的"与"信号连接 到构成第二反相逻辑门的晶体管的第二源极。根据该结构，参考构成存储器单元中存储元件的的两个反相逻辑门，响 应写入控制信号，用写入信号及其反相的信号来控制构成各个反相逻辑门的 晶体管的源极。结果，可以释放存储器单元中反馈反相器的反馈的强度。因 而，即使源电压下降，也可以容易地执行写入。这样，可以降低存储装置的 电压。本发明的第二十五方面提供一种根据本发明的第二十四方面的存储装 置，其中，提供了写入控制信号和写入信号的组合，用两个反相逻辑门的组 合构成存储器单元中的存储元件，其数量等于写入控制信号的数量，相应于 写入控制信号来实现，构成各个反相逻辑门的晶体管的栅极和漏极具有相互并联的相应的点，构成各个反相逻辑门的晶体管的源极连接到相应于各个反 相逻辑门的写入控制信号和写入信号所产生的信号。根据该结构，多组反相逻辑门适当地相互并联，从而可以构成与根据本 发明的第二十二方面的存储装置优点相同的存储元件电路。因而，也在具有多个端口的存储装置中，可以降低存储装置的电压。


图1 (a)到1 (d)显示用于显示了根据本发明第一实施例的存储装置的结构的实例的图，图2是显示根据本发明的第一实施例的存储装置中的2列结构的布局的图，图3是显示根据本发明第 一 实施例显示存储装置中寄存器文件的结构的 实例的框图，图4是显示根椐本发明第 一 实施例的存储装置的寄存器文件中虚拟单元 的布局的图，图5是显示根据本发明第 一 实施例的存储装置中用于控制寄存器文件的详细电路结构的实例的电路图，图6是显示虚拟存储器单元B的电路结构的实例的电路图， 图7是显示虚拟存储器单元C的电路结构的实例的电路图， 图8是用来解释根据本发明的第 一 实施例的存储装置中寄存器文件的操作的时序图，图9是显示根据本发明的第二实施例的存储装置中用于控制寄存器文件 的详细电路结构的实例的电路图，图IO是显示根据本发明第二实施例的存储装置中用于控制寄存器文件 的详细电路结构的实例的电路图，图11 (a)和ll (b)显示了电路图，其显示根据本发明第二实施例的存 储装置的寄存器文件中行解码器的结构，图12 (a)和12 (b)显示了电路图，其显示根据本发明第二实施例的存 储装置的寄存器文件中行解码器的结构，图13是分级存储器的实例的电路图，其中，在行方向上将根据本发明 第二实施例的存储装置的寄存器文件中的存储器单元阵列划分为两部分，图14是显示根据本发明第二实施例的存储装置的寄存器文件中虚拟单 元的布局的图，图15是用来解释根据本发明第二实施例的存储装置中寄存器文件的操 作的时序图，图16是显示用来使虚拟存储器单元的内部初始化的电路结构的实例的 电路图，图17 (a)和17 (b)显示了电路图，其显示才艮据本发明的实施例能以低 电压执行写入操作的存储器单元的基本结构，图18是显示根据本发明的实施例能以低电压执行写入操作的具有多个 端口的存储器单元的基本结构的电路图，图19 (a)和19 (b)显示其中显示了根据本发明的实施例用来控制 MOSFET的衬底电压的存储装置的结构的实例的图，图20是用于根据本发明的实施例的时序图来解释利用存储装置的寄存 器文件的操作，所述存储装置用于控制MOSFET的衬底电压，图21是电路图，其显示了根据本发明的实施例的存储装置的结构的实 例，所述存储装置用于控制控制信号的阻抗，图22是电路图，其显示了根据本发明的实施例在存储装置中的交叉耦 合噪声去除电路的结构的实例，图23是电路图，其显示了根据本发明的实施例在存储装置中的交叉耦 合噪声去除电路的结构的实例，图24是电路图，其显示了根据本发明第一实施例在存储装置中用于控 制寄存器文件的简化电路结构的实例，图25 (a)和25 (b)显示了电路图，其显示了根据本发明的第一实施例 在存储装置中用于控制寄存器文件的简化电路结构的实例中读取数据保持电 路的结构，图26是时序图，用来解释根据本发明的第一实施例在存储装置中用于 控制寄存器文件的简化电路结构的实例中的操作，图27是显示现有寄存器文件中存储器单元的结构的实例的电路图，和图29是时序图，用来解释利用传统的存储器单元的寄存器文件的操作。
具体实施方式
参考附图，在下文中描述本发明的实施例。 (第一实施例)图1是显示根据本发明第一实施例的存储装置的结构的实例的图。图1(a)是电路图，其显示了根据该实施例作为存储装置的具有两个写入端口和三个读取端口的寄存器文件的存储器单元的结构的实例，和图1 (b)是显示图1 (a)的存储器单元中写入位线和读取位线的物理布置的图。图l (a)中，与图20所示的传统存储装置的结构的实例中相同的部件 用相同的参考数字来表示。更具体地说，存储器单元的构成包括转接门1 和2,用于输入写入数据；包括反相器3和4的存储元件，用于存储数据； 和NMOS晶体管5到10,用于从存储元件读取数据。此外，也有可能利用图 1 (c)和1 (d)所示的结构。此外，对于控制存储器单元的写入和读取的信号线，提供有写入字线 11和12，用于两个端口；写入位线13和14，用于各个端口；读取字线15 到17，用于三个端口；和读取位线18到20，用于各个端口。如图1(b)所示,在存储器单元的布局部分21中物理地交替布置这些信号 线中的写入位线和读取位线。更具体地说，具有写入端口 o的位线n设在具 有读取端口 0的位线18和具有读取端口 1的位线19之间，具有写入端口 1 的位线14设在具有读取端口 1的位线19和具有读取端口 2的位线20之间。这样，在根据该实施例的存储装置中，如果写入端口的数量等于读取端 口的数量，就可以在所有的位(bit)位置中交替地布置写入位线和读取位线。 然而，在写入端口的数量与读取端口的数量不同的情况中，尽可能交替地布 置写入端口和读取端口。例如，在具有一个写入端口和三个读取端口的存储 器单元的情况中，不可避免地将两条读取位线布置成彼此相邻。在用两列结 构将不同的读取端口用于时钟的奇和偶周期的情况下，读取端口可以彼此相 邻。图2显示了每个端口的布局的实例，其条件是提供四个读取端口和两个 写入端口 ，在不同的周期中读取读取位读取(rd)数据0到2和读取位读取(rd) 数据3。图3是框图，显示了包括具有图1中结构的存储器单元的寄存器文件的结构的实例。图3中，寄存器文件包含存储器单元阵列201,具有33引入 线(entry)和33位结构布置的存储器单元；地址解码器211,用于产生存储器数据保持电路231,用于保持要写入存储器单元的数据；和控制电路241。存储器单元阵列201具有以下结构将一个虚拟引入线(entry)和一个虚 拟位添加到具有32引入线(entry)和32位结构的普通存储器单元阵列。因此， 与图28中的存储器单元阵列200不同，将具有1虚拟引入线(entry)和1虚拟 位结构的虛存储器单元B以及具有32引入线(entry)和1虚拟位结构的虛存储 器单元C添加到存储器单元阵列201。在读取操作中，虛拟存储器单元A将固定的存储值输出到虚拟读取位 线，与写入操作无关。此外，提供将写入值输出到外部的虚拟写入检测信号 线，用来检测在写入操作中写入了虚拟写入值。此外，在虚拟存储器单元B和虚拟存储器单元C中，用以下方式构成和 添加电路当添加虚拟存储器单元A时，使虚拟存储器单元A的每条信号线 的负载特性与用于存储原始数据的32引入线和32位结构的存储器单元部分 的每条信号线的负载特性一致。虚拟存储器单元B使读取字线和写入字线的 容量等同于普通存储器单元的容量，虛拟存储器单元C使读取位线和写入位 线的容量等同于普通存储器单元的容量。而且，作为包括存储器单元的寄存器文件的可选择的结构，最好也具有 如图4所示的虛拟存储器单元的布局(layout)。在这种布局中，还提供了除了 在图3中左侧虛拟单元之外的中央虛拟单元和右侧虚拟单元，以便从存储器 单元阵列的中心线来对称地将其设置。用如此的方法达到虚拟存储器单元的 平衡，这能够更加稳固地使该操作稳定。用形状与图1所示存储器单元相同的晶体管构成这些存储器单元，使得 每条信号线的负载特性可以设为与存储器单元阵列301的负载特性一致，与 通过代替反相器来接近延迟特性的情况相比，可以接近包括过程中变化、温 度波动或电压改变的负载特性。从外部向寄存器文件给出两个写入端口的5位地址、三个读取端口的5 位地址、时钟信号CLK和用于选择寄存器文件的选择信号，响应两个写入端 口和三个读取端口的32位数据输入/输出信号来执行与外部的接口 。地址解码器211解码给定的地址，用读取字线和写入字线与存储器单元阵列201连接，用于添加到64条32引入线和2端口写入字线以及96条32 引入线和3端口读取字线的虚拟存储器单元A。读取数据保持电路221和写入位线和虚拟写入检测信号线添加到三个端口的32位读取位线和两个端口 的32位写入位线。在具有上述结构的存储装置中，根据本发明，控制读取字线和写入字线， 以便不同时启动它们。图5是电路图，显示了用于控制具有上述结构的寄存 器文件的写入和读取的详细电路结构的实例。图5还显示了虚拟存储器单元 A的电路结构的实例。此外，图6显示了虛拟存储器单元B的电路结构的实 例，图7显示了虛拟存储器单元C的电路结构的实例。图5中，存储器单元阵列201由具有32引入线和32位结构的存储器单 元阵列301构成，如上所述，虚拟存储器单元A302具有1-虚拟引入线和1-虚拟位结构,虚拟存储器单元B303具有1-虚拟引入线和32位结构，虛拟存储 器单元C304具有32引入线和1虛拟位结构。此外，305表示用于控制写入 字线和读取字线的启动的字线控制块。此外，图5中，311、 312和313表示触发器，321表示用来启动存储器 单元阵列301的读取字线的读取行解码器，322表示用来启动存储器单元阵 列301的写入字线的写入行解码器，323表示用来启动虛拟存储器单元A的 读取字线的读取虚拟行解码器，324表示用来启动虚拟存储器单元A的第一 虚拟写入字线的第一写入虚拟行解码器，325表示用来启动虚拟存储器单元A 的第二虚拟写入字线的第二写入虚拟行解码器。此外，图5中，331表示时钟信号，332表示选择信号，333表示用来将 虚拟写入值给到虚拟存储器单元A的虚拟写入位线，334用于给出读取控制 信号的触发器312的输出,335表示虛拟读取位线，通过虚拟读取位线从虛拟 存储器单元A读取固定的存储值，336表示用来给出写入控制信号的触发器 313的输出，337表示用来读取写入到虚拟存储器单元A的虚拟写入值的虚 拟写入检测信号线。此外，图8是用来解释图5所示的控制电路的操作的时序图。参考图5 到8,描述根据本实施例的存储装置进行的寄存器文件的操作，该寄存器文 件包含具有多个端口的存储器单元。图8和5中，用标记o中的数字表示信 号时序和操作电路之间的对应关系。此外，在下面的描述中，给出(o数字)。在初始状态下，首先，当选择信号从L电平改变到H电平时，触发器311、 312和313被设置为重置状态，和Q输出具有L电平。接着，当输入时 钟信号CLK时，触发器311从L电平改变到H电平(01)。结果，触发器312 从L电平改变到H电平(o2)，从而起动读取行解码器321、读取虚拟解码器 323和第一写入虚拟行解码器324。相应地，将从设在虛拟写入位线333上的触发器311的输出中给出的虚 拟写入值写到虚拟存储器单元A，和将固定的存储值从虛拟存储器单元A输 出到虚拟读取位线335 (o3)。用固定的存储值重置触发器312，和将Q输出 改变为具有L电平，从而使读取行解码器321和读取虚拟解码器323无效(03)。这样，结束读取周期。接着，用读取到虚拟读取位线335上的固定存储值将触发器313的时钟 输入改变为具有H电平。结果，将触发器313的Q输出改变为具有H电平， 从而起动写入行解码器322和第二写入虚拟行解码器325 ( o4 )。此外，用读取到虚拟写入检测信号线337上的虛拟写入值重置触发器311(o5),和将虚拟写入位线反相为具有L电平。结果，将反相的虚拟写入值写 到虛拟存储器单元A。同时，重置触发器313,使得写入行解码器322和第 二写入虛拟行解码器325无效(06),从而结束写入周期。当要写入0或1时，重要的是将延迟了写入期间的虛拟结构设为写入字线的启动持续时间。 ' 如上所述完成用于读取和写入的一个周期的操作。这样，用重置的触发 器311、 312和313产生读取周期和写入周期。因而，与使用时钟信号的反相 边沿的情况相比，有一个优点在于不必保证时钟的占空(duty),这是因为不依 赖于时钟的占空比(dutyratio)。此外，读取操作和写入操作都不依赖于占空比 (dutyratio)。结果，有一个优点在于可以防止时钟系统造成的速度改变(处理 中的抖动或波动所造成的占空比中的改变)。字线的启动持续时间起保证从存储器单元读取和写入的最少时间的作 用。因而，如果有小于虚拟存储器单元的电流能力(current capability )的单 元，就在初始测试中排除相同的单元。这样，根据本实施例的结构在老化的 质量保证方面十分优秀。此外，在虚拟存储器单元自身有缺陷的情况下，不 以限定的频率操作相同的单元，从而在初始测试中排除它。如上所述，控制用于存储器单元阵列310的读取字线和写入字线，以便 不同时启动它们。结果，读取位线和写入位线不同时操作，且物理上交替地布置在存储器单元的布局部分中。因此，两条字线中的一条起屏蔽的作用。 结果，有一个优点在于在位线之间不产生干扰，可以防止读取位线和写入位 线的故障。本实施例中，准备虚拟存储器单元的两个写入行解码器，通过分别启动 读取行解码器和写入行解码器来起动这两个写入行解码器。如果要存储在虚 拟存储器单元A中的信息在一个周期内被初始化，就可以提供虚拟存储器单 元的一个写入行解码器。已经描述了将虚拟单元的一个端口用于检测的情况， 此外，可以利用多个虚拟单元，或者可以根据多个端口的信息来执行检测。 这种情况下，可以进一步提高精度。图16是电路图，显示了用来将虛拟存储器单元的内部初始化的电路结构的实例。图16中，31和32分别表示构成虚拟存储器单元中的存储元件的 第一和第二反相器，33表示要作为重置终端的第一反相器的第一源极，34表 示要与电源连接的第 一反相器的第二源极，35表示要接地的第二反相器的第 一源极，和36表示要作为反相重置终端的第二反相器的第二源极。触发器311的Q输出与重置终端33连接，和将关于触发器311的Q输 出的反相信息输入到反相重置终端36。结果，也在写入字线无效的情况下， 在一个周期内执行初始化。此外，通过利用这种结构，有可能重置虛拟存储 器单元而不需要插入专门的晶体管和改变构成该电路的晶体管的物理形状。 这样，可以共享另一存储器单元和晶体管的物理形状，从而可以防止性能变坏。此外，需要用微型制造处理降低源电压。也在该情况下，要保证用于存 储器单元的写入操作。图17 (a)和17 (b)显示了电路图，显示存储器单元 的基本结构，其中，可以根据本发明以低电压执行写入操作。图17(a)中， 37和38分别表示存储器单元中构成存^^元件的第一和第二反相器，和图17 (b)中，39到42表示逻辑电路，用于输入写入字线和写入位线，并且产生 要发送到构成第 一和第二反相器的晶体管的源极的信号。更具体地说，在写入字线的信号由WE表示且写入位线的信号由WD表 示的情况下，逻辑电路39将WE和WD的"与，，的"非"信号发送到构成第一反 相器的晶体管的第 一源极IN 1 ，逻辑电路40将WE和反相的WD的"与"信号 发送到构成第一反相器的晶体管的第二源极IN2，逻辑电路41将WE和反相 的WD的"与"的"非"信号发送到构成第二反相器的晶体管的第一源极IN3，和逻辑电路42将WE和WD的"与"信号发送到构成第二反相器的晶体管的第 二源极IN4。这样，可以释放存储器单元中反馈反相器的反馈强度。结果， 即使源电压下降，也可以容易地执行写入。图18是电路图，显示了根据本发明能以低电压执行写入操作的具有两 个写入端口的存储器单元的基本结构，作为将该方法应用于多端口存储器单 元的实例。图18中，相应于写入端口 0的存储器单元由反相器43和45构成， 相应于写入端口 1的存储器单元由反相器44和46构成，构成反相器43和 44的晶体管的栅极和漏极相互并联，构成反相器45和46的晶体管的栅极和 漏极相互并联。这样，反相器43和44以及反相器45和46分别构成具有两 个写入端口的存储器单元的存储元件的第 一和第二反相器。把依靠与图17所示相同的逻辑电路从相应于写入端口 O的写入字线的 信号和写入位线的信号产生的信号发送到构成相应于写入端口 0的反相器43和45的晶体管的源极WR0IN1 、 WR0IN2、 WR0IN3和WR0IN4,和把依靠 与图17所示相同的逻辑电路从相应于写入端口 1的写入字线的信号和写入位 线的信号产生的信号发送到构成相应于写入端口 1的反相器44和46的晶体 管的源极WR1IN1、 WR1IN2、 WR1IN3和WR1IN4。这样，也是在多端口存储器单元中，可以实现与图17所示的电路方法 相同的方法。结果，有可能緩释多端口存储器单元中反馈反相器的反馈强度， 即使源电压降低，也可以容易地执行写入。在根据本实施例的寄存器文件的操作中写入位线显然不关键(critical)的 情况下，即，比启动写入字线更清楚地定义位线，可以简化图5所示的电路 结构。图24是电路图，显示了简化的电路结构的实例，用来控制构成如图l 和3所示的寄存器文件的写入和读取，图26是用来解释图24所示的控制电 路的操作的时序图。图24中，与图5所示电路结构的实例中相同的部件用相同的参考数字 表示。此外，将下标"a，，添加到相同参考数字的部件具有在3(^a的虛拟存储 器单元A中相同的功能，并且该部件指示电路结构的改变，在触发器31h 和第 一写入虛拟行解码器324a中具有相同的功能，并表示连接关系中的变化。 这种情况下，写入位线不是关键的(critical)。因而，不需要图5所示的触发器 311。参考虛拟存储器单元A的写入位线，第一写入数据与电源连接，第二写 入数据在存储器单元中接地。此外，提供读取电路和写入电路。读取电路包括响应控制信号而要切换的电路，所述控制信号以与读取地址允许信号相同的顺序改变。它们可以是图25 (a)所示的电路或者图25 (b)所示的电路， 以便进一步提高速度。结果，当地址允许信号设置为具有"L"时，即使对读取 位线预充电，也不改变读取数据的输出。触发器312a与时钟信号CLK的开始同步起动，从而启动读取行解码器 321和读取虚拟解码器323( o2 )。当从虚拟存储器单元A向虚拟读取位线335 输出固定的存储值时(o3),重置触发器312,并设置触发器313。这样，结 束读取周期，开始写入周期(04)。另一方面，当在读取周期中响应于触发器313的Q输出的反相信号而起 动第一写入虚拟行解码器324a时，在虚拟存储器单元A中从电源执行写入， 以便将虛拟存储器单元A的写入值初始化，并开始写入周期，响应触发器313 的Q输出而起动第二写入虚拟行解码器325，在虚拟存储器单元A中从地执 行写入，并用虛拟写入检测信号线337检测变化，从而结束写入周期(o6)。在写入位线显然不关键(critical)的情况下，可以用考虑到这一情况的电路 结构简化该电路。结果，有可能获得一个优点，即，可以减小半导体集成电 路芯片的面积和功率消耗。 (第二实施例)已经描述了与第一实施例中时钟信号同步地在1-周期操作中执行读取和 写入的方法，有可能以相同的方式与时钟信号同步地在1-周期操作中执行写 入和读取。图9是电路图，显示了在构成如图1和3所示的寄存器文件中根 据第二实施例用来控制写入和读取的详细电路结构的实例。此外，在要在多 端口存储器中将写入输入数据发送到写入位线的情况中，如果转变(transition) 与读取位线重叠，最好将由信号线控制的开关插在接收写入输入数据的触发 器和写入位线之间，所述信号线以与写入地址允许信号相同的顺序改变。虽 然写入周期时间稍稍增加，但是，可以避免读取和写入位线的干扰。图10是电路图。此外，描述一个实例，其中，将图11所示的动态解码器用于行解码器， 以便提高读取访问的速度。行解码器不须用触发器或锁存器来接收输入地址。 因而，有可能相应地缩短建立和保持地址所需要的时间。如果产生了多端口 存储器和产生地址的另一个块的接口的故障，最好在故障诊断时提供用于移 位寄存器操作的触发器。此外，多端口存储器对于读取数据和写入数据具有不同的操作时间。因而，通过最终将解码的地址的部分与写入和读取字线共 享，以及响应图12所示的最终部分中的地址允许信号来执行切换，也有可能 减少地址解码器的地址。另外，图13显示了分级存储器的一个实例，其中，在行方向上将存储 器单元阵列划分为两个部分(存储体1和存储体2)。这种情况下，写入位线 不分级划分，但是，读取位线分级划分。图14显示了这种情况下虛拟存储器 单元的布局。虛拟存储器单元Al起补偿读取系统的延迟的作用，和虚拟存 储器单元A是用来补偿写入时间的电路。不为了布线而特别指定写入检测信 号，希望写入位线和字线、读取局部(local)位线、读取全局(global)总线和字 线的结构应与从初始存储器单元得到的结构相同。图9中，与图5所示电路结构的实例中相同的部件具有相同的参考数字。 此外，将下标"b"添加到相同参考数字的部件具有相同的功能，并表示连接关 系中的变化。更具体地说，图9与图5的不同之处在于触发器313b的时钟输 入直接与时钟信号331连接，和触发器312b响应触发器313b的重置信号而 静止。图15是用来解释图9所示控制电路的操作的时序图。参考图9和15， 描述根据本实施例的存储装置所进行的寄存器文件的操作，所述寄存器文件 包含具有多个端口的存储器单元。图9和15中，信号时序和操作电路之间的 对应关系用标记了 o的数字来表示。在下面的描述中，以与第一实施例相同 的方式给出(o数字)。在初始状态中，首先，当选择信号从L电平改变到H电平时，触发器 311、 312b和313b设置为重置状态，Q输出具有L电平。下面，当输入时钟 信号CLK时，触发器311和触发器313b从L电平改变到H电平(ol )。结 果，起动写入行解码器322和第二写入虛拟行解码器325 (o2)。相应地，将在虛拟写入位线333上的虚拟写入值写到虚拟存储器单元A 中。下面，当将虚拟写入值读取到虛拟写入检测信号线337上时(o3),重置 触发器311和触发器313b。结果，使写入行解码器322和第二写入虛拟行解 码器325无效，从而结束写入周期(o4)。同时，设置触发器312b (o5),从而启动读取行解码器321、读取虚拟 解码器323和第一写入虛拟行解码器324,因此，开始读取周期。由于重置 了触发器311,所以，将反相的虚拟写入值写到虛拟存储器单元A,从而将虛拟存储器单元A的写入值初始化。下面，当将固定的存储值从虚拟存储器单元A输出到虚拟读取位线335 时(06)，用固定的存储值重置触发器312b，从而使读取行解码器321和读 取虚拟解码器323无效。结果，结束读取周期。因此，完成用来写入和读取的l-周期操作。如上所迷，控制用于存储器 单元阵列301的读取字线和写入字线，以便不同时启动它们。因而，不同时 操作读取位线和写入位线，将它们物理上交替地布置在存储器单元的布局部 分中。结果，两条位线中的一条起屏蔽的作用。结果，其一个优点在于在位 线之间不造成千扰，且可以防止读取位线和写入位线的故障。本实施例中，可以用存储器单元获得与第一实施例相同的优点，这种存 储器单元具有用来将图16所示的虚拟存储器单元的内部初始化的电路结构， 或者是图17(a)、 17 (b)或18所示的存储器单元，其中，可以用低电压执 行写入操作。将读取字线和写入字线物理上交替地布置在存储器单元的布局部分中， 并对其进行控制，以便不同时启动它们，从而有可能获得以下优点，即，可 以防止在上述的第 一和第二实施例中位线之间的交叉耦合噪声所造成的故障，下面进一步描述根据本发明的存储装置中用来增大噪声电阻的电路结构。 图19 (a)和19 (b)显示了多个图，显示根据本发明的实施例来控制 MOSFET的衬底电压的存储装置的结构的实例。图19(a)是电路图，显示 了作为存储装置的具有两个写入端口和三个读取端口的寄存器文件的存储器 单元的结构的实例，和图19 (b)是显示图19 (a)的存储器单元中写入字线 和读取字线的物理布局的图。图19 (a)和19 (b)中，与图1 (a)到1 (d)所示的存储装置的电路 结构的实例中相同的部件用相同的参考数字来表示。更具体地说，存储器单 元的构成有转接门1和2，用来输入写入数据；包括反相器3和4的存储 元件，用来存储数据；和NMOS晶体管5到10，用于从存储元件读取数据， 并且该存储器单元包含用于两个端口的写入字线11和12以及用于三个端口 的读取字线15到17,此外，构成存储器单元的P-沟道NWELL22设有信号 输入线NW。在第一和第二实施例中，控制用于存储器单元阵列的读取字线和写入字 线，以便不同时启动它们。因而，将读取字线15到17以及写入字线11和12物理上交替地布置，以便使两条字线中的一条起屏蔽的作用。结果，有可 能获得的优点是可以防止字线之间的交叉耦合噪声。图20是用来解释利用图19所示的存储器单元的寄存器文件的操作的时序图。图20中，当启动读取字线时，要施加到信号输入线NW上的MOSFET 的衬底电压升高到高于源电压。结果，将P-沟道MOSFET的阈值设为小于 (-Vth-3V)常规值。通常，由于读取字线的下降，在写入字线上的交叉耦合 效应造成电压下降。然而，根据图19所示的实施例，阈值降低了-5V。因而， 与没有处理的情况相比，噪声电阻还升高了-5V,有可能获得的优点是即使 产生小假信号(glitch)，也难以造成写入故障。为了布局方便，可以只将转接 门的电压设为高于衬底电压。这种情况下，最好不升高构成读取端口的N-沟 道MOSFET的衬底电压，以便保持速度。图21是电路图，显示了具有两个写入端口和三个读取端口的存储器单 元的结构的例子，作为根据本发明的实施例用来控制控制信号的阻抗的存储 装置。图21中，与图1所示存储装置的电路结构的实例中相同的部件具有相 同的参考数字。更具体地说，存储器单元的构成有转接门1和2，用于输 入写入数据；包括反相器3和4的存储元件，用于存储数据；和NMOS晶体 管5到10,用于从存储元件读取数据，并且该存储器单元包含用于两个端口 的写入字线11和12以及用于三个端口的读取字线15到17，和此外，P-沟道 MOSFET 23,用于将漏极和栅极分别与用来控制转接门的写入字线和反相逻 辑电路的输出相连接，源极与电源连接。用P-沟道MOSFET23,当读取字线下降时，在写入行解码器的最终阶 段，在反相器的除了 P-沟道MOSFET之外的部分中产生电流通路，从而减小 写入字线的阻抗。结果，有可能获得的优点是，减小了耦合电容对读取字线 的比，从而减小交叉耦合噪声的影响。图22是电路图，显示了根据本发明的实施例在存储装置中交叉耦合噪 声去除电路的结构的实例。图22中的交叉耦合噪声去除电路设在字线的驱动 源中。图22中，P-沟道MOSFET 24具有栅极，与用来驱动读取字线RWD 的緩冲器的输入连接；源极，与用来输入写入字线WWD的两级反相器的输 出连接；和漏极，与写入字线WWD连接。用来输入写入字线WWD的两级反相器的输出与P-沟道MOSFET 24的源极连接，使得阻抗变成高于其中将相同的输出连接到电源的情况，导致由于字线与电源线的耦合而造成源电压降低的转移(transition)响应速度的延迟， 而这是由读取字线RWD的下降造成的。结果，P-沟道MOSFET24的源极的 电压值可以保持得更高，可以吸收P-沟道MOSFET24的驱动能力的源电压作用。这样，可以减小半导体集成电路芯片的面积。图23是电路图，显示了根据本发明的实施例在存储装置中交叉耦合噪' 声去除电路的另一结构的实例。图23所示的交叉耦合噪声去除电路设在字线 的中间或端点。图23中，P-沟道MOSFET 25有栅极，与用于输入读取字 线RWD的反相器的输出连接；源极，与用于输入写入字线WWD的两级反 相器的输出连接；和漏极，与写入字线WWD连接。该电路设在字线的中间或端点。即使读取字线下降，WWD也按照相应 于反相器的延迟的时间来保持VDD，难以用读取字线RWD在写入字线中产 生交叉耦合噪声。这样，可以防止错误写入。如上所述，根据本发明，有可能获得的最佳优点是控制用于存储器单 元阵列的读取字线和写入字线，以便不同时启动它们，从而可以避免读取位线和写入位线的同时操作，并将读取字线和写入字线物理上交替地布置在存 储器单元的布局部分中，从而可以使位线起屏蔽的作用，可以防止位线之间， 的交叉耦合噪声造成读取位线和写入位线的故障。此外，根据本发明，用形状与存储器单元相同的晶体管构成虛拟存储器 单元，以信号线的负载特性彼此相同的方式构成该电路。结果，可以使虛拟 存储器单元中的每条信号线的操作特性与存储器单元的操作特性一致，而不 依赖于过程中的变化、温度波动或电压改变。因而，通过用虚拟存储器单元 构成读取和写入控制系统，有可能获得的最佳优点是可以与时钟信号同步 地自动而有效地操作存储装置，也能可靠地控制读取字线和写入字线，以便 不同时启动它们。此外，根据本发明，升高构成存储器单元中的存储元件的MOSFET的衬 底电压，从而控制阈值，或者控制写入控制信号的阻抗。结果，有可能通过 读取字线的下降来减小写入字线中的交叉耦合噪声。这样，有可能获得的优 点是能防止写入故障。此外，根据本发明，利用一种电路结构，用来将重置信号发送到存储器单元中的存储元件。结果，有可能在写入字线无效的情况下也在一个周期内 将存储器单元中的存储元件初始化。利用这种结构，有可能获得优点是可 以共享另 一存储器单元和晶体管的物理形状，可以用能折中到某种程度的掩 模数据来防止性能变坏。此外，根据本发明，响应写入信号来控制构成存储器单元中存储元件的 两个反相逻辑门的晶体管的各个源极，和响应写入控制信号来控制其反相信 号。结果，即使，源电压降低，也可以容易地执行写入。这样，有可能降低 存储装置的的电压。此外，多组反相逻辑门相互并联，构成相同的电路。这样，有可能获得的最佳优点是也可以在具有多个端口的存储装置中降低存 储装置的电压。
权利要求
1.一种存储装置，包含至少一条读取控制信号线，用于把读取控制信号发送到存储器单元；至少一条读取信号线，用于根据与读取控制信号线相对应的读取控制信号的启动，将存储器单元的信息发送到外部；至少一条写入控制信号线，用于将写入控制信号发送到存储器单元；和至少一条写入信号线，用于根据与写入控制信号线相对应的写入控制信号的启动，来将外部信息发送到存储器单元，其中，交替地提供读取信号线和写入信号线，并且控制读取控制信号和写入控制信号，以便不同时将其启动。
2. 根据权利要求1所述的存储装置，其中，在检测到根据读取控制信 号的启动来将存储器单元的信息发送到外部之后，启动写入控制信号。
3. 根据权利要求1所述的存储装置，其中，在检测到根据读取控制信 号的启动来将存储器单元的信息发送到外部之后，使读取控制信号无效。
4. 根据权利要求2或3所述的存储装置，还包含虛拟存储器单元，所 述虛拟存储器单元是通过使用具有与形成存储器单元的半导体元件的形状相 同形状的半导体元件来构成的，并且所述虚拟存储器单元具有包括分别与读 取控制信号线和读取信号线的负载特性相同的负载特性的虛拟读取控制信号 线和虛拟读取信号线的电路结构，所述虚拟存储器单元根据给到虚拟读取控制信号线的读取控制信号的 启动来将固定的存储值输出到虚拟读取信号线，并且通过检测在虚拟读取信 号线中固定的存储值来检测存储器单元的信息到外部的传输。
5. 根据权利要求4所述的存储装置，还包含虚拟存储器单元，所述虚 拟存储器单元是通过使用具有与形成存储器单元的半导体元件的形状相同形 状的半导体元件来构成的，并且所述虛拟存储器单元具有包括第一虛拟写控 制信号线、第二虚拟写控制信号线、虛拟写信号线、和虚拟写检测信号线的 电^各结构，其中第一虚拟写控制信号线具有与写控制信号线的负载特性相同的负 载特性并且用来接收读取控制信号，第二虚拟写控制信号线具有与写控制信 号线的负载特性相同的负载特性并且用来接收写控制信号，虛拟写信号线具有与写信号线的负载特性相同的负载特性并且用来接收虚拟写入值，和虚拟 写检测信号线具有与读信号线的负栽特性相同的负载特性，所述虚拟写入值被写入到与读取控制信号的启动相对应的虚拟存储器 单元中，当检测到写入到虚拟存储器单元的虚拟写入值被输出到虚拟写检测 信号线时将虚拟写入值反相，和根据写控制信号的启动来将已反相的虚拟写 入值写入到虛拟存储器单元中。
6. 根据权利要求5所述的存储装置，其中，在检测到将写入到虛拟存 储器单元的虚拟写入值输出到虚拟写入检测信号线之后，使写入控制信号无效。
7. 根据权利要求6所述的存储装置，其中，与时钟信号同步地给出虛 拟写入值，然后启动读取控制信号，从而重复一系列操作，所述操作用于将 虛拟写入值写入到虛拟存储器单元、从虛拟存储器单元读取固定的存储值、 使读取控制信号无效、启动写入控制信号、通过检测写到虛拟存储器单元的 虛拟写入值的输出来将虚拟写入值反相、将已反相的虛拟写入值写入到虛拟 存储器单元以及使写入控制信号无效。
8. 根据权利要求1所述的存储装置，其中，在检测到根据写入控制信 号的启动将外部信息发送到存储器单元之后，启动读取控制信号。
9. 根据权利要求1所述的存储装置，其中，在检测到根据写入控制信 号的启动将外部信息发送到存储器单元之后，使写入控制信号无效。
10. 根据权利要求8或9所述的存储装置，还包含虚拟存储器单元，所 述虚拟存储器单元是通过使用具有与形成存储器单元的半导体元件的形状相 同形状的半导体元件来构成的，并且所述虚拟存储器单元具有包括第一虛拟 写控制信号线、第二虚拟写控制信号线、虚拟写信号线、和虚拟写检测信号 线的电路结构，其中第一虚拟写控制信号线具有与写控制信号线的负载特性相同的负 载特性并且用来接收读取控制信号，第二虚拟写控制信号线具有与写控制信 号线的负载特性相同的负载特性并且用来接收写控制信号，虛拟写信号线具写检测信号线具有与读信号线的负载特性相同的负载特性，所述虚拟写入值根据读取控制信号的启动被写入到虛拟存储器单元中， 并且对外部信息到存储器单元的传输的检测取决于将写入到虚拟存储器单元的虚拟写入值输出到虚拟写入检测信号线的检测。
11. 根据权利要求IO所述的存储装置，其中，通过检测写进虚拟存储器单元的虛拟写入值到虛拟写入检测信号线的输出来将虚拟写入值反相,并 且根据读取控制信号的启动将已反相的虚拟写入值写到虚拟存储器单元中。
12. 根据权利要求IO所述的存储装置，还包含虚拟存储器单元，所述形状的半导体元件来构成的，并且所述虚拟存储器单元具有包括分别与读取 控制信号线和读取信号线的负载特性相同的负载特性的虚拟读取控制信号线 和虚拟读取信号线的电路结构，所述虚拟存储器单元根据给到虚拟读取控制信号线的读取控制信号的 启动来将固定的存储值输出到虛拟读取信号线，并且通过检测在虛拟读取信 号线中固定的存储值来使读取控制信号失效。
13. 根据权利要求12所述的存储装置，其中，与时钟信号同步地给出虛拟写入值，然后启动写入控制信号，从而重复一系列操作，所述操作用于 将虛拟写入值写到虚拟存储器单元、通过检测虚拟存储器单元的输出中所写 入的虛拟写入值来将虚拟写入值反相、使写入控制信号无效、启动读取控制 信号、将已反相的虚拟写入值写入到虛拟存储器单元、从虚拟存储器单元读 取固定的存储值以及使读取控制信号无效。
14. 根据权利要求1所述的存储装置，其中，尽可能交替地提供读取控制信号线和写入控制信号线。
15. 根据权利要求1所述的存储装置，其中，将构成存储器单元中存储 元件的MOSFET的衬底电压的绝对值设置为大于在启动读取控制信号时施加 到存储元件上的信号电压的绝对值的绝对值。
16. 根据权利要求1所述的存储装置，其中，将存储器单元中转接门的 衬底电压的绝对值设置为大于启动读取控制信号时施加到存储元件上的信号 电压的绝对值的绝对值。
17. 根据权利要求16所述的存储装置，其中，提升转接门的P-沟道 MOSFET的衬底电压。
18. 根据权利要求17所述的存储装置，其中，用于响应于写入控制信 号将信息写到存储器单元的写入控制电路包括MOSFET，所述MOSFET由具 有响应于写入控制信号来控制的反相逻辑电路的转接门的开关所构成，并且所述写入控制电路具有与反相逻辑电路的输出相连接的栅极、与写入控制信 号线相连接的漏极和与电源或地相连接的源极。
19. 根据权利要求1所述的存储装置，其中，写入控制信号线的驱动源配有MOSFET，所述MOSFET具有与用于驱动读取控制信号线的反相逻辑门 的输入相连接的栅极、与用于输入写入控制信号的标准逻辑门的输出相连接 的源极以及与写入控制信号线相连接的漏极。
20. 根据权利要求1所述的存储装置，其中，MOSFET被设置在写入控 制信号线的中间部分或末端，该MOSFET具有与用于输入读取控制信号的反 相逻辑门的输出相连接的栅极、与用于输入写入控制信号的标准逻辑门的输 出相连接的源极以及与写入控制信号线相连接的漏极。
21. —种存储装置，其中，存储器单元中的存储元件由第一和第二反相 逻辑门所构成，重置信号线连接到第一反相逻辑门的第一源极，在存储器单 元的读取和写入操作期间，将要发送到重置信号线的重置信号固定为无效， 并且启动重置信号以便设置要在读取和写入操作之外的期间具有预期的值的 存储元件的状态。
22. 根据权利要求21所述的存储装置，其中，当第二反相逻辑门的第 一源极和第二源极与第 一反相逻辑门的第 一 源极和第二源极相对应时，用于 发送反相重置信号的反相重置信号线连接到第二反相逻辑门的第二源极。
23. 根据权利要求21所述的存储装置，其中，响应于指示对存储器单 元写入完成的信号，启动重置信号。
24. —种存储装置，其中，存储器单元中的存储元件由第一和第二反相 逻辑门所构成，将写入控制信号和写入信号的"与"的"非"信号连接到构成第 一反相逻辑门的晶体管的第 一 源极，将写入控制信号和已反相的写入信号的 "与"信号连接到构成第一反相逻辑门的晶体管的第二源极，和将写入控制信 号和反相的写入信号的"与"的"非"信号连接到构成第二反相逻辑门的晶体管 的第 一 源极，和将写入控制信号和写入信号的"与"信号连接到构成第二反相 逻辑门的晶体管的第二源极。
25. 根据权利要求24所述的存储装置，其中，提供了写入控制信号和 写入信号的组合，通过使用两个反相逻辑门的组合来构成存储器单元中的存 储元件，其中所述反相逻辑门的数量等于写入控制信号的数量并且使所述反 相逻辑门与写入控制信号相对应，构成各个反相逻辑门的晶体管的栅极和漏极具有彼此相互并联的相对应点，和构成各个反相逻辑门的晶体管的源极连 接到由与各个反相逻辑门相对应的写入控制信号和写入信号所产生的信号。
全文摘要
本发明提供了至少一条读取字线15、16和17，用于将读取控制信号发送的存储器单元、至少一条读取位线18、19和20，用于根据对与读取字线相对应的读取控制信号的启动，将存储器单元的信息发送到外部、至少一条写入字线11和12，用于将写入控制信号发送到存储器单元、和至少一条写入位线13和14，用于根据对与写入字线相对应的写入控制信号的启动，将外部信息发送到存储器单元，其中，尽可能交替地提供读取位线和写入位线，并且控制读取控制信号和写入控制信号，以便不同时启动它们。
文档编号G11C8/16GK101246739SQ20081008312
公开日2008年8月20日 申请日期2003年9月12日 优先权日2002年9月12日
发明者炭田昌哉 申请人:松下电器产业株式会社