专利名称：数据读取电路的制作方法
技术领域：
本发明有关于一种数据读取电路，更具体地，有关于根据存储器的数据 读取频率信号的延迟状况而实时修正的数据读取电路。
背景技术：
在现今的电子装置中，存储器经常被使用以储存各种数据，而此类电子 装置通常会使用一数据读取频率信号以读取存储器中的数据。然而，随着科 技的进步，电子装置内的线路及各项组件之配置渐趋复杂，数据读取频率信 号可能会因为这些配线和组件而出现延迟的情况。例如，数据读取频率信号
因为接合垫(pad)而造成的延迟，而使数据读取出现错误。若此存储器使用 在量产订制芯片(Application-Specific Integrated Circuit; ASIC)上， 则此种现象会造成相当大的困扰，因为每一个量产订制芯片的特性都不尽相 同，如无法改善数据读取频率信号延迟的问题，可能会造成系统的不稳定且 会造成设计上的困扰。
因此有许多发明被发展出来以解决此问题。图1图示了现有技术的数据 读:f又电路，其揭露于美国专利US6529424中。如图1所示，存储器101用以 储存数据，而量产订制芯片103提供一数据读取频率信号给存储器101以作 为数据读取的依据。除此之外，量产订制芯片103更具有一测试端口 105以 送出测试信号TS至存储器101,以及一回馈端口 107以从存储器101接收测 试信号TS，藉此模拟信号从量产订制芯片103传递至存储器101时延迟的状 况，而使系统作出适当的调整。然而此类电路的缺点在于其需要额外的测试 端口 105、回馈端口 107以及相关的配线，造成成本的增加，并增加了模拟 延迟的步骤。亦使得系统之负担增加。而且，需要针对输入数据执行同步动 作。
因此，需要一种新颖的发明以解决上述问题。 发明内容因此，本发明的目的之一为提供一种数据读取电路，其利用多个具有特 定对应关系的信号以实时修正所读取的数据，以减少因为信号延迟所造成的 数据读取的误差。
本发明的目的之一为提供一种使用于存储器上的数据读取电路，其利用 读取存储器数据的数据读取频率信号及与数据读取频率信号相关的特定信号 以实时修正，以减少因为信号延迟所造成的数据读取的误差。
本发明之较佳实施例揭露了 一种数据读取电路，其包含一第 一緩存器、 一第二緩存器、 一第一选择器、 一第二选择器以及一第三緩存器。第一緩存 器用以接收一第 一数据信号并根据第 一预定信号的第 一边缘对第 一数据信号 进行采样以产生一第二数据信号。第二緩存器耦接至第一緩存器，用以根据 一第二预定信号的第二边缘对第二数据信号进行采样以产生 一 第三数据信 号。第一选择器耦接至第二緩存器，用来根据第一、第二预定信号的相位选 择第二数据信号及第三数据信号其中之一输出以形成一第四数据信号。第二
选择器耦接至第 一选择器，用来根据一选择信号选择第四数据信号以及第五 数据信号其中之一输出以形成一第六数据信号。第三緩存器耦接至第二选择 器，用以根据第二预定信号的第一边缘对第六数据信号进行采样以形成第五 数据信号。
若此数据读取电路使用于存储器上，则第二预定信号为读取存储器的数 据的数据读取频率信号。
藉由上述电路，无论是数据读取信号是何种频率或有着怎样的延迟，皆 可藉由本发明而得到适当修正，有此可见本案不奮为新颖的发明。
图1图示了现有技术的数据读取电路。
图2图示了根据本发明的较佳实施例的数据读取电路。
图3图示了使用于图2所示的数据读取电路的延迟频率信号产生电路。
图4图示了使用于图2所示的数据读取电路的使能信号产生器。
图5图示了图2所示的数据读取电路的动作示意图。
图6图示了图2所示的数据读取电路的动作示意图。
图7图示了利用本发明所提供的数据读取电路的系统的操作概念。
图8图示了根据本发明的较佳实施例的数据读取方法的流程图。主要组件符号说明
101存储器 103量产订制芯片 201第一緩存器 203第二緩存器 205第一选择器 207第二选择器 209第三緩存器
301、 303、 401、 403、 405、 407緩存器
305选择器
400使能信号产生器
具体实施例方式
在说明书及所附的权利要求书当中使用了某些词汇来指代特定的组件。 所属领域中具有通常知识者应可理解，硬件制造商可能会用不同的名词来称 呼同一个组件。本说明书及所附的权利要求书并不以名称的差异来作为区分 组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书 及所附的权利要求书当中所提及的"包含"为一开放式的用语，故应解释成 r包含但不限定于」。以外，"耦接" 一词在此包含任何直接及间接的电气连 接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装 置可直接电气连接于该第二装置，或透过其它装置或连接手段间接地电气连 接至该第二装置。
图2图示了根据本发明的较佳实施例的数据读取电路200。如图2所示， 数据读取电路200具有 一第一緩存器201、 一第二緩存器203、 一第一选择 器205、 一第二选择器207以及一第三緩存器209。第一緩存器201用以接收 一第一数据信号DS1并根据一第一预定信号PS1的第一边缘对该第一数据信 号DS1进行采样以产生一第二数据信号DS2。第二緩存器203耦接至第一緩 存器201,用以根据一第二预定信号PS2的第二边缘对第二数据信号DS2进 行采样以产生一第三数据信号DS3。第一选择器205耦接至第二緩存器203， 用以根据一选择信号SS选择第二数据信号DS2及第三数据信号DS3其中之一 输出以形成一第四数据信号DS4，而此选择信号SS根据第一、第二预定信号PS1以及PS2的相位作选择。第二选择器207耦接至第一选择器205,用以根 据一使能信号ES选择第四数据信号DS4以及一第五数据信号DS5其中之一输 出以形成一第六数据信号DS6。第三緩存器209耦接至第二选择器207，用以 根据第二预定信号PS2的第一边缘对第六数据信号DS6进行采样以形成第五 数据信号DS5。
数据读取电路200可应用在读取存储器的数据上，亦可以使用在其它数 据的读取上。当数据读取电路200使用在存储器上时，第二预定信号PS2为 读取存储器数据的数据读取频率信号(一般而言，可为系统频率，system clock)。此数据读取电路200可使用在量产订制芯片(Application-Specific Integrated Circuit; ASIC)。在此实施例中，第一预定信号PSl的第一边缘 为正缘，而第二预定信号PS2的第一边缘为正缘、第二边缘为负缘。但亦可 视需求不同而使用不同的边缘进行采样。
而且，可利用如图3所示的延迟频率信号产生电路300以将第二预定信 号的两倍频信号PS2x2延迟一特定相位来产生第一预定信号PSl,此处的两 倍频仅用以举例，并非用以限定本发明，当可视设计需求而以不同倍频的第 二预定信号PS2产生第一预定信号PS1。如图3所示，此延迟频率信号产生 电路300包含緩存器301、 303以及选择器305。其根据第二预定信号的两倍 频信号PS2x2产生出具有不同延迟相位的延迟频率信号PSla、 PSlb、 PSlc以 及PSld,然后选择器305从延迟频率信号PSla、 PSlb、 PSlc以及PSld中选 择其一作为第一预定信号PS1。当数据读取电路200使用在存储器上时，第 二预定信号PS2为读取存储器数据的数据读取频率信号，第一预定信号PS1 用以模拟数据读取频率信号延迟后的情况，因此可利用其它已知方法先将所 有候选延迟频率信号分析过一次并选择出最接近真实延迟情况的候选延迟频 率信号以进行后续的动作。上述实施例以产生四个相位为例，而在实践上可 以依需要，利用延迟频率信号产生电路300的各种变形推广至更多的相位， 除此之外，延迟频率信号产生电路亦可使用模拟的锁相或锁定电路实现。由 于不论以数字或模拟来实现延迟频率信号产生电路的方式为熟知此项技艺者 所知悉，故在此不再赘述。
使能信号ES可利用图4所示的使能信号产生器400所产生。如图4所示， 使能信号产生器400具有多个緩存器401、 403、 405以及407，每一緩存器 根据第二预定信号PS2而进行采样且作为一延迟级使用。易言之，使能信号产生器400延迟一参考选择信号RFS以产生复数个候选使能信号ES1、 ES2、 ES3以及ES4，并输出复数个候选使能信号之一来作为使能信号ES。同样的， 当数据读取电路200使用在存储器上时，第二预定信号PS2为读取存储器数 据的数据读取频率信号，使能信号产生器400的详细结构及操作方式为熟知 此项技艺者所知悉，故在此不再赘述。
综上所述，当数据信号进入数据读取电路200时，数据读取电路200使 用第一预定信号PS1来决定应使用数据读取频率信号的哪一相位来读取数 据，并使用使能信号ES来决定应从第一预定信号PS1的哪一个频率开始读取 数据。易而言之，可藉由此电路得出正确的数据读取时间点，而补偿如上所 述的信号延迟问题而得到正确的数据。而且，可视数据信号跟第一预定信号 PS1的关系，而利用第二预定信号PS2的负缘对输入数据进行采样以增进数 据的正确度，此部^f分将在下面作详细说明。
图5和图6图示了图2所示的数据读取电路200的动作，请结合参见图 2以更了解本发明。图5所示为数据信号DS1被延迟90。相位的第二预定信号 PS2所采样时，数据读取电路200的动作方式。在此图中，第一预定信号PS1 比第二预定数据PS2延迟90°相位。如图5所示，数据信号DS1被第一预定信 号PS1的正缘等采样后形成第二lt据信号DS2,而在此例中，利用使能信号 ES选择第二数据信号DS2作为第四数据信号DS4，并将第四数据信号DS4作 为第六信号数据DS6。如上所述，使能信号ES用以决定从第一预定信号PS1 的哪一个频率开始读取数据，在此例中，从第5个频率T5开始读取数据。然 后利用第二预定信号PS2对第六数据信号DS6进行采样以形成第五数据信号 DS5，然后输出。
当数据正确，不需要更改读取数据的时间点时，使能信号ES便选择第五 数据信号DS5作为第六数据信号DS6,使其形成一个循环而不断的输出。而 当读取的数据有误，须更改读取数据的时间点时，使能信号ES便选择第四数 据信号DS4作为第六数据信号DS6以输出。 一般而言，当数据信号DS1被延 迟180。以内相位的第二预定信号PS2所读取时，皆可采用此动作方式。但可 视设计或系统需求，而使数据信号DS1被延迟一预定值的第二预定信号PS2 所读取时，皆可采用此动作方式。
图6所示为数据信号DS1被延迟27(T相位的第二预定信号PS2所读取时， 数据读取电路200的动作方式。在此图中，第一预定信号PS1比第二预定数
8据PS2延迟270°相位。如图6所示，数据信号DS1被第一预定信号'PS1采样 后形成第二数据信号DS2,然后再利用第二预定信号PS2的负缘进行采样而 形成第三数据信号DS3。而在此例中，利用选择信号SS选择第三数据信号DS3 作为第四数据信号DS4 。采用此动作的原因在于，由于数据信号被延迟了 27 0。， 因此延迟过的当前数据区段与下一数据区段的距离过短，若直接使用第二数 据信号DS2作为第三数据緩存器209的第二预定信号PS2的采样目标，则容 易采样到错误的数据区段，因此须用第二预定信号PS2的负缘再采样一次， 如此可避免此类的问题。
此外，如上所述，使能信号ES用以决定从第二预定信号PS2的哪一个 频率开始读取数据，在此例中，从第5个频率T5开始读取数据。然后利用第 二预定信号PS2对第六数据信号DS6进行采样以形成第五数据信号DS5,然 后输出。当数据正确，不需要更改读取数据的时间点时，使能信号ES便选择 第五数据信号DS5作为第六数据信号DS6,使其形成一个循环而不断的输出。 而当读取的数据有误，须更改读取数据的时间点时，使能信号ES便选择第四 数据信号DS4作为第六数据信号DS6，而形成第六数据信号DS6以输出。一 般而言，当数据信号DS1被延迟180°以上相位的第二预定信号PS2所读取时， 皆可采用此动作方式。
须注意的是，上述实施例中虽以第一预定信号PS1的正缘进行采样，并 以第二预定信号PS2的负缘进行修正，并不表示限定本发明。举例而言，可 以第一预定信号PS1的负缘进行采样，并以第二预定信号PS2的正缘进行修 正，其亦在本发明的范围之内。
图7图示了利用本发明所提供的数据读取电路的系统的操作概念。如图 7所示，先进入步骤701,设定读取时间。步骤703，自存储器读取数据。步 骤705，比较数据。步骤707,判断数据是否正确，若是则进入步骤709记录 此读取时间为可使用的，若否则进入步骤711调整读取时间。
图8图示了根据本发明的较佳实施例的数据读取方法的流程图。如图8 所示，此方法包含步骤801,使用一第一预定信号对一第一数据信号进行 采样以形成一第二数据信号。步骤803，使用一第二预定信号的负缘对第二 数据信号进行采样以形成第三数据信号。步骤805,判断该第一预定信号与 该第二预定信号的相位差是否大于一预定值，若是则进入步骤807以第三数 据信号作为第四数据信号，若否则进入步骤809以第三数据信号作为第四数据信号。步骤811,使用第二预定信号对第四数据信号进行采样以得到正确 数据信号。
熟知此项技艺者当可藉由上述电路的描述而得知此方法的其它细节特 征，故在此不再赘述。
根据上述的电路，可省略同步电路，并在任何延迟或操作频率的情况下 读取正确的数l居，若叶吏用在FPGA (Field-Programmable Gate Array J见场可 编程门阵列)或ASIC上，可使用同一套读取电路而增加电路的完整性，由此 可见本案不會为一种新颖的发明。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的等效变 化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种数据读取电路，包含一第一缓存器，用以接收一第一数据信号并根据一第一预定信号的第一边缘对该第一数据信号进行采样以产生一第二数据信号；一第二缓存器，耦接至该第一缓存器，用以根据一第二预定信号的第二边缘对该第二数据信号进行采样以产生一第三数据信号；一第一选择器，耦接至该第二缓存器，用以根据该第一、第二预定信号的相位选择该第二数据信号及该第三数据信号其中之一输出以形成一第四数据信号；一第二选择器，耦接至该第一选择器，用以根据一使能信号选择该第四数据信号以及一第五数据信号其中之一输出以形成一第六数据信号；以及一第三缓存器，耦接至该第二选择器，用以根据该第二预定信号的第一边缘对该第六数据信号进行采样以形成该第五数据信号。
2. 如权利要求1所述的数据读取电路，其另包含有 一延迟频率信号产生电路，用来将该第二预定信号的N倍频信号延迟一特定相位来产生该第一预定信号，其中N大于等于2。
3. 如权利要求2所述的数据读取电路，其使用于一存储器，且该第二预 定信号为读取该存储器的数据的数据读取频率信号。
4. 如权利要求1所述的数据读取电路，其另包含有 一使能信号产生器，用来延迟一参考选择信号以产生复数个候选使能信号，并输出该复数个候选使能信号之一来作为该使能信号。
5. 如权利要求4所述的数据读取电路，其使用于一存储器，且该第二预 定信号为读取该存储器的数据的数据读取频率信号。
6. 如权利要求1所述的数据读取电路，其中第一边缘为正缘以及第二边 缘为负缘。
7. 如权利要求6所述的数据读取电路，其中该第一预定信号的相位落后 该第二预定信号的相位，当该第一、第二预定信号的相位差小于一预定值时， 该选择信号选择该第二数据信号来作为该第四数据信号，以及当该第一、第 二预定信号的相位差不小于该预定值时，该选择信号选择该第三数据信号来 作为该第四数据信号。
8. —种数据读取方法，包含 接收一第一数据信号；使用 一第 一预定信号的第 一边缘对该第 一数据信号进行采样以形成一第 二数据信号；使用一第二预定信号之第二边缘对该第二数据信号进行采样以形成一第 三数据信号；判断该第一预定信号与该第二预定信号的相位差是否大于一预定值，若 是则以该第二数据信号作为该第四数据信号，若否则以该第三数据信号作为 第四数据信号；以及用该第二预定信号对第四数据信号进行采样以得到正确数据信号。
9. 如权利要求8所述的数据读取方法，其中第一边缘为正缘以及第二边 缘为负缘。
10. 如权利要求9所述的数据读取电路，其中该第一预定信号的相位落 后该第二预定信号的相位，当该第一、第二预定信号的相位差小于一预定值时，该选择信号选择该第二数据信号来作为该第四数据信号，以及当该第一、 第二预定信号的相位差不小于该预定值时，该选择信号选择该第三数据信号 来作为该第四数据信号。
全文摘要
一种数据读取电路，包含第一缓存器，用以接收一第一数据信号并根据一第一预定信号的第一边缘对第一数据信号进行采样以产生一第二数据信号；第二缓存器，用以根据一第二预定信号的第二边缘对第二数据信号进行采样以产生一第三数据信号；第一选择器，用以根据第一、第二预定信号的相位差选择第二数据信号及第三数据信号其中之一输出以形成一第四数据信号；第二选择器，用以根据一选择信号选择第四数据信号以及第五数据信号其中之一输出以形成一第六数据信号；第三缓存器，用以根据第二预定信号的第一边缘对第六数据信号进行采样以形成第五数据信号。
文档编号G11C7/10GK101527164SQ20081008314
公开日2009年9月9日 申请日期2008年3月7日 优先权日2008年3月7日
发明者郭东政 申请人:瑞昱半导体股份有限公司