半导体器件和数据处理系统的制作方法

专利名称：半导体器件和数据处理系统的制作方法
技术领域：
本发明涉及一种具有用于测试外部存储器的内置自测(BIST ) 电路的半导体器件，并涉及一种当应用于片上系统形式的半导体器 件以及其中安装有存储器芯片连同片上系统形式的数据处理器的系 统封装形式的半导体器件时有效的技术。
背景技术：
在完成本发明之后进行的现有技术检索中，找到以下已知文献。 日本未审专利公开No. 2004-093433描述了 一种用于使用TAP(测试 存取端口 )控制器直接执行闪速存储器的操作测试的技术。诸如命 令和地址的测试信息通过使用扫描链直接提供给闪速存储器，其中 通过TAP控制器控制输入/输出。日本未审专利公开No. 2005-332555 描述了 一种用于执行待测试的SDRAM的性能比较的BIST电路，其 中基于通过使用TAP控制器输入的控制信息生成测试图案，并提供 给SDRAM,并且来自SDRAM的输出被输入到BIST电路。日本未 审专利公开No. HeilO ( 1998 ) -069800描述了 一种半导体集成电路， 其具有用于在测试期间刷新存储器电路的测试电路。

发明内容
本发明已经研究了以下关于能够访问外部存储器的诸如数据处 理器的半导体集成电路中外部存储器自测功能的要点。例如，发明人已经研究了通过连接在互相不同的半导体芯片中形成的数据处理
器和诸如DDR2-SDRAM的外部存储器而作为一个SIP (系统封装) 形成的半导体模块。由此，根据半导体集成电路的制造商的不同， 外部存储器的规范不同。即使在外部存储器的规范符合JEDEC标准 的情况下，其也受限于封装的外部端子功能和端子布置。根据每个 制造商的不同，芯片的内部规范不同。在用于这种外部存储器的BIS T 电路并入在数据处理器中的情况下，根据外部存储器的规范来区别 BIST电路是无效的。可能允许CPU来执行用于由存储器控制器进行 的测试的测试程序，而不使用BIST电路；然而，为了执行各种存储 器测试，存储器控制器的规范必须充分公开。在基于客户规范设计 存储器控制器或者按照原样使用诸如IP (知识产权)模块的设计装 备的情况下，测试功能不可避免地受到约束。考虑到这些情况，已 经发现，采用可广泛适应于待测试存储器的规范之间的不同的BIST 电路对于降低测试设计成本是有用的。然而，在任何上述文献中都
没有这种观点的描述。
本发明的目的是提供一种半导体器件，其可以降低能够访问外部 存储器的电路的测试设计成本。
本发明的另 一 目的是提供一种半导体器件，其可以根据待测试的 存储器的规范的不同容易地支持存储器测试。
本发明的上述和其他目的和新颖特征将从本说明书的描述和附 图变得明显。
以下将简要描述本发明的代表性方面。
即，包括内置自测电路，用于响应于对能够连接到存储器接口的 外部存储器的访问请求，独立于用于执行存储器控制的处理单元， 测试外部存储器，以及例如使用TAP控制器来控制内置自测电路并 参考测试结果。采用多路复用器来根据通过TAP控制器从外部输入 的控制信息可切换地选择处理单元或内置自测电路作为用于连接到 存储器接口的电路。内置自测电路根据通过TAP控制器输入的指令 可编程地生成和输出用于存储器测试的地址、数据和命令，并将从外部存储器读取的数据与预期数据进行比较。
这样，自测的内容不受处理单元的功能的限制。由于内置自测电
路可以响应于来自TAP控制器的根据待测试存储器规范的指令生成
用于存储器测试的地址、数据和命令；可以减少根据待测试存储器
规范的不同的BIST电路的个别设计改变。
下面将简要描述本发明的代表性方面的有益效果。
可以降低半导体集成电路中能够访问外部存储器的电路的观'J试
设计成本。
此外，可以根据待测试的存储器的规范的不同容易地支持存储器 测试。


的框图。
图2是示出TAPCNT的细节的框图。
图3是示出作为BISTC的细节的、用于通过测试图案和配置对 DDR2-SDRAM所进行的存取操作的地址、数据和命令的路径的框 图。
图4是示出作为BISTC的细节的、关注于扫描路径与TAPCNT 的连接链的配置的框图。
图5是示出BISTCNT的输入和输出信号的细节的框图。 图6是示出MTAPG的具体配置的框图。 图7是示出PSRMB的细节的框图。
图8是示出用于允许扰频电路将地址和数据转换为伪随机数的 配置的逻辑电路图。
图9是示出SDRAMIF的细节的框图。
图IO是示出命令解码器的基础配置的框图。
图11是示出命令解码器的存储器命令的输出定时的时序图。
图12是示出CMPDT的细节的框图。图13是示出故障信息的获取控制的流程图。 图14是示出MISR的具体例子的框图。 图15是示出MDSEL的例子的框图。
图16是示出用于确定时钟使能信号cke的初始值的多种方法的 说明示图。
图17是示出根据本发明的半导体器件的另 一例子的框图。
具体实施例方式
1.实施方式的扭无要
首先，将描述本发明的代表性实施方式的概要。在代表性实施方 式的概要描述中，给出附图的加括号的参考标号，仅用于示出其中 元件的概念。
口 (8)，能够连接到外部^^储器(^4)' 「处理i元，用于执行i据 处理，包括基于外部存储器的数据的数据处理；内置自测电路(ll), 用于生成用于测试外部存储器的测试信号；多路复用器(13)，用 于可切换地将处理单元或内置自测电路连接到存储器接口 ；以及端 子，向其输入用于指示多路复用器在处理单元和内置自测电路之间 切换的信号。这样，自测的内容不受处理单元的功能的限制。
根据一个具体方式，端子通过符合IEEE1149.1的TAP控制器连 接到多路复用器以控制内置自测电路并参考测试结果。
根据另 一具体方式，端子通过TAP控制器连接到内置自测电路。 这样，内置自测电路可以响应于来自TAP控制器的根据待测试存储 器规范的指令，生成用于存储器测试的地址、数据和命令。
根据另 一 具体方式，处理单元包括可以是针对外部存储器的访问
制外部存储器的存储器控制器，以及内置自测电路根据通过TAP控 制器输入的指令可编程地生成用于存储器测试的地址、数据和命令， 并通过存储器接口输出它们，并且可以将从外部存储器读取的数据与预期数据进行比较。这样，自测的内容不受存储器控制器的功能
的限制。内置自测电路可以响应于来自TAP控制器的根据待测试存 储器规范的指令来生成用于存储器测试的地址、数据和命令。因此， 可以减少根据待测试存储器规范的不同的BIST电路的个别设计改 变，这可以促进BIST电路的广泛适用性并有助于测试设计成本的降低。
根据另一具体方式，内置自测电路使能地址选通信号，并在命令 输入使能之前建立地址信号(csi_n=0)。例如，内置自测电路使能 行地址选通信号(ras_n=0)，并在行地址命令输入使能之前建立行 地址信号(csi—n=0),以及使能列地址选通信号(cas—n=0),并在 列地址命令输入4吏能之前建立列地址信号(csi—n=0)。这样，可以 减轻其中地址选通信号必须在命令输入使能的同时被使能的这一 时 间约束，因此使得更易于确保用于地址选通信号和地址信号的建立 时间。因此，可以防止测试结果由于噪声等影响而不正确，这可以 提供具有高可靠性的测试结果。
根据另 一具体方式，内置自测电路具有多对命令输入使能信号和 时钟使能信号的输出端子，选择性地使该多对命令输入使能信号和 时钟使能信号连同地址、数据和数据选通信号一起有效，以及选择 性地使共同接收地址、数据和数据选通信号的多个外部存储器可操 作。这样，可以容易地处理用于选择性地访问多个存储器的所谓等 级切换的使用。根据另一具体方式，内置自测电路可以选择时钟使 能信号的初始值的高电平或低电平。因此，可以容易地处理用于时 钟使能信号的存储器规范之间的不同。
根据另一具体方式，内置自测电路包括多个命令表(DECTBL—1 至DECTBL—3)，用于根据外部存储器的规范将预定命令集的命令 (BCMD)转换为存储器命令集的命令(MCMD)，以及多路复用 器(36—MUX )可以根据从命令表输出的选择信号选择命令表的输出。 在处理各种外部存储器的命令规范的情况下，可以减少预定命令集 的命令的位数，这可以有助于减小内置自测电路的电路尺寸。根据另一具体方式，内置自测电路包括比较确定电路(38)，用 于将从外部存储器读取的数据与通过TAP控制器读取的预期数据进 行比较，以及连续改写存储(overwrite-storing )关于失配的比4交确 定结果的存储器访问信息(故障信息)，直到比较确定结果的失配 数量达到指定数量。这样，可以在不被改写的情况下获取的故障信 息的获取定时可以由故障的数量指定。因此，例如，通过改变和设 置可以在不被改写的情况下获取的故障信息的获取定时，识另ij故障 分析和故障原因变得更容易。
根据另一具体方式，比较确定电路包括比较电路(38B)，用于 将从外部存储器读取的数据与通过TAP控制器读取的预期数据进行 比较；以及输入选择电路(38E),用于允许同一数据被选择性地输 入到比较电路的读取数据输入端子和预期数据输入端子二者。这样， 通过输入选择电路将预期数据输入到比较电路的读取数据输入端子 和预期数据输入端子二者，可以预先对比较电路执行自测，因此使 得易于确保比较电路的比较结果的可靠性。
根据另一具体方式，内置自测电路可编程地生成和输出用于存储
器测试的地址、数据和命令，并且可以生成和输出伪随机数作为用
于存储器测试的地址和数据。这样，用于存储器测试的地址和数据
的图案可以容易地和假性地成为无限循环，这可以提高测试效率。 根据另一具体方式，在独立于外部存储器的一个半导体芯片中形
成半导体器件。例如，半导体器件配置为片上系统数据处理器。
根据另一具体方式，半导体器件包括在另一半导体芯片中形成的
外部存储器，并且该半导体器件整个用树脂密封为模块。例如，半
导体器件配置为系统封装半导体模块，具有片上系统数据处理器和
存储器芯片。
根据另一具体方式，外部存储器是时钟同步类型DRAM (例如， DDR2-SDRAM)，用于同步于时钟信号的上升沿和下降沿而与外部 执行数据输入/输出操作。根据另一方面的半导体器件包括外部存储器和连接到外部存储器的数据处理器。数据处理器包括存储器接口，连接到外部存 储器；访问请求实体；存储器控制器，用于响应于来自访问请求实 体的访问请求控制外部存储器；内置自测电路，用于测试外部存储 器；符合IEEE1149.1的TAP控制器，用于控制内置自测电路并参考 测试结果；以及多路复用器，用于可切换地将存储器控制器或内置 自测电路连接到存储器接口 。内置自测电路根据通过TAP控制器输
入的指令可编程地生成和输出用于存储器测试的地址、数据和命令， 并可以将从外部存储器读取的数据与预期数据进行比较。多路复用 器根据通过TAP控制器从外部输入的控制信息选择内置自测电路。
例如，外部存储器和数据处理器形成在互相不同的半导体芯片 中。例如，在半导体模块(1)中，外部存储器和数据处理器安装在 模块板上并用树脂密封，露出数据处理器的外部接口端子。根据另一方面的整个用树脂密封的半导体器件包括存储器 接口，存储器可以从外部连接到该接口 ；逻辑电路，可以是访问请 求实体；存储器控制器，用于响应于来自逻辑电路的访问请求控制 存储器；内置自测电路，用于测试存储器；符合IEEE1149.1的TAP 控制器，用于控制内置自测电路并参考测试结果；以及多路复用器， 用于可切换地将存储器控制器或内置自测电路连接到存储器接口 。 内置自测电路根据通过TAP控制器输入的指令可编程地生成和输出 用于存储器测试的地址、数据和命令，并可以将从存储器读取的数 据与预期数据进行比较。多路复用器根据通过TAP控制器从外部输 入的控制信息选择内置自测电路。
2.实施方式的细节
下面将更详细地描述实施方式。
图1所示的半导体模块1中，数据处理器3和DDR2-SDRAM (双数 据速率2-同步DRAM) 4安装在模块板2上，并且用树脂密封表面， 该模块板2在背面上具有多个外接电极，例如焊料凸块电极。
数据处理器3配置为SOC (片上系统)形式的半导体集成电路，例如微型计算机。在图1中，详细示出了用于自测DDR2-SDRAM4
的电路配置。
DDR2-SDRAM 4通过连接到SOC的布线和电极而与SOC的物 理接口 8连接。
此外，在SOC中，存储器控制器(MCNT ) 6和电路块7代表性 地示出为用于数据处理器3的原始数据处理的电路配置。存储器控 制器(MCNT) 6和电路块7是处理单元的例子。电路块7包括中 央处理器(CPU),用于获取和执行指令；高速緩沖存储器(CACHE )， 用于以可通过关联检索输出的状态存储频繁访问的数据和指令；总 线状态控制器(BSC ),用于根据将从CPU等访问的地址区执行总 线控制；以及外围电路(PRPH),例如通过外围总线连接到BSC 的计时器。存储器控制器6是外围电路之一，并响应于来自CPU等 的访问请求控制外部存储器。例如，存储器控制器6执行命令输出 控制、刷新控制以及地址输出控制，其与到DDR2-SDRAM4的RAS (行地址选通)和CAS (列地址选通)同步地地址多路复用。数据 处理器3包括根据DDR2-SDRAM 4的物理接口 ^L范的物理接口 (PHYLOG) 8，并且DDR2-SDRAM 4通过物理接口 8连接到存储 器控制器6。物理接口 8是满足DDR2-SDRAM4的外部接口的物理 层规范的电路。DDR2-SDRAM4的物理接口 8包括用于时钟信号 的差分输出的电路；用于数据选通信号的差分输入/输出的电路；以 及用于数据输入/输出的电路。在DDR2-SDRAM的情况下，其物理 接口不需要执行数据选通信号的差分输入/输出。物理接口的电路配 置被将要使用的外部存储器的规范唯一确定。
用于自测DDR2-SDRAM 4的配置包括内置自测电路(BISTC ) 11;符合IEEE1149.1的TAP控制器(TAPCNT) 12，用于控制内置 自测电路11并参考测试结果；多路复用器(MUX_BM) 13,用于可 切换地将存储器控制器6或内置自测电路11连接到物理接口 8;以 及操作模式选择电路(MDSEL) 14,用于多路复用器13和内置自测 电路11。当执行利用BISTC 11的测试时，测试器(TST) 15连接到TAPCNT 12。
图2示出了 TAPCNT 12的细节。TAPCNT 12包括测试接入点 (TAP) 20、命令寄存器(SDIR) 21、解码器(SDDEC ) 22、旁路 寄存器(SDBPR) 23以及多路复用器(MUX—SD) 24。 TAPCNT 12 具有总计五位，它们是模式端子TMS、时钟端子TCK、复位端子 TRES、数据输入端子TDI以及数据输出端子TDO。这些端子在自测 期间连接到测试器15。与输入到时钟端子TCK的时钟信号同步， TAPCNT 12通过数据输入端子TDI接收数据以及通过数据输出端子 TDO输出数据。模式端子TMS处的值允许这一改变同步于输入到时 钟端子TCK的时钟信号，从而确定通过输入端子TDI输入的数据的 意义。该协议符合IEEE1149.1中指定的状态转换，并根据于此，确 定输入数据是命令还是数据。在数据输入端子TDI和数据输出端子 TDO之间布置有扫描路径寄存器电路(SPREG) 25,其通过串联连 接多个扫描寄存器形成。扫描路径寄存器电路25具有通过以预定顺 序串联连接以移位寄存器形式布置在MDSEL 14和BISTC 11中的数 据寄存器、控制寄存器等形成的电路配置。解码器22对输入到命令 寄存器21的命令进行解码，以生成BIST控制信号26。 BIST控制信 号26选择和切换扫描路径，并确定输入数据是命令还是数据。这使 得可以通过数据输入端子TDI设置在MDSEL 14和BISTC 11中的构 成扫描路径寄存器电路25的数据寄存器、控制寄存器等中的数据和 控制信息，并通过数据输出端子TDO取回保持在数据寄存器等中的 测试结果。通过经由扫描路径从初始值对并入在MSDEL 14中的控 制寄存器的选择位进行倒置，通过多路复用器13选择BISTC 11的 输出操作。
旁路寄存器23是用于将数据从数据输入端子TDI传送到数据输 出端子TDO的寄存器。多路复用器24选择连接到数据输出端子TDO 的i 各径。
图3和图4示出了 BISTC 11的细节。具体地，图3示出了用于 通过测试图案及其配置对DDR2-SDRAM进行访问操作的地址、数据和命令的路径。如上所述，内置自测电路11通过多路复用器13
和物理接口 (PHYLOG) 8连接到DDR2-SDRAM。在图4中，关注 于扫描路径与TAPCNT的连接链。
BISTC 11包括连接到TAPCNT 12的BIST控制电路(BISTCNT ) 30。根据来自TAPCNT 12的输入信息，BIST控制电路30控制在 BISTC11中形成的扫描路径寄存器的路径选择、内置自测操作(也 简称为测试操作)的开始和结束、以及测试结果的收集。扫描路径 寄存器的可选路径是图1中所示的CHN1至CHN4。连接电路中的 寄存器，使得顺序地沿着由图4中虚线所示路径与时钟同步地连续 移位数据。在测试操作中，来自TAPCNT 12的控制数据等在生成测 试图案之前首先被初始化用于BISTC 11的电路。图5示出了 BIST 控制电路30的输入和输出信号的细节。
提供了模式寄存器图案生成器(MRSPG) 31和存储器测试算法 图案生成器(MTAPG) 32以生成测试图案。模式寄存器图案生成器
(MRSPG) 31生成将在BISTC 11中的模式寄存器中设置的控制数 据的图案。存储器测试算法图案生成器(MTAPG) 32顺序地生成地 址(ADR)、数据(DAT)和BIST命令(BCMD )，该地址(ADR)、 数据(DAT)和BIST命令(BCMD)是根据预定测试算法顺序地执 行DDR2-SDRAM的测试操作所必需的。多路复用器(MUX—PG ) 33选择生成的图案。首先，模式寄存器图案生成器(MRSPG) 31 响应于开始信号STR1输出测试图案，然后存储器测试算法图案生成 器(MTAPG) 32响应于开始信号STR2输出测试图案。对于生成测 试图案的结束，将信号END1和END2传输到测试结束信号生成器
(TEG) 34，该测试结束信号生成器(TEG) 34提供测试结束信号 END3到BIST控制电路(BISTCNT )30。图6示出了 MTAPG 32的 具体配置。在图6中，MTAPG 32包括用于控制图案出现的主控制 器(MNCNT) 32A、用于重复图案出现的循环计数器(LPCUNT ) 32B、用于生成地址(ADR)和数据(DAT )的地址数据生成器(ADG ) 32C、以及用于生成BIST命令(BCMD )的命令序列生成器(MCSG )32D。在图6中，行地址ADR—X、列地址ADR—Y和库(bank)地 址ADR—B示出为生成的地址(ADR)。
从多路复用器33输出的测试图案提供到可编程扰频器(PSRMB ) 35。可编程扰频器(PSRMB) 35对地址(ADR)和数据(DAT)进 行加扰，并生成伪随机数作为地址和数据。将要执行的操作由从模 式寄存器图案生成器(MRSPG) 31或存储器测试算法图案生成器 (MTAPG) 32输出的模式控制数据图案确定。
将按需加扰的地址(ADR )和数据(DAT )以及BIST命令(BCMD ) 输入到SDRAM接口控制电路(SDRAMIF ) 36。 SDRAMIF 36解码 BIST命令(BCMD)以生成用于DDR2-SDRAM的存储器命令 (MCMD)，并根据预定访问定时将存储器命令(MCMD)、地址 (ADR)和必需的写入数据(WDAT)输出到存储器总线37。 DDR2-SDRAM4提供读出数据到存储器总线37。
具有多输入特征寄存器(MISR) 39的数据比较确定单元 (CMPDT)38连接到存储器总线37。如图3中双点划线所示，MISR 39可以布置在数据比较确定单元(CMPDT) 38的外部。
在测试操作中，数据比较确定单元(CMPDT ) 38将从 DDR2-SDRAM 4输出的读出数据与预期数据进行比较，并存储故障 信息，例如在发生失配时的命令、地址和数据。将测试结果RSLT 提供到BISTCNT 30。在该例子中，写到存储器中的写入数据 (WDAT)用作预期数据，因此不生成其作为测试图案的一部分。 然而，预期数据可以生成作为测试图案的一部分，因为可以根据测 试操作的内容而要求不同于写入数据(WDAT)的预期数据图案。
MISR 39压缩从SDRAMIF 36输出的存储器命令(MCMD)、 数据(DAT)和地址(ADR)，并将已压缩数据与预期值进行比较， 从而^f吏得可以预先^r测BISTC 11中是否存在异常。
调试计时器(DBGTMR) 40是能够生成用于逻辑分析器的触发 器信号的计时器电路。
图7示出PSRMB 35的细节。PSRMB 35包括例如用于对行地址ADR—X进行加护C的护G频电路35A、用于对列地址ADR一Y进行加扰 的扰频电路35B、用于对库地址ADR—B进行加扰的扰频电路35C、 以及用于对数据DAT进行加扰的扰频电路35D。扰频电路35A至 35D可以将地址和数据转换成伪随机数用于输出。例如，如图8示 意性所示，伪随机数输出A、 B、 C和D可以通过任意扰频逻辑 (SRBMLOG)35—LOG从4位输入a、 b、 c和d生成。扰频电路35A 至35D不仅具有任意扰频逻辑(SRBMLOG) 35_LOG，而且具有其 他扰频逻辑用于根据DDR2-SDRAM存储器阵列的地址映射的配置 来选择必要存储器测试所需的加扰，从而使得可以根据通过 TAPCNT 12设置的控制信息选择所需的扰频逻辑。
通过具有任意扰频逻辑(SRBMLOG) 35—LOG,用于存储器测 试的地址和数据的图案可以容易地和假性地成为无限循环，这可以 提高测试效率。
图9示出了 SDRAMIF 36的细节。SDRAMIF 36包括命令解码 器(CMDDEC) 36A,用于从作为输入代码的BIST命令BCMD生 成存储器命令MCMD;地址校准电路(ADRIL) 36B，用于以适于 存储器访问的布置校准从PSRMB 35输出的地址ADR—X、 ADR—Y 和ADR—Z,并输出它们；以及数据校准电路(DATIL) 36C，用于 以适于存储器写访问的布置校准从PSRMB 35输出的数据DAT,并 输出它们。命令解码器36A输出作为存储器命令MCMD的(i+l) 位时钟使能信号cke[i:O]、 (i+l)位命令输入使能信号cs一n[i:O]、 1 位行地址选通信号ras—n、 1位列地址选通信号cas_n、 1位写入4吏能 信号we—n、数据掩码信号dm、数据选通信号dqs以及PHYLOG控 制信息。PHYLOG控制信息指示PHYLOG 8从数据选通信号dqs生 成差分数据选通信号DQS和DQS—n。
在从命令解码器36A输出的命令信号之中，表明从外部提供的 命令的有效性的时钟使能信号cke和命令使能信号cs一n被生成为i+l 位的组，并且行地址选通信号ras—n、列地址选通信号cas—n、写入 使能信号we一n、数据选通信号dqs等被生成为1位的组。这样，针对具有多至(i+l)个等级的用于接收公用地址、数据和数据选通信 号的DDR2-SDRAM 4而对时钟使能信号cke和命令使能信号cs—n 进行个别设置，从而选择性地操作它们。图3示出的例子中1=2。因 此，可以容易地处理用于选择性地访问多个DDR2-SDRAM的所谓 等级切换的使用。
图10示出了命令解码器36A的基本配置。命令解码器36A包括 多个命令表DECTBL—1至DECTBL—n,用于根据DDR2-SDRAM 4 的规范将BIST命令集的命令BCMD转换为存储器命令集的命令。 多路复用器(MUX—DEC ) 36_MUX选择命令表DECTBLJ至 DECTBL—n的输出。多路复用器36—MUX根据从TAPCNT 12T通过 扫描路径提供到寄存器36—REG的控制信息进行初始选择。随后的 选择可以根据从所选命令表输出的选择控制信息(命令表切换控制 信息)INFO_TC进行。在处理各种DDR2-SDRAM的命令规范的情 况下，可以减少BIST命令集的命令BCMD的位数，这样可以有助 于减小命令解码器36A的电路尺寸。
图11示出了命令解码器36A的存储器命令MCMD的物理接口 (PHYLOG) 8的输出定时。在图11中，示出符号clk、 cs—n、 ras—n、 cas_n、 we_n和dqs为命令信号。符号"elk"表示时钟信号。 DDR2-SDRAM4的代表性的命令包括用于操作行地址电路的激活命 令(ACT)以及用于通过指定列地址来指示写操作的写命令(WRT)。 命令解码器36A预先针对DDR2-SDRAM 4的JEDEC标准输出激活 命令(ACT)和写命令(WRT)。预先输出的周期由ACT，和WRT， 表示。即，命令解码器36A使能地址选通信号ras—n并在其中信号 cs—n是低电平的命令使能之前建立地址信号ADR。更具体地，命令 解码器36A使能行地址选通信号ras—n并在行地址命令使能(cs—n= 低电平)之前建立行地址信号(区域A),以及使能列地址选通信 号cas_n并在列地址命令使能(cs—n-低电平)之前建立列地址信号 (区域B)。这使得可以减轻其中地址选通信号必须与命令使能 (cs nH氐电平)在同一时间或同一时钟周期被使能(ras—nH氐电平，cas—nH氐电平)的这一时间约束，从而使得更容易确保地址选通信号 和地址信号的建立时间。因此，可以防止测试结果由于噪声等的影 响而不正确，这样可以提供具有高可靠性的测试结果。
图12示出了数据比较确定单元(CMPDT) 38的细节。从 SDRAMIF 36输出的写入数据WDAT、地址ADR和命令MCMD暂 时通过锁存器电路LAT输入到周期调节电路(CYCADJ) 38A。周 期调节电路(CYCADJ )38A响应于命令MCMD,在从DDR2-SDRAM 4输出的读出数据RDAT到达之后，输出写入数据WDAT、地址ADR 和命令MCMD到后续级。数据比较电路38B以逐个周期为基础将读 出数据RDAT与写入数据WDAT进行比较。比较结果数据CDAT提 供到故障信息控制电路(FLCONT ) 38C 。故障信息控制电路 (FLCONT) 38C控制故障寄存器电路38D以根据比较结果获取故 障信息。即，如果比较结果数据CDAT表明失配，则位形式的比较 数据或相应存储周期的读出数据RDAT存储在故障数据寄存器 FLDREG中，存储周期的地址ADR存储在故障地址寄存器FLAREG 中，以及存储周期的命令MCMD存储在故障命令寄存器FLCREG 中。符号"STR"表示用于故障寄存器的寄存器存储信号。使用测试 结果信号RSLT,可以将由比较结果数据CDAT表明的失配通过 BISTCNT 30和TAPCNT 12通知给外部。故障寄存器FLDREG、 FLAREG和FLCREG的值可以在TAPCNT 12的控制下通过扫描路 径输出到外部。
将描述对故障寄存器电路3 8 D执行的故障信息获取控制的细节。 故障信息控制电路38C包括计数器COUNT,用于对由数据CDAT 表示的比较结果的失配的数量进行计数，并且该故障信息控制电路 38C用新故障信息更新故障寄存器电路38D,直到失配的数量达到 预定数量。此后，故障寄存器电路38D不更新，并且存储最后的故 障信息。图13示出了故障信息的获取控制流程。当开始测试操作时， 在计时器COUNT的计数寄存器计数中设置值i,并且在每个访问周 期中获取读出数据RDAT和写入数据WDAT( S2 )并进行比较(S3 )。如果比较结果表明匹配，则流程在下一存储周期中返回到步骤S2以 执行相同处理。如果比较结果表明失配，则计数寄存器计数递减一
(S4)，并且存储在故障寄存器电路38D的故障寄存器中的各数据 用相应故障信息更新(S5)。更新之后，确定计数寄存器计数的值 是否为零(S6)。如果值不为零，则流程返回到步骤S2以重复上述 处理直到计数寄存器计数的值变为零。当计数寄存器计数的值变为 零时，故障信息保留在故障寄存器电路38D中，不论其后是否发生 新故障。从而，可以在不被改写的情况下获取的故障信息的获取定 时可以通过寄存器计数中设置的故障数量(i)来指定。因此，例如 通过移位和设置可以在不被改写的情况下获取的故障信息的获取定 时，可以更容易地识别故障分析和故障原因。
如图12所示，写入数据WDAT的输入路径可以通过多路复用器 38E选择性地连接到读出数据的路径。其控制可以通过经由扫描路径 提供的控制数据来执行。这允许数据比较电路38B比较输入其中的 同一写入数据WDAT。即，可以预先对数据比较电路38B执行自测， 从而使得容易确保数据比较电路3 8B的比较结果的可靠性。
MISR 39包括信号压缩器(CMPRS) 39A和压缩信号比较确定 电路(COMPCMP) 39B,如图14所示。信号压缩器(CMPRS ) 39A 经由总线3 7通过锁存器电路接收和压缩存储器命令M C MD 、写入数 据WDAT和地址ADR，并提供压缩信号到压缩信号比较确定电路 39B。压缩信号比较确定电路39B将输入的压缩数据与预期值寄存器 EVREG的预期值进行比较以根据到SDRAMIF 36的输入检测电路的 异常。预期值通过扫描路径在预期值寄存器EVREG中预先设置。在 由BISTC 11进行的存储器测试中，可以预先^r测BISTC 11中是否 存在异常。如果MISR 39布置在数据比较确定单元(CMPDT) 38 中，则锁存器电路LAT可以在其间共享。如果MISR39独立于数据 比较确定单元(CMPDT) 38布置，则不同于数据比较确定单元
(CMPDT) 38中的锁存器电路LAT的锁存器电路或寄存器需要布 置在MISR39中。在数据比^^确定单元38中布置MISR39有助于减小电路尺寸。
图14示出了 MISR 39的具体例子。MISR 39包括信号压缩器 (CMPRS) 39A和压缩信号比较确定电路(COMPCMP) 39B。信号 压缩器(CMPRS) 39A压缩经由总线37的存储器命令MCMD、写 入数据WDAT和地址ADR,并提供压缩信号到压缩信号比较确定电 路39B。压缩信号比较确定电路39B将输入的压缩数据与预期值寄 存器EVREG的预期值进行比较以根据到SDRAMIF 36的输入检测 电路的异常。预期值通过扫描路径在预期值寄存器EVREG中预先设 置。在由BISTC ll进行的存储器测试中，可以预先检测BISTC 11 中是否存在异常。
图15示出了 MDSEL 14的例子。MDSEL 14包括布置在扫描路 径中的控制寄存器14A。在控制寄存器14A中，位CIF1表示时钟切 换控制位；CIF2表示cke初始值控制位；以及CIF3表示MUX—BM 切换控制位。
时钟切换控制位CIF1使能DDR2-SDRAM 4的时钟clk的切换， 并选择数据处理器3的实际时钟或外部时钟用于测试。
位CIF2确定DDR2-SDRAM 4的时钟使能信号cke的初始值(低 或高电平)。如图16所示，时钟使能信号cke的初始值的确定不限 于如路径PSa所示通过BISTC 11执行的反转设置，而是时钟使能信 号cke的初始值可以如路径PSb所示通过MUX_BM 13由在外部端 子Tb的电平进行设置，或者可以如路径PSc所示直接通过PHYLOG 8由在外部端子Tc的电平进行设置。从而，可以容易地处理用于时 钟使能信号的存储器规范之间的不同。
通过从初始值倒置切换控制位CIF3, MCNT 6通过MUX—BM 13 到PHYLOG 8的连接切换为BISTC 11到PHYLOG 8的连接。
根据上述半导体模块，总体上可以获得以下操作优点。多路复用 器(MUX—BM ) 13根据从测试器15通过TAPCNT 12输入的控制信 息选择BISTC 11，使得BISTC 11可以对外部存储器执行自测。这 样，自测的内容不受存储器控制器6的功能限制。内置自测电路ll可以响应于来自TAP控制器12的根据待测试存储器规范的指令， 生成用于存储器测试的地址ADR、数据DAT和命令MCMD。因此， 可以减少根据待测试存储器规范的不同而引起的BIST电路11的个 别设计改变，这可以便于BIST电路11的广泛适应并有助于测试设 计成本的降低。由于TAP控制器12用于设置BIST电路中的控制数 据并收集测试结果数据，所以可使用测试时钟TCK实现与测试器的 输入/输出接口连接，该测试时钟TCK具有比存储器时钟频率低的频 率，该存储器时钟频率调整待测试的DDR2-SDRAM4的存储器操作 速度。此外，与测试器进行接口连接所需的端子数量可以较少。特 别地，由于BISTC 11连接到PHYLOG8，即使在测试非常不同类型 或功能(诸如专用物理接口 )的存储器的情况下，提供PHYLOG用 于支持存储器也可以最小化BISTC 11的改变。
图17示出了根据本发明的半导体器件的另一例子。在该例子中， 数据处理器3的芯片单独用树脂封装密封并安装在安装板(未示出) 上。存储器模块50是DIMM (双列直插存储器模块)形式，并且是 待测试的存储器。存储器模块50连同数据处理器3 —起安装在安装 板上，并例如用作数据处理器3的主存储器。在数据处理器3的该
使用中，可以在对存储器4进行自测时获得同样的操作优点。
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了具体描述，但本发明不限于此。不言而喻，在不背离本发明的精 神和范围的情况下，可以对本发明做出各种变化和修改。
例如，待测试的存储器不限于DDR2-SDRAM,而是可以是 DDR-SDRAM、更快同步DRAM、同步SRAM和电可重写非易失性 存储器，诸如闪速存储器。由PHYLOG 8代表的物理接口具有根据 待测试的存储器的结构，并且在存储器不要求专用物理接口的情况 下可以仅仅是输入/输出緩冲器。此外，IEEE1149.1访问端口标准通 常称为JTAG(联合测试行动小组)。尽管命令输入使能信号cs—n[l:0] 具有与芯片选择信号相同的符号CS，但本发明不限于此。
权利要求
1.一种半导体器件，包括存储器接口，能够连接到外部存储器；处理单元，用于执行数据处理，包括基于所述外部存储器的数据的数据处理；内置自测电路，用于生成用于测试所述外部存储器的测试信号；多路复用器，用于可切换地将所述处理单元或所述内置自测电路连接到所述存储器接口；以及端子，向其输入用于指示所述多路复用器在所述处理单元和所述内置自测电路之间切换的信号。
2. 根据权利要求1所述的半导体器件，其中所述端子通过符合 IEEE 1149.1的TAP控制器连接到所述多路复用器以控制所述内置自 测电路并参考测试结果。
3. 根据权利要求2所述的半导体器件，其中所述端子通过所述 TAP控制器连接到所述内置自测电路。
4. 根据权利要求3所述的半导体器件，其中所述处理单元包括可以是针对所述外部存储器的访问请求 实体的逻辑电路以及用于响应于来自所述逻辑电路的访问请求来控 制所述外部存储器的存储器控制器，以及其中所述内置自测电路根据通过所述TAP控制器输入的指令可 编程地生成用于存储器测试的地址、数据和命令，并通过所述存储 器接口输出它们，并且可以将从所述外部存储器读取的数据与预期 数据进行比较。
5. 根据权利要求1所述的半导体器件，其中在所述多路复用器连 接到所述内置自测电路的情况下，在指示到所述外部存储器的命令 有效的命令输入使能之前，使能地址选通信号，并为通过所述存储 器接口的输出建立地址信号。
6. 根据权利要求5所述的半导体器件，其中所述内置自测电路使能行地址选通信号并在行地址命令输入使能之前建立行地址信号，以及使能列地址选通信号并在列地址命令输入使能之前建立列地址信号。
7. 根据权利要求5所述的半导体器件，其中所述接口具有多对命令输入使能信号和时钟使能信号的输 出端子，选择性地使所述多对命令输入使能信号和时钟使能信号连 同地址、数据和数据选通信号一起有效，以及其中选择性地使多个外部存储器可操作，所述外部存储器共同地 接收地址、数据和数据选通信号。
8. 根据权利要求7所述的半导体器件，其中所述内置自测电路可 以选择高电平或低电平作为时钟使能信号的初始值。
9. 根据权利要求1所述的半导体器件，其中所述内置自测电路包括多个命令表，用于根据所述外部存储 器的规范将预定命令集的命令转换为存储器命令集的命令，以及其中所述多路复用器可以根据从命令表输出的选择信号选择命 令表的输出。
10. 根据权利要求3所述的半导体器件，其中所述内置自测电路 包括比较确定电路，用于将从所述外部存储器读取的数据与通过所 述TAP控制器读取的预期数据进行比较，以及连续改写存储关于失 配的比较确定结果的存储器访问信息，直到比较确定结果的失配数 量达到指定数量。
11. 根据权利要求4所述的半导体器件，其中所述内置自测电路 包括比较电路，用于将从所述外部存储器读取的数据与通过所述 TAP控制器读取的预期数据进行比较；以及输入选择电路，用于允 许预期数据被选择性地输入到所述比较电路的读取数据输入端子和 预期数据输入端子二者。
12. 根据权利要求1所述的半导体器件，其中所述内置自测电路 可编程地生成和输出用于测试所述外部存储器的地址、数据和命令， 并且可以生成和输出伪随机数作为用于测试所述外部存储器的地址和数据。
13. 根据权利要求1所述的半导体器件，其中所述存储器接口可 以通过设置在所述半导体器件外部的布线连接到所述外部存储器。
14. 根据权利要求13所述的半导体器件，其中所述存储器接口可以连接到作为所述外部存储器的时钟同步类型DRAM，用于同步于 时钟信号的上升沿和下降沿来与外部执行数据输入/输出操作。
15. —种半导体器件，包括 外部存储器；以及连接到所述外部存储器的数据处理器，所述数据处理器包括存储器接口，连接到所述外部存储器；访问请求实体；存储器控制器，用于响应于来自所述访问请求实体的访问请求来 控制所述外部存储器；内置自测电路，用于测试所述外部存储器；多路复用器，用于可切换地将所述存储器控制器或所述内置自测 电路连接到所述存储器接口；以及端子，用于向所述数据处理器提供数据或信号，其中所述内置自测电路根据通过所述端子输入的指令可编程地 生成用于存储器测试的地址、数据和命令，并通过所述存储器接口 输出它们，以及其中所述多路复用器根据通过所述端子从外部输入的控制信息 来选择所述内置自测电路。
16. 根据权利要求15所述的半导体器件，其中所述内置自测电路 可以将从所述外部存储器读取的数据与预期数据进行比较。
17. 根据权利要求15所述的半导体器件，其中所述端子通过符合 IEEE1149.1的TAP控制器连接到所述多路复用器，所述TAP控制 器用于控制所述内置自测电路并参考测试结果。
18. 根据权利要求15所述的半导体器件，其中所述外部存储器和所述数据处理器在互相不同的半导体芯片中形成。
19. 根据权利要求18所述的半导体器件，其中所述外部存储器和 所述数据处理器安装在模块板上并用树脂密封，所述数据处理器的 外部接口端子露出。
20. —种半导体器件，其整个用树脂密封，所述半导体器件包括: 存储器接口 ，存储器可以从外部连接到所述存储器接口 ； 逻辑电路，其可以是访问请求实体；存储器控制器，用于响应于来自所述逻辑电路的访问请求来控制 所述存储器；内置自测电路，用于测试所述存储器；符合IEEE1149.1的TAP控制器，用于控制所述内置自测电路并 参考测试结果；以及多路复用器，用于可切换地将所述存储器控制器或所述内置自测 电路连接到所述存储器接口 ；其中所述内置自测电路根据通过所述TAP控制器输入的指令可 编程地生成和输出用于存储器测试的地址、数据和命令，并可以将 从所述存储器读取的数据与预期数据进行比较，以及其中所述多路复用器根据通过所述TAP控制器从外部输入的控 制信息来选择所述内置自测电路。
全文摘要
降低了能够访问外部存储器的电路的测试设计成本。包括内置自测电路，用于响应于对能够连接到存储器接口的外部存储器的访问请求，独立于用于执行存储器控制的存储器控制器，测试外部存储器，以及TAP控制器用于控制内置自测电路并参考测试结果。采用多路复用器来根据通过TAP控制器从外部输入的控制信息可切换地选择存储器控制器或内置自测电路作为用于连接到存储器接口的电路。内置自测电路根据通过TAP控制器输入的指令可编程地生成和输出用于存储器测试的图案，并将从外部存储器读取的数据与预期值进行比较。
文档编号G11C29/18GK101290805SQ20081009107
公开日2008年10月22日 申请日期2008年4月16日 优先权日2007年4月17日
发明者堀江启一, 备后武士, 山崎枢, 斋藤达也, 铃木岩 申请人:株式会社瑞萨科技