存储器阵列的电源线解码方法

专利名称：存储器阵列的电源线解码方法
技术领域：
本发明涉及一种存储器装置及其提供电压供给的方法
背景技术：
集成电路即"IC"已从制造在硅单芯片上的少数互连器件发展到数百万的器件。现
有的IC提供了远远超过最初想像的性能和复杂度。为了实现复杂度和电路密度(即，能封
装到给定芯片面积上的器件数目)的提高，也称作器件"几何形状"的最小器件特征的尺寸
已随着每一代IC而变小。半导体器件现正以小于1/4微米的特征尺寸来制作。 集成电路即"IC"已从制造在硅单芯片上的少数互连器件发展到数百万的器件。现
有的IC提供了远远超过最初想像的性能和复杂度。为了实现复杂度和电路密度(即，能封
装到给定芯片面积上的器件数目)的提高，也称作器件"几何形状"的最小器件特征的尺寸
已随着每一代IC而变小。半导体器件现正以小于1/4微米的特征尺寸来制作。 增加电路密度不仅提高了 IC的复杂度和性能，还向消费者提供了更低成本的部
件。IC制造设备可能价值数亿甚至数十亿美元。每个制造设备会具有一定的晶圆产量，并
且在每个晶圆上会具有一定数目的IC。因此通过使IC的单个器件更小，可在每个晶圆上
制造更多的器件，从而增加制造设备的产量。由于在ic制造中使用的每个工艺都具有局限 性，所以使器件更小具有很大的挑战性。也就是说，给定的工艺通常仅适于确定的特征尺 寸，因此，需要改变工艺或者器件布局。所述限制的一个实例是存储器单元的待机电流已成 为总的集成电路功耗的一个主要因素。 近年来已经开发了利用芯片代工服务(foundry service)制造定制的集成电路。 无制造的(fabless)芯片公司经常设计定制的集成电路。这种定制集成电路需要制造一套 通常称为"掩模版(reticle)"的定制的光罩。名为中国上海半导体国际制造公司(SMIC) 的芯片代工制造公司是进行代工服务的芯片公司的一个例子。尽管近年来无制造的芯片公 司和代工服务已经增加，但是仍存在许多限制。例如，由于逻辑器件的按比例縮小及设计在 低电压下运行，存储器装置中的漏电流使得总的器件功耗难以降低。诸如静态随机存取存 储器(SRAM)的存储器装置在许多集成电路应用中消耗大量的功率。例如，便携式应用需求 的日益增加使得功耗成为最重要的设计参数之一。许多这些便携式应用要求SRAM的功效 高。这些及其他限制将在下文进一步讨论。
综上，需要一种设计半导体装置的改进技术。

发明内容
根据本发明，提供了用于半导体器件制造的集成电路及其工艺的技术。更为具体 地，本发明提供了一种选择性地降低SRAM存储器阵列的电源电压的方法和装置。仅通过实 例，本发明已应用于SRAM装置以提供较低的功耗同时保持高速存储器速度。但是应该认识 到，本发明具有更广的应用范围。例如，本发明可应用于其他嵌入式或独立式集成电路存储 器，比如DRAM和非挥发性存储器。
根据本发明的一个实施例，一种在集成电路存储器装置中提供电压供给的方法包括提供集成电路存储器装置，所述集成电路存储器装置包括第一多个存储器单元。所述第一多个存储器单元中的每个存储器单元包括电源端子与接地端子。所述方法包括提供第一电源电压，所述第一 电源电压与电源相关联。所述方法也提供第二电源电压，所述第二电源电压在量值上低于所述第一电源电压。所述方法包括从第一多个存储器单元中选中第二多个存储器单元。所述第一多个存储器单元包括第二多个存储器单元与第三多个存储器单元。所述第三多个存储器单元为未被选中。所述方法向第二多个存储器单元中的每个的电源端子提供第一电源电压。所述方法向第三多个存储器单元中的每个的电源端子提供第二电源电压，所述第二电源电压在量值上低于第一电源电压。然后所述方法对第二多个存储器单元中的至少一个存储器单元进行至少读操作和/或写操作。 在本发明的一个具体实施例中，所述方法包括提供第一接地电压与第二接地电压。所述第二接地电压高于所述第一接地电压。然后所述方法向每个被选中的存储器单元的接地端子提供第一接地电压，并向每个未被选中的存储器单元的接地端子提供第二接地电压。在一个实施例中，每个存储器单元为SRAM存储器单元。在一个具体实施例中，每个存储器单元包括交叉耦合的第一、第二分支。每个分支进一步包括串联连接的负载装置与驱动晶体管。在一个实施例中，每个存储器单元的电源端子电连接至所述负载装置，且接地端子电连接至驱动晶体管。在一个具体实施例中，所述负载装置为PM0S晶体管、且所述驱动晶体管为NM0S晶体管。在另一个实施例中，所述负载装置为NM0S晶体管、且所述驱动晶体管为NM0S晶体管。在又一个实施例中，所述负载装置为电阻、且所述驱动晶体管为NM0S晶体管。在一个具体实施例中，所述第一电源电压约为1.2伏。在一个实施例中，所述第二电源电压约为0.9伏。在特定实施例中，所述第一接地电压约为O伏。在一些实施例中，所述第二接地电压约为0. 3伏。在一个具体实施例中，所述提供第二电源电压进一步包括提供电平移动晶体管，并将第一电源电压降低约电平移动晶体管的阈值电压。在一些实施例中，所述提供第二接地电压进一步包括提供源跟随器电路。在一个实施例中，所述选中第二多个存储器单元进一步包括在存储器装置中提供字线，并选中与所述字线耦合的存储器单元。在一个实施例中，所述选中第二多个存储器单元进一步包括在存储器装置中提供第一多个字线，每个字线耦合至至少存储器单元，并提供字线预解码器以选中第二多个字线。然后所述方法选中与所述第二多个字线耦合的存储器单元。在一个具体实施例中，所述第二多个字线包括四个字线。 根据本发明的另一个实施例，一种在存储器装置中提供电压供给的方法包括提供集成电路存储器装置，所述集成电路存储器装置包含第一多个存储器单元，每个存储器单元包括电源端子和接地端子。所述方法提供第一接地电压与第二接地电压，所述第二接地电压在量值上高于所述第一接地电压。所述方法从第一多个存储器单元中选中第二多个存储器单元。所述第一多个存储器单元包括第二多个存储器单元和未被选中的第三多个存储器单元。所述方法提供第一接地电压至第二多个存储器单元中每个存储器单元的接地端子、并提供第二接地电压至第三多个存储器单元中每个存储器单元的接地端子，所述第二接地电压在量值上高于第一接地电压。然后所述方法对第二多个存储器单元中的至少一个存储器单元进行至少读操作和/或写操作。 在本发明的一个可替代的实施例中，提供了一种集成电路存储器装置。所述存储器装置包括第一多个存储器单元，每个存储器单元包括电源端子。所述存储器装置包括解码电路，所述解码电路用于从第一多个存储器单元至少选中第二多个存储器单元及提供输出信号。所述第一多个存储器单元包括第二多个存储器单元和第三多个存储器单元，所述第三多个存储器单元为未被解码电路所选中。所述存储器装置包括切换电路，所述切换电路用于根据解码电路的输出信号提供第一电源电压至第二多个存储器单元的每个存储器单元的电源端子、并提供第二电源电压至第三多个存储器单元的每个存储器单元的电源端子。第一电源电压由第一电源提供。第二电源电压由第二电源提供。所述第二电源电压在量值上低于第一电源电压。 在一个具体实施例中，第一多个存储器单元中每个存储器单元进一步包括接地端子，且所述存储器装置也包括第二切换电路，所述第二切换电路用于根据解码电路的输出信号提供第一接地电压至第二多个存储器单元的每个存储器单元的接地端子、提供第二接地电压至第三多个存储器单元的每个存储器单元的接地端子。所述第一接地电压由第三电源提供。所述第二接地电压由第四电源提供。所述第二接地电压在量值上高于第一接地电压。在一个实施例中，每个存储器单元为SRAM存储器单元。在一些实施例中，每个存储器
单元包括交叉耦合的第一、第二分支，每个分支进一步包括串联连接的负载装置和驱动晶体管。在特定实施例中，每个存储器单元的电源端子电连接至负载装置、且所述接地端子电
连接至所述驱动晶体管。在一个具体实施例中，所述负载装置为PMOS晶体管，所述驱动晶体管为NM0S晶体管。在另一个实施例中，所述负载装置为NM0S晶体管、且所述驱动晶体管为NM0S晶体管。在又一个实施例中，所述负载装置为电阻、且所述驱动晶体管为NM0S晶体管。在一个具体实施例中，所述第一电源电压约为1.2伏。在一个实施例中，所述第二电源电压约为0.9伏。在特定实施例中，所述第一接地电压约为O伏。在一些实施例中，所述第二接地电压约为0. 3伏。在一个具体实施例中，所述第二电源进一步包括电平移动晶体管，所述电平移动晶体管用于将第一电源电压降低约所述电平移动晶体管的阈值电压。在一些实施例中，所述第二电源进一步包括源跟随器电路。在一个具体实施例中，所述存储器装置也包括第一多个字线，每个字线耦合至至少存储器单元。所述装置包括用于接收地址信号的输入电路。所述解码电路根据地址信号从所述第一多个字线中选中第二多个字线。在一个实施例中，所述第二多个字线包括一个字线。在另一个实施例中，所述第二多个字线包括四个字线。 采用本发明的一个或多个技术特征可获得诸多优点。在一个具体实施例中，本发明可提供SRAM阵列，所述SRAM阵列通过降低非激活的存储器单元的电源电压来降低待机电流。在特定实施例中，本发明可为激活的存储器单元提供充分的电源以维持存储器阵列的运行速度。本发明的特定实施例通过采用现有的诸如用于选择电源线的解码信号达到简单设计和低成本实施。依赖于具体实施例，本发明也提供一种采用现有的电路设计方法学和工艺技术可实施的方法。依赖于实施例，可获得一个或多个这些优点。这些及其他优点将在本说明书特别在下文中详细介绍。


图1为现有SRAM阵列的示意图； 图2为根据本发明的一个实施例的SRAM阵列200的简化示意 图3为根据本发明的一个实施例的SRAM阵列300的简化示意图； 图4为根据本发明的一个实施例的SRAM阵列300的SRAM存储器单元的简化示意
电路图； 图5为根据本发明的一个实施例的SRAM阵列500简化示意图； 图6为根据本发明的一个实施例的SRAM阵列500的SRAM存储器单元的简化示意
电路图； 图7为根据本发明的又一可替代实施例的SRAM阵列700的简化示意图； 图8为根据本发明的一个可替代实施例的SRAM阵列700的SRAM存储器单元的简
化示意电路图； 图9为根据本发明的又一可替代实施例的SRAM装置的地址解码器的简化示意电路图； 图10为根据本发明的一个实施例的SRAM装置的电源线解码器的简化示意电路图；以及 图11为根据本发明的一个实施例的为集成电路存储器装置提供电压供给的方法的简化流程图。
具体实施例方式
根据本发明，提供了用于半导体装置制造的集成电路及其工艺。更为具体地，本发明提供了一种选择性地降低SRAM存储器阵列的电源电压的方法和装置。仅通过实例，本发明已应用于SRAM装置以在保持高速储存速度时提供低功耗。但是应当认识到本发明具有更广泛的应用范围。例如，本发明可应用于其他嵌入式或独立式集成电路存储器，比如DRAM和非挥发性存储器。 图1为现有的SRAM阵列100的示意图。如图所示，SRAM存储器阵列100包括存储器单元，例如101， 102， . . . ， 111， 112.等。在典型的现有SRAM阵列中，例如SRAM阵列IOO，所有的存储器单元提供以相同的电源电压VDD。阵列中的电源网格包括水平与垂直的VDD导线。根据本发明的一个实施例，存储器单元的待机电流可能是总的装置功耗的一个主要部分。 一种降低存储器装置功耗的方法是通过降低存储器阵列中的电源电压(VDD)降低存储器单元的待机电流。然而，较低的电源电压可能降低存储器装置的运行速度。因此在存储器装置设计中需要一种改进的技术。 依赖于实施例，本发明包括种种可能采用的特征。这些特征包括如下
1.通过降低非激活存储器单元的电源电压来降低SRAM阵列的待机电流；
2.为激活的存储器单元提供充分的电源以维持存储器阵列的运行速度；以及
3.通过采用现有的诸如用于选择电源线的地址解码信号达到简单设计和低成本实施。 如图所示，上述特征可体现在如下的一个或多个实施例中。这些特征仅作为实例，不应不适当地限制权利要求的范围。本技术领域内的普通技术人员可以认识到其它变更、修改和替换。例如，如下讨论的特定实施例涉及SRAM存储器阵列。然而，本领域内的普通技术人员将认识到本发明可应用于其它集成电路存储器装置，例如DRAM、非挥发性存储器装置，及只读存储器装置(ROM)等。
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图2为根据本发明的一个实施例的SRAM存储器装置200的简化示意图。该图仅为实例，不应不恰当地限制权利要求的范围。本技术领域内的普通技术人员可以认识到其它变更、修改和替换。如图所示，存储器装置200包括以行和列排列的存储器单元，例如101，102，. . . ，201,202...等。在一个具体实施例中，每两行存储器单元耦合至VDD电源线。例如，在图2中，在一个特别实施例中，存储器装置200可包括1024行存储器单元，第O及第1行中的存储器单元电连接至VDD电源线，标以R0W0-1VDD。类似地，第2及第3行中的存储器单元电连接至VDD电源线，标以R0W2-3VDD。如图2，第1022及第1023行中的存储器单元电连接至VDD电源线，并标以R0W1022-1023VDD。在一个实施例中，对于每个存储器操作，例如读或写，选中两行。例如，图2中被选中的行耦合至电源线"ROWselectedVDD"，在一个优选实施例中，所述被选中的行通过电源线"ROWselectedVDD"提供以1. 2伏的电源，而未被选中的行则提供以降低的电源电压。例如，所述降低的电源电压可以为0.9伏。根据本发明的实施例，降低未被选中的行的电源电压可显著地降低存储器单元的待机电流。该优势及其它优势将进一步在下文中讨论。 在一个具体实施例中，具有4MB的阵列尺寸的SRAM装置采用0. 13 y m工艺设计。仅作为实例，SRAM装置配置为8个存储器阵列(bank)，每个存储器阵列具有512KB。在一个特别实施例中，存储器阵列内部以1024行与512列排列。在一个实施例中，当存储器单元的VDD电压为1. 2伏时，单单一个存储器单元具有10pA的待机电流。包含4M单元的整个阵列可能消耗约40mA的总的待机电流。若所述VDD降至0. 9伏，单单一个存储器单元的单元待机电流可降低至约0.01pA。整个阵列的待机电流可降低至约40yA。在这个特别的实例中，采用较低的电源电压功耗可降低至较高电压供给时的功耗的约O. 1%。然而，根据一个实施例，若降低整个SRAM存储器阵列的电源电压，存储器装置的速度可能下降。根据本发明的一个实施例，提供了选择性地降低非激活的存储器单元的电源电压的技术以降低功耗，而在被选中的存储器单元中继续提供以充分的电源电压以保持存储器速度性能。当然，本技术领域内的普通技术人员可以认识到其它变更、修改和替换。 在一个具体实施例中，存储器装置的电源电压设计为1. 2伏。所述存储器装置可包括晶体管，其阈值电压例如为0. 3伏。在一个实施例中，O. 9伏的较低的电源电压例如可通过采用电平转换电路获得，所述电平转换电路由1. 2伏的输入电压产生0. 9伏的输出电压。在一个具体实施例中，电平转换电路可以为源跟随器电路，所述源跟随器电路包括阈值电压为0. 3伏的NMOS晶体管。NMOS晶体管的栅极接1. 2伏、源极约0. 9伏，近似为栅压降低了一个阈值电压Vt。在一个可替代的实施例中，可采用其他电平转换电路以由较高的输入电压产生更低的输出电压。当然，本技术领域内的普通技术人员可以认识到其它变更、修改和替换。 图3为根据本发明的一个实施例的SRAM阵列装置300的简化示意图。该图仅为实例，不应不恰当地限制权利要求的范围。本技术领域内的普通技术人员可以认识到其它变更、修改和替换。如图所示，存储器装置300包括以1024行与512列排列的存储器单元。在一个具体实施例中，每4行存储器单元共用电源电压源。例如，第0-3行通过连接至VDD1的两条电源线从电源VDD获得电源。类似地，第1020-1023行通过连接至VDD255两条电源线从电源VDD获得电源。在一个实施例中，一次诸如读或写的存储器操作选中4行。对于这些被选中的行，电源电压升至较高的电 ，例如为1.2伏；而对于未被选中的行，电源电压可维持在较低电压，例如为0.9伏。因此，通过本发明上述实施例可降低存储器单元的待机电流。当然，可具有其它变更、修改和替换。 图4为根据本发明的一个实施例的SRAM存储器单元400的电路简化示意图。该图仅为实例，不应不恰当地限制权利要求的范围。本技术领域内的普通技术人员可以认识到其它变更、修改和替换。如图所示，SRAM存储器单元400包括6个晶体管。左分支包括PMOS晶体管P1及与P1串联连接NMOS晶体管N1，P1为负载装置、N1为驱动装置；类似地，右分支包括PMOS晶体管P2及与P2串联连接的NMOS晶体管N2，P2为负载装置、N2为驱动装置。左分支与右分支交叉耦合，即左分支的输入端(Pl与N1的栅极)连接至右分支的输出端(P2与N2的漏极)；类似地，右分支的输入端(P2与N2的栅极)连接至左分支的输出端(P1与N1的漏极)。NM0S晶体管N3与N4为选择晶体管，其根据字线WL上的信号，将存储器单元的输出连接至位线BL及BLX。存储器单元400还包括电源电压VDD、VDD1、及接地电压VSS。在一个特别实施例中，存储器单元400的接地端子403、404即Nl、 N2的源极分别连接至接地电压VSS。当存储器单元400未被选中时，等于VDD-Vt的电源电压VDD1应用于存储器单元的电源端子401、402，所述电源端子401、402即Pl、 P2的源极。在较低的电源电压VDD1的条件下，存储器单元400的待机电流降低。当存储器单元400被选中时，存储器单元400的电源端子将应用电源电压VDD。当然，可具有其它变更、修改和替换。
在一个具体实施例中，SRAM单元400为CMOS SRAM单元，包括PMOS负载装置401、402及NMOS驱动装置403、404。在一些实施例中，所述负载装置可为NMOS晶体管。在其他实施例中，所述负载装置可为电阻。在可替代的实施例中，所述驱动装置402、404可为PMOS晶体管。依赖于所述实施例，存储器单元400可为DRAM单元、非挥发性存储器、或只读存储器(ROM)单元。存储器单元400可为独立式集成电路存储器或嵌入式存储器。当然，可具有其它变更、修改和替换。 图5为根据本发明的另一个实施例的SRAM阵列500简化示意图。该图仅为实例，不应不恰当地限制权利要求的范围。本技术领域内的普通技术人员可以认识到其它变更、修改和替换。如图所示，存储器单元500包括以1024行与512列排列的存储器单元。在一个具体实施例中，每4行存储器单元共用接地电压源。例如，第0-3行通过由VSS1分岔的两条接地电压线从接地电压源VSS获得接地电压。类似地，第1020-1023行通过由VSS255分岔的两条接地电压线从接地电压源VSS获得接地电压。在一个实施例中，一次诸如读或写的存储器操作选中4行。对于这些被选中的行，接地电压保持低电压，例如为0伏；对于未被选中的行，接地电压维持在较高电压，例如为O. 3伏。通过本发明实施例可降低存储器单元的待机电流。当然，可具有其它变更、修改和替换。 图6为根据本发明的另一个实施例的SRAM存储器单元600的简化示意电路图。该图仅为实例，不应不恰当地限制权利要求的范围。本技术领域内的普通技术人员可以认识到其它变更、修改和替换。如图所示，与图4中的存储器单元400类似，SRAM存储器单元600包括6个晶体管，与图4中的存储器单元400类似。存储器单元600也包括电源电压VDD、接地电压VSS、 VSS1。在一个特别实施例中，当存储器单元600未被选中时，存储器单元600的接地端子603、604连接至接地电压VSS1 = VSS+Vt ;当存储器单元600被选中时，接地电压VSS应用于接地端子603、604。存储器单元600的待机电流得以降低。当然，可具有其它变更、修改和替换。
图7为根据本发明的一个可替代的实施例的SRAM阵列的简化示意电路图。该图仅为实例，不应不恰当地限制权利要求的范围。本技术领域内的普通技术人员可以认识到其它变更、修改和替换。如图所示，存储器装置700包括以1024行与512列排列的存储器单元。在一个具体实施例中，每4行存储器单元共用电源电压。例如，第0-3行通过VDDl分岔的两条电源线从电源电压源VDD获得接地电压。类似地，第1020-1023行通过VDD255分岔的两条电源线从接地电压源VSS获得电源电压。在一个具体实施例中，每4行存储器单元共用接地电压源。例如，第0-3行通过VSSl分岔的两条接地电压线从接地电压VSS获得接地电压。类似地，第1020-1023行通过VSS255分岔的两条接地电压线从接地电压VSS获得接地电压。在一个实施例中，一次诸如读或写的存储器操作选中4行。未被选中的行获得较低的电源电压与较高的接地电压，具体将在下文讨论。通过本发明所述实施例可降低存储器单元的待机电流。当然，可具有其它变更、修改和替换。 图8为根据本发明的一个可替代的实施例的SRAM存储器单元的简化示意电路图。该图仅为实例，不应不恰当地限制权利要求的范围。本技术领域内的普通技术人员可以认识到其它变更、修改和替换。如图所示，与图4中的存储器单元400类似，SRAM存储器单元800包括6个晶体管。存储器单元800也包括电源电压VDD、 VDD1、及接地电压VSS、VSS1。在一个特别实施例中，当存储器单元800未被选中时，存储器单元800的接地端子803、804连接至接地电压VSS1 = VSS+Vt。当存储器单元800被选中时，接地电压VSS应用于接地端子803、804。如图所示，当存储器单元800未被选中时，存储器单元800的电源端子801、802连接至电源电压VDD1 = VDD-Vt。当存储器单元800被选中时，电源电压VDD应用于电源端子801、802。存储器单元800的待机电流可得到到降低。在本实施例中，当存储器单元800未被选中时，存储器单元800的电源端子与接地端子之间的电压差为A V =(VDD-Vt)-(VSS+Vt) = VDD-VSS-2Vt ;当存储单元800被选中时，存储器单元800的电源端子与接地端子之间的电压差为AV = VDD-VSS。因此，相对被选中的存储单元，未被选中的存储单元可在较低的电源电压与较高的接地电压保持待机状态，存储器单元800的待机电流下降的程度更高，这样降低功耗的效果就愈加明显。当然，可具有其它变更、修改和替换。
图9为根据本发明的一个实施例的SRAM装置的地址解码器电路900 (addressdecoder circuit)的简化示意电路图。该图仅为实例，它们不应不恰当地限制权利要求的范围。本技术领域内的普通技术人员可以认识到其它变更、修改和替换。如图所示，解码器电路900包括四个输入信号，即为F、PXA、PXB及PXC。在一个具体实施例中，SRAM存储器电路包括1024行存储器单元。X-解码器采用IO位的地址来选中1024行中的其中之一。在一个实施例中，X地址(AO A9位)分为四组:F(AO Al) 、PXA(A2 A4) 、PXB (A5 A7)、及PXC(A8 A9)。例如，第一预解码器采用X地址位的AO与Al来选中四个F信号中的其中之一。类似地，第二预解码器采用X地址位的A2至A4来选中八个PXA信号中的其中之一、第三预解码器采用X地址位的A5至A7来选中八个PXB信号中的其中之一、以及第四预解码器采用X地址位的A8与A9来选中四个PXC信号中的其中之一。在一个实施例中，每个预解码器在NAND(与非)逻辑中实施。在另一个实施例中，预解码器可采用NAND(与非)和NOR(或非)逻辑设计。依赖于实施例，预解码器可采用其他现有解码器技术来实现。本技术领域内的普通技术人员可以认识到其它变更、修改和替换。 在一个具体实施例中，解码器电路900结合预解码器信号F、 PXA、 PXB及PXC来选中一个字线WL，所述字线WL与1024行中的其中之一相关联。如图9所示，解码器电路900包括NMOS晶体管NO和Nl ;PMOS晶体管P0、P1及P2 ;以及反相器12、 13。输入信号PXC电连接至PMOS晶体管P2。输入信号PXA电连接至NMOS晶体管Nl。输入信号PXB电连接至NO和P0。源于PXC的输入信号PXCX电连接至NMOS晶体管NO。 NMOS晶体管NO的漏极和PMOS晶体管PO的漏极电连接至NMOS晶体管Nl的源极。NMOS晶体管Nl的漏极和PMOS晶体管P2的漏极电连接至PMOS晶体管P1的漏极与反相器12。反相器12的输出反馈至PMOS晶体管P1的栅极。反相器I2的输出还反馈至反相器I3。 PREWL信号910提供至反相器I3的输出端。虽然上述已揭示采用选中的组件作为解码器电路，可有许多替换、修改和变更。例如某些组件可被扩展和/或结合。其他组件可被加入上述已提及的器件中。依赖于实施例，组件的排列可以与其他的替代相互换。这些组件的更多细节将在本说明书特别在下文中详细介绍。 参考图9，根据一个具体实施例，惟有当PXA、PXB、PXC及PXCX分别为高电平、高电平、高电平、及低电平时，相应的PREWL信号将为高电平。在一个实施例中，每个PREWL信号选中4个字线。那么F预解码器选中4个字线中的其中之一，所述F预解码器包括X地址位的AO与Al 。例如，在解码(器)电路900中，信号F、FX (F的反相)及PREWL信号910用于选中字线WL。在本发明的一个具体实施例中，如上所述，PREWL信号用于为电源电压配置选中四行存储器阵列，以降低存储器单元漏电流与存储器阵列待机电流。在一些实施例中，PREWL信号可用于接地电压的选中，或用于电源电压与接地电压的选中。因此，根据本发明的实施例，电源电压与接地电压的选择性应用可采用现有的解码器电路来实现，而对SRAM电路修改最小。当然，本技术领域内的普通技术人员可以认识到其它变更、修改和替换。
图10为根据本发明的一个实施例的SRAM的电源线解码器电路1000的简化示意电路图。该图仅为实例，它们不应不恰当地限制权利要求的范围。本技术领域内的普通技术人员可以认识到其它变更、修改和替换。在本发明的一个具体实施例中，在存储器阵列周围采用二个VDD电源环(power ring)。第一电源环提供1. 2伏至激活的行，另一电源环提供0. 9伏至非激活的行。如图10所示，输入信号PREWL 910电连接至PMOS晶体管P0的栅极，所述PMOS晶体管PO位于输入电压源Vdd-Vt与电源电压线cell-Vdd之间。如图10还示出，输入信号PREWL 910首先被反相器I0反相，再电连接至PM0S晶体管P1的栅极，所述PMOS晶体管Pl位于输入电压源Vdd及电源电压线单元-Vdd之间。在一个具体实施例中，当PREWL为高电平时，电源电压Vdd应用于cell-Vdd。当PREWL为低电平时，电源电压Vdd-Vt应用于cell-Vdd。如上所述，在一个具体实施例中，信号PREWL选中4个字线。因此，4个字线将接收充分的电源电压Vdd。未被信号PREWL 910选中的字线将接收降低的电源电压Vdd-Vt。然而电路1000仅为实例，虽然上述已揭示采用选中的组件作为解码器电路1000，可有许多变更、修改和替换。例如，某些组件可被扩展和/或结合。其他组件可以被加入上述已提及的器件中。依赖于实施例，组件的排列可以与其他的替代相互换。这些组件的更多细节将在本说明书特别在下文中详细介绍。 图11为根据本发明的一个实施例的在集成电路存储器装置中提供电压源的方法的简化流程图1100。该图仅为实例，它们不应不恰当地限制权利要求的范围。本技术领域内的普通技术人员可以认识到其它变更、修改和替换。根据一个具体实施例，所述方法可大致概述如下
1.(步骤1110)提供集成电路存储器装置。所述集成电路存储器装置包括第一多 个存储器单元。优选地，第一多个存储器单元中的每个存储器单元包括电源端子和接地端 子。 2.(步骤1120)提供第一电源电压。所述第一电源电压与电源相关联； 3.(步骤1130)提供第二电源电压，所述第二电源电压低于所述第一电源电压。 4.(步骤1140)应用第二电源电压于存储器阵列； 5.(步骤1150)从第一多个存储器单元中选中第二多个存储器单元。优选地，所述 第二多个存储器单元的存储器单元数量小于所述第一多个存储器单元；
6.(步骤1160)应用第一电源电压至每个所选中的存储器单元的电源端子，以保 持所选中的存储器单元的运行速度； 7.(步骤1170)对所选中的存储器单元进行存储器操作；以及 8.(步骤1180)应用第二电源电压于每个未被选中的存储器单元的电源端子，借
此，未被选中的存储器单元的功耗得以降低。 根据本发明的一个实施例，上述步骤提供了一种为集成电路存储器装置提供电源 电压的方法。如图所示，所述方法采用了将选择性地降低存储器阵列中未被选中的单元的 电源电压与对被选中的存储器单元维持充分电源结合的步骤。仅通过实例，本发明已应用 于SRAM装置中，用于在保持高存储器速度的同时提供低功率损耗。在权利要求的范围内， 增加几个步骤、减少一个步骤或多个步骤，或者以不同的顺序来安排一个步骤或多个步骤 都是可选的方法。 还应该明白，在此描述的例子和实施例仅用于说明，因此，各种显而易见的修改或 变化将给予本技术领域内技术人员技术，且这些修改或变化应包括在本申请的精神和范围 内并包括在所附权利要求的范围内。
权利要求
一种在集成电路存储器装置中提供电压供给的方法，包括提供集成电路存储器装置，所述集成电路存储器装置包括第一多个存储器单元，所述第一多个存储器单元中的每个存储器单元包括电源端子和接地端子；提供第一电源电压，所述第一电源电压与电源相关联；提供第二电源电压，所述第二电源电压在量值上低于第一电源电压；从第一多个存储器单元中选中第二多个存储器单元，所述第一多个存储器单元包括第二多个存储器单元和第三多个存储器单元，所述第三多个存储器单元为未被选中；向第二多个存储器单元中的每个的电源端子提供第一电源电压；向第三多个存储器单元中的每个的电源端子提供第二电源电压，所述第二电源电压在量值上低于第一电源电压；以及对第二多个存储器单元中的至少一个存储器单元进行至少读操作和/或写操作。
2. 根据权利要求1所述的在集成电路存储器装置中提供电压供给的方法，进一步包括提供第一接地电压；提供第二接地电压，所述第二接地电压高于所述第一接地电压；向每个被选中的存储器单元的接地端子提供第一接地电压；向每个未被选中的存储器单元的接地端子提供第二接地电压。
3. 根据权利要求1所述的在集成电路存储器装置中提供电压供给的方法，其中每个存储器单元为SRAM存储器单元。
4. 根据权利要求1所述的在集成电路存储器装置中提供电压供给的方法，其中每个存储器单元包括交叉耦合的第一、第二分支，每个分支进一步包括串联连接的负载装置和驱动晶体管。
5. 根据权利要求4所述的在集成电路存储器装置中提供电压供给的方法，其中每个存储器单元的电源端子电连接至所述负载装置且接地端子电连接至所述驱动晶体管。
6. 根据权利要求4所述的在集成电路存储器装置中提供电压供给的方法，其中所述负载装置为PMOS晶体管、所述驱动晶体管为NMOS晶体管。
7. 根据权利要求4所述的在集成电路存储器装置中提供电压供给的方法，其中所述负载装置为NMOS晶体管、所述驱动晶体管为NMOS晶体管。
8. 根据权利要求4所述的在集成电路存储器装置中提供电压供给的方法，其中所述负载装置为电阻、所述驱动晶体管为NMOS晶体管。
9. 根据权利要求1所述的在集成电路存储器装置中提供电压供给的方法，其中所述第一电源电压约为1.2伏。
10. 根据权利要求1所述的在集成电路存储器装置中提供电压供给的方法，其中所述第二电源电压约为0.9伏。
11. 根据权利要求2所述的在集成电路存储器装置中提供电压供给的方法，其中所述第一接地电压约为0伏。
12. 根据权利要求2所述的在集成电路存储器装置中提供电压供给的方法，其中所述第二接地电压约为0.3伏。
13. 根据权利要求1所述的在集成电路存储器装置中提供电压供给的方法，其中所述提供第二电源电压进一步包括提供电平移动晶体管以及将第一电源电压降低约所述电平移动晶体管的阈值电压。
14. 根据权利要求1所述的在集成电路存储器装置中提供电压供给的方法，其中所述提供第二电源电压进一步包括提供源跟随器电路。
15. 根据权利要求1所述的在集成电路存储器装置中提供电压供给的方法，其中所述选中第二多个存储器单元进一步包括在存储器状装置中提供字线，所述字线耦合至至少存储器单元；以及选中与所述字线耦合的存储器单元。
16. 根据权利要求1所述的在集成电路存储器装置中提供电压供给的方法，其中所述选中第二多个存储器单元进一步包括在存储器装置中提供第一多个字线，每个字线耦合至至少存储器单元；提供字线预解码器以选中第二多个字线；以及选中与所述第二多个字线耦合的存储器单元。
17. 根据权利要求16所述的在集成电路存储器装置中提供电压供给的方法，其中所述第二多个字线包括四个字线。
18. —种在存储器装置中提供电压供给的方法，包括提供集成电路存储器装置，所述集成电路存储器装置包括第一多个存储器单元，每个存储器单元包括电源端子和接地端子；提供第一接地电压；提供第二接地电压，所述第二接地电压在量值上高于第一接地电压；从第一多个存储器单元中选中第二多个存储器单元，所述第一多个存储器单元包括第二多个存储器单元和第三多个存储器单元，所述第三多个存储器单元为未被选中；向第二多个存储器单元中的每个的接地端子提供第一接地电压；向第三多个存储器单元中的每个的接地端子提供第二接地电压，所述第二接地电压在量值上高于第一接地电压；以及对第二多个存储器单元中的至少一个存储器单元进行至少读操作和/或写操作。
19. 一种集成电路存储器装置，包括第一多个存储器单元，每个存储器单元包括电源端子；解码电路，用于从第一多个存储器单元中至少选中第二多个存储器单元并提供输出信号，所述第一多个存储器单元包括第二多个存储器单元和第三多个存储器单元，所述第三多个存储器单元为未被解码电路所选中；切换电路，用于根据解码电路的输出信号向第二多个存储器单元中的每个的电源端子提供第一电源电压、向第三多个存储器单元中的每个的电源端子提供第二电源电压；其中所述第一电源电压由第一电源提供；所述第二电源电压由第二电源提供；所述第二电源电压在量值上低于第一 电源电压。
20. 根据权利要求19所述的集成电路存储器装置，其中所述第一多个存储器单元中的每个存储器单元进一步包括接地端子，所述存储器装置进一步包括第二切换电路，用于根据解码电路的输出信号向第二多个存储器单元中的每个的接地端子提供第一接地电压、向第三多个存储器单元中的每个的接地端子提供第二接地电压；其中所述第一接地电压由第三电源提供；所述第二接地电压由第四电源提供；所述第二电源电压在量值上高于第一 电源电压。
21. 根据权利要求20所述的集成电路存储器装置，其中所述第一接地电压约为0伏。
22. 根据权利要求20所述的集成电路存储器装置，其中所述第二接地电压约为0. 3伏。
23. 根据权利要求19所述的集成电路存储器装置，其中每个存储器单元为SRAM存储器单元。
24. 根据权利要求19所述的集成电路存储器装置，其中每个存储器单元包括交叉耦合的第一、第二分支，每个分支进一步包括串联连接的负载装置和驱动晶体管。
25. 根据权利要求24所述的集成电路存储器装置，其中每个存储器单元的电源端子电连接至所述负载装置，所述接地端子电连接至所述驱动晶体管。
26. 根据权利要求24所述的集成电路存储器装置，其中所述负载装置为PMOS晶体管、所述驱动晶体管为NMOS晶体管。
27. 根据权利要求24所述的集成电路存储器装置，其中所述负载装置为NMOS晶体管、所述驱动晶体管为NMOS晶体管。
28. 根据权利要求24所述的集成电路存储器装置，其中所述负载装置为电阻、所述驱动晶体管为NMOS晶体管。
29. 根据权利要求19所述的集成电路存储器装置，其中所述第一电源电压约为1.2伏。
30. 根据权利要求19所述的集成电路存储器装置，其中所述第二电源电压约为0.9伏。
31. 根据权利要求19所述的集成电路存储器装置，其中所述第二电源进一步包括电平移动晶体管，用于将所述第一电源电压降低约所述电平移动晶体管的阈值电压。
32. 根据权利要求19所述的集成电路存储器装置，其中所述第二电源进一步包括源跟随器电路。
33. 根据权利要求19所述的集成电路存储器装置，其中进一步包括第一多个字线，每个字线耦合至至少存储器单元；输入电路，用于接收地址信号；其中所述解码电路根据地址信号从与所述第一多个字线中选中第二多个字线。
34. 根据权利要求33所述的集成电路存储器装置，其中所述第二多个字线包括一个字线。
35. 根据权利要求33所述的集成电路存储器装置，其中所述第二多个字线包括四个字线。
全文摘要
本发明提供一种存储器阵列的电源线解码方法，即一种在集成电路存储器装置中选择性地提供电压供给的方法。所述方法提供集成电路装置，所述集成电路装置包括第一多个存储器单元。每个存储器单元包括电源端子和接地端子。所述方法包括从所述第一多个存储器单元中选中第二多个存储器单元。所述方法向每个被选中的存储器单元的电源端子提供第一电源电压、并向每个未被选中的存储器单元的电源端子提供第二电源电压至。所述第二电源电压低于所述第一电源电压。在一个实施例中，所述方法向每个被选中的存储器单元的接地端子应用第一接地电压、向每个未被选中的存储器单元的接地端子应用第二接地电压。所述第二接地电压高于所述第一接地电压。
文档编号G11C5/14GK101727954SQ20081020178
公开日2010年6月9日 申请日期2008年10月24日 优先权日2008年10月24日
发明者李智, 欧阳雄, 黄强 申请人:中芯国际集成电路制造(上海)有限公司