反及闸记忆体阵列格、反及闸快闪记忆体及其资料处理方法

专利名称：反及闸记忆体阵列格、反及闸快闪记忆体及其资料处理方法
技术领域：
本发明涉及一种快闪记忆体，更具体而言，涉及一种能够在低电流、低电压、和低 功耗中编程的反及闸记忆体阵列格，具有反及闸记忆体阵列格的反及闸快闪记忆体以及用 于反及闸快闪记忆体的资料处理方法。
背景技术：
依据配置于位元线和接地线之间的记忆体格的阵列方案，快闪记忆体结构主要可 分为一种反或闸快闪记忆体结构和一种反及闸快闪记忆体结构。在反或闸快闪记忆体中， 记忆体格并联配置于位元线和接地线之间。在反及闸快闪记忆体中，记忆体格串联配置于 位元线和接地线之间。在反或闸快闪记忆体中，使用一热载子注入方案用于编程记忆体格，即是，在记忆 体格中储存资料，以及使用一 Fowler-Nordhein^FN)穿隧方案来擦除在记忆体格中所编程 的资料。用于在反或闸记忆体格中储存资料的一 N型储存晶体管包括五个终端漏极端， 源极端，浮动间极端，控制间极端和体端。当由N型储存晶体管所组成的所述反或间记忆体 格在热载子注入方案中编程时，范围在4V到5V的电压加入于N型储存晶体管的漏极端，大 约9V的高电压加入于控制闸极端，幷且一接地电压加入于源极端。在这个情况下，源极端和漏极端之间产生沿一通道移动的电子。在这个通道中，由 于在通道的饱和区中的强电场，所以电子获得高动能。一些热电子，即是，具有高动能的电 子，由于强电场穿过在浮动闸极端和通道区域之间的一浮动闸极电介质的势垒，从而注入 到浮动间极端。注入到浮动间极端的电子在没有外部改变的情况下在势垒之内隔离。从配 置在浮动闸极端上的控制闸极端来看，在浮动闸极端之内隔离的电子导致N型储存晶体管 的阈值电压的增加。结果，N型储存晶体管处于编程的状态。经Fowler和Nordheim所观察到的FN穿隧现象是一种物理现象，其中穿过一电介 质材料的穿隧电流在一强电场之下呈指数地增大，该强电场透过将一高电压加入配置于两 个电极之间的电介质材料上而在电介质材料中产生。对于利用FN穿隧现象来擦除在浮动闸极之内所隔离的电子的方法，有一方法是 在一控制闸极端和一体端之间加入高电压，而一种方法是在控制闸极端和源极端或在控制 闸极端和漏极端之间加入高电压。在控制闸极端和体端之间加入高电压的方法中，将大约-9V的电压加入于控制闸 极端，而大约+8V的电压加入于体端。由于所加入的电压，配置在浮动间极端和体端之间的 电介质材料中即产生了一强电场。由于所加入的电压，浮动闸极端之内所隔离的电子向接 触浮动闸极端的电介质材料移动，幷由于电介质材料中所产生的强电场，移动中的电子穿 隧进入体区域。当浮动闸极端之内所隔离的电子从浮动闸极端擦除时，从控制闸极端来看， N型储存晶体管的阈值电压降低。从浮动闸极端擦除隔离的电子表示编程操作的反操作。
透过在控制闸极端和体端之间加入高电压以擦除电子的操作中，不在N型格M0S 晶体管的源极端或漏极扩散区域上加入偏压。因此，虽然加入高电压以至于从浮动间极端 擦除隔离的电子，N型储存晶体管的扩散区域的面积或其闸极端的长度无需受到太多的影 响。对于透过在控制间极端和源极端之间或控制间极端和漏极端之间加入高偏压而 从浮动闸极端擦除隔离电子的FN穿隧方法，由于在源极端或漏极端扩散区域上加入高电 压，扩散区域需要大面积。因此，在增大记忆体格的尺寸方面有问题。具有选择晶体管的传统格主要分为以下几种1. 一种具有一个选择晶体管和一个储存晶体管的2-晶体管格；2. 一种具有一个储存晶体管和插入储存晶体管的两个选择晶体管之3-晶体管 格；3. 一种具有多个串联的储存晶体管和插入储存晶体管的两个选择晶体管的反及 闸格。在具有选择晶体管的前述格的阵列格中，为了编程或读取一所选择的格，用于编 程或读取的电流需要穿过选择晶体管或穿过选择晶体管以及至少一个格，从而存取对应的 格。在这种结构中，很难利用传统的热载子注入方案来应用编程方法，其中由于即将穿过装 置的串联电阻，高位阶电流导致即将穿过装置中的高电压下降，所以需要流过100 i! A或以 上的高电流。由于这个原因，在FN穿隧编程方法中，控制闸极端和源极端之间或控制闸极 端和漏极端之间所加入的一高电压用于编程具有选择晶体管的格。在FN穿隧编程方法中， 大致上没有电流消耗。然而，如以上所述，由于位元线电压(Bit line V)或以上的高电压 需要加入于源极端或漏极扩散区域，FN穿隧编程方法具有格尺寸增大的问题。相反的，使 用热载子注入方案的编程方法中，5V或以下的相对低的电压加入于漏极端。通常，一反及闸快闪记忆体包括至少32个串联的储存晶体管。为了在串联的储存 晶体管中存取位于的一中间位置处的一储存晶体管，需要通过邻近即将存取的储存晶体管 的其他储存晶体管。所述邻近即将存取的晶体管的储存晶体管称为传输型晶体管。为了使 用热载子注入方案编程位元线和接地线之间包括有串联的储存晶体管的反及间格，透过位 元线与100 i! A或以上的高电流一起加入的大约5V或以上的漏极电压必须传送到即将编程 的格。在此时，由于开启的串联的储存晶体管的电阻导致电压下降发生，为了防止电压下降 的发生，在传输型晶体管的闸极端需要加入非常高的电压。然而，由于传输型晶体管的电荷 储存状态中的改变导致干扰现象，所以闸极电压的增大有限制。由于这个原因，需要在多个 串联的储存晶体管中穿过高电流和高电压的热载子注入方案很难用于对传统反及闸格结 构的编程方法。因此，用于反及闸快闪记忆体的编程和擦除操作已仅使用FN穿隧方案来执 行。

发明内容
(所欲解决之技术问题)本发明提供了一种反及闸记忆体阵列格，能够在热载子注入方案中来编程。(解决问题之技术手段)依据本发明的一个方面，提供有一种反及闸记忆体阵列格，其包括一选择晶体管，具有一个终端连接至位元线以及一间极端加入一选择信号；以及一储存装置，回应一字 线而操作，该储存装置具有一个终端连接到选择晶体管的另一个终端，另一个终端连接到 一源极线，其中所述储存装置包括在选择晶体管的另一 个终端和源极线之间至少两个串联 的储存晶体管，以及其中每个储存晶体管的闸极端分别连接到多条字线的每一条，其中的 体区域在写入(编程)资料的时候加入体偏压，然后浮动间极端或单一或多个电荷储存层 配置在间极端和体端之间。依据本发明的另一个方面，提供有一种反及闸记忆体阵列格，其包括一储存装 置，包括在位元线和源极线之间串联的至少两个储存晶体管，其中，在储存装置包括两个储 存晶体管的情况下，所述储存装置包括一第一储存晶体管，具有一个终端连接到位元线和 一闸极端加入一第一字信号；以及一第二储存晶体管，具有一个终端连接到第一储存晶体 管的另一个终端，其另一个终端连接到源极线，而且间极端连接到第二字线，其中，在储存 装置包括N个储存晶体管(N为3或以上的整数)的情况下，所述储存装置包括一第一储 存晶体管，其具有一个终端连接到位元线和一闸极端连接到第一字线；一第(N-1)储存晶 体管，具有一个终端连接到第(N-2)储存晶体管的另一个终端和一闸极端加入第(N-1)个 字信号；以及一第N储存晶体管，其具有一个终端连接到第(N-1)储存晶体管的另一个终 端，幷且另一个终端连接到源极线，以及一闸极端加入第N个字信号，以及其中，当写入(编 程)资料时，所有储存晶体管的体区域都在编程资料时加入体偏压，幷且在间极端和体端 之间提供一浮动间极端或一单一或多电荷储存电介质层。依据本发明的另一个方面，提供有一种具有多个记忆体阵列格的反及闸快闪记忆 体的资料处理方法，每个记忆体阵列格包括一选择晶体管，其具有一个终端连接到位元线 和一间极端加入选择信号，以及在选择晶体管的另一个终端和源极线之间串联的至少两个 储存晶体管，幷且回应两个字线信号和加入于体区域的体偏压而操作，其中，透过使用体区 域或至少两个储存晶体管的通道区域中所产生的热载子而在反及间快闪记忆体中编程资 料，所述热载子藉由位元线加入电压，藉由源极线加入电压以及体偏压而产生。(功效)依据本发明在低电流和低电压条件下能够处理资料的反及闸记忆体阵列格，提供 了一个选择晶体管和至少两个储存晶体管。依据本发明，反及闸记忆体阵列格使用了热载 子注入方案，从而可增加编程(写入)速度直到反或闸记忆体阵列格的速度幷实现低功率 操作。因此，可增进平行编程过程的性能直到传统反及间快闪记忆体的编程性能，以及可增 加每单位时间的写入比率(资料写入通量)而超过传统反及闸快闪记忆体的写入比率。另 外，由于可减少储存晶体管的数量而少于传统的反及闸快闪记忆体的储存晶体管的数量， 读取和写入于反及闸记忆体阵列格的资料所需的时间可以减少，从而反及闸记忆体阵列格 可用作用于储存和执行程式码的一储存装置。依据本发明，由于在源极线上没有提供选择晶体管，所以格的有效尺寸可维持较 小而串联的储存晶体管的数量可以减少。另外，由于操作电压低于传统反及闸快闪记忆体 的操作电压，减小格的尺寸幷增进格的可扩充性是可行的。可了解到的是，决定反及闸快闪记忆体中的格尺寸的操作条件仅为编程(写入) 条件。在擦除操作中，由于偏压加入于一个单位的格块，则偏压与单位格的尺寸没有直接相 关。另外，在读取操作中，漏极端电压和闸极端电压远低于编程操作的电压，从而漏极端电压和闸极端电压不会明显地影响格的尺寸。通常，具有高读取速度的反或闸快闪记忆体用于储存程式码，幷且具有高写入速 度的反及闸快闪记忆体用于储存一般资料。由于传统的反及闸快闪记忆体需要太长的时间 来读取资料，所以传统的反及闸快闪记忆体不能用于执行密码。然而，由于依据本发明的反 及闸记忆体阵列格具有高写入速度和读取速度，所以此反及闸记忆体阵列格可用于储存和 执行密码。此外，依据本发明，由于在低电流和低电压条件下执行资料处理，则格的尺寸、电 路的面积、以及晶片的尺寸与传统的快闪记忆体相较，都可减小。依据本发明的反及闸记忆体阵列格中，没有选择晶体管或仅一个选择晶体管，而 且编程操作透过利用低功耗的热载子注入方案来执行。因此，获得了以下优点1)在编程操作中，可降低操作电压。在传统的FN穿隧方案中，加入于格的闸极 端或字线上的电压大约为18V，而在未选择的反及闸串的扩散区域中所产生的电压大约为 7V。然而，依据本发明的反及闸记忆体阵列格中，由于使用了热载子注入方案，加入于格的 闸极端或字线上的电压大约为9V或以下，而且加入于扩散区域的电压大约为4V或以下。2)由于在体偏压的条件下从低电压逐渐增大间极端电压而编程记忆体格，所述记 忆体格可在数十纳安到几微安范围中的低电流条件下进行编程。3)依据本发明的反及闸记忆体阵列格，位元组编程速度可增加直到反或闸记忆体 阵列格的编程速度，另外，大量的格可利用低电流特性来同时编程。因此，高速资料传送可 在反及闸记忆体阵列格中来实现。4)此外，由于在格中提供了选择晶体管，所以没有过度擦除的问题。因此，擦除速 度可提高到与传统的反及闸记忆体阵列格一样高。5)反及闸记忆体阵列格的格串中的格数量可减少到少于传统的反及闸记忆体阵 列格的格数量，从而提高读取的速度直到反或间记忆体阵列格的读取速度幷增进资料可靠 性直到与反或闸记忆体阵列格的程度相当，是可行的。在这个情况下，由于没有源极选择晶 体管，所以格串中的格数量中的减少降低了或补偿了对格有效尺寸的增加。6)由于提供了选择晶体管，所以防止反或闸记忆体阵列格的传统问题是可行的， 例如过渡擦除、位元线干扰、和位元线的电流泄漏。7)由于反及闸记忆体阵列格形成为反及闸串型，所以与传统的反或闸记忆体阵列 格相较大大地减小格的有效尺寸。8)由于可利用低电流和低电压的热载子注入方案来实现反及闸快闪记忆体，所以 可大大地减小周边电路的面积。9)可同时实现传统的反或闸记忆体阵列格的优点，例如高速读取操作、高速位元 组写入操作、以及高资料可靠性、以及传统的反及间记忆体阵列格的优点，例如高速资料传 送和高速擦除。10)此外，格尺寸可减小到大大地低于传统反或闸记忆体阵列格的格尺寸，幷且与 反及闸快闪记忆体格有关的周边电路的面积可大大地减小，从而晶片的尺寸可减小。因此， 可大大地增进非挥发性记忆体晶片的产量。11)在传统的反及闸快闪记忆体中，由于操作电压太高，所以高电压电路、字线驱 动器、位元线解码电路、和高压传输电路具有大面积。因此，当反及间快闪记忆体的密度低 于给定的制程产生时，格面积与整个晶片面积之间的比率大大地降低。换言之，在高密度产品中，反及闸快闪记忆体具有一产量高于反或闸快闪记忆体的产量。然而，在低密度产 品中，反及闸快闪记忆体具有一产量低于反或闸快闪记忆体的产量。另一方面，在反或闸快 闪记忆体中，格的尺寸较大。因此，在高密度产品中，反或闸记忆体具有一产量低于反及闸 快闪记忆体的产量。依据本发明的记忆体格尺寸可减小到与反及闸快闪记忆体的尺寸一样 小，幷且操作所用的电压与反或闸快闪记忆体的操作电压一样低，从而获得格尺寸减小和 电路面积减小的优点是可行的。因此，依据本发明中利用记忆体阵列格的晶片和周边电路 在高密度快闪记忆体产品以及在低密度快闪记忆体产品皆具有高竞争力。


图1为一剖面图，表示依据本发明第一实施例的反及闸记忆体阵列格；图2为一剖面图，表示依据本发明第二实施例的反及闸记忆体阵列格；图3为一剖面图，表示依据本发明第三实施例的反及闸记忆体阵列格；图4为一剖面图，表示依据本发明第四实施例的反及闸记忆体阵列格；图5为一示意图，表示图1至图3中所表示的位元线和源极线以及反及闸记忆体 阵列格之间的连接；图6为一概要示意图，表示图4中所表示的位元线和源极线以及反及闸记忆体阵 列格之间的连接；图7为一概要示意图，表示图5中组成反及闸快闪记忆体的一个反及闸记忆体阵 列格；图8为一表格，表示图7中所表示的在反及闸记忆体阵列格中资料储存、资料读 取、或资料擦除的偏置条件；以及图9为一概要示意图，表示图6中所表示的组成反及闸快闪记忆体的一个反及闸 记忆体阵列格。
具体实施例方式以下，参考所附图式对本发明的示例性实施例做更详细的描述。首先，描述本发明的主要构想。依据本发明的反及闸快闪记忆体中，一漏极端选择晶体管配置在位元线和其中一 个串联的储存晶体管的一个终端之间，以及一源极线直接连接到所述储存晶体管的另一个 终端。因此，热载子注入方案可在以下偏置条件下用于实现仅具有一个选择晶体管的反及 闸快闪记忆体。在传统的反及闸快闪记忆体中，由于FN穿隧方案用于写入资料，所以已提出了一 种反及闸快闪记忆体结构，其具有连接到位元线的一漏极端选择晶体管和连接到源极线的 一源极端选择晶体管。然而，依据本发明，提出了一种能够使用热载子注入方案写入资料的 反及闸快闪记忆体，连同用于所述反及闸快闪记忆体的低电流和低电压的方法。所述传统的反及闸快闪记忆体阵列格一般具有大于或等于32个串联的储存晶体 管。由于串联的储存晶体管的数量很大，所以在格中用于读取所储存的资料的感测电流减 少，幷且由于大量的串联电阻而变得非常小，从而资料读取速度(随机存取速度)下降，而 资料可靠性也可能恶化。由于需要太多的时间来读取资料，所以传统的反及闸快闪记忆体不适合用于储存和执行编程代码。用于增进读取速度的方法是减少串联的储存晶体管的数 量，例如，减少到少于16个。然而，针对传统的反及闸快闪阵列，由于两个选择晶体管的大 尺寸，串联的储存晶体管的数量减少即大大增加了有效格尺寸。结果，反及闸快闪记忆体在 生产力上不再具有竞争力。选择晶体管占用的硅面积对于传统的反及闸快闪记忆体而言非 常大，因为在编程和擦除期间高位阶的操作电压。然而，依据本发明的反及闸快闪记忆体和该反及闸快闪记忆体的资料处理方法， 串联的储存晶体管的数量可减少而没有明显地增大有效格的尺寸，因为所提出的反及闸记 忆体阵列格仅具有一个选择晶体管而且其操作电压大大地低于传统的反及闸阵列格的操 作电压。串联的储存晶体管数量的减少即增加了感测电流幷且读取资料所用的时间也减 少。因此，可增进读取速度和资料的可靠性，而且反及间快闪记忆体可相配地用于储存和执 行程式代码而维持反及闸储存阵列的小格尺寸的优点。图1为一剖面图，表示依据本发明第一实施例的反及闸记忆体阵列格。参考图1，在反及闸记忆体阵列格中，一个漏极端选择晶体管(Select Tr)和四个 储存晶体管(Storage Tr)串联连接。用点线绘有阴影的四个储存晶体管(Storage Tr)向 右方向代表第一至第四储存晶体管。虽然为了描述上的方便，图1中表示了四个储存晶体 管，但反及闸记忆体阵列格可包括少于或多于四个的储存晶体管。—个终端，即是，所述漏极端选择晶体管(Select Tr)的漏极端与位元线(Bit line)透过一接触连接，而其间极端加入选择信号(图中未示)。第一储存晶体管的一个终 端连接到漏极端选择晶体管(Select Tr)的另一个终端，而其闸极端连接到第一字线(图 中未示)。第二储存晶体管的一个终端连接到第一储存晶体管的另一个终端，而其间极端连 接到第二字线(图中未示)。第三储存晶体管的一个终端连接到第二储存晶体管的另一个 终端，而其间极端连接到第三字线(图中未示)。第四储存晶体管的一个终端连接到第三储 存晶体管的另一个终端，而其闸极端连接到第四字线(图中未示)。虽然图1中没有详细地表示，四个储存晶体管(Storage Tr)的公共体区域(基 板)加入体偏压。另外，选择晶体管(Select Tr)的体区域也可加入相同的体偏压。或者， 选择晶体管的体区域可从四个储存晶体管的体区域分离。特别是，依据本发明，对于NM0S 晶体管的情况，可在反及闸记忆体阵列格中写入(编程)资料的时候将负极体偏压加入于 四个储存晶体管(Storage Tr)。所述漏极端选择晶体管(Select Tr)和四个储存晶体管 (Storage Tr)透过杂质布植扩散区域串联连接，即是，格的源极区域和漏极区域。另外，这 四个储存晶体管(Storage Tr)的每一个当中，在闸极端(Gate)和体区域之间提供了电荷 储存浮动间极或电荷储存电介质层。所述电荷储存电介质层透过迭层至少一个氧化物层和至少一个氮化物层或透过 迭层一四面体非晶质碳层和至少一个氧化物层所构成。电荷储存电介质层可例如为一氮氧 化物(0N)层、一氧化氮氧化物(0N0)层、或一四面体非晶质碳氧化物(TAC-0)层。幷且任 何其他类型的储存材料，如铁电体材料、磁性材料等也可在间极端和体端之间合幷。虽然没 有在图中表示出来，选择晶体管(Select Tr)的闸极电介质层可由单一氧化物层或前述的 电荷储存电介质层所构成。所述选择晶体管(Select Tr)的闸极电介质层还可由在材料、 结构和厚度方面与储存晶体管相同或不同的层所构成。在以下描述中，虽然没有特别描述，但所有的储存晶体管都可包括浮动闸极端或电荷储存电介质层。另外，所有储存晶体管(Storage Tr)和选择晶体管(Select Tr)的体 区域都加入体偏压。类似图1，在以下图式中，为了简化图式可省略连接到闸极端的选择信号和字线信 号。在以下图式中，闸极端、选择信号、和字线信号中的连接可轻易地参考图1演变而来。图2为一剖面图，表示依据本发明第二实施例的反及闸记忆体阵列格。参考图2，依据第二实施例的反及闸记忆体阵列格具有与图1中所表示的依据第 一实施例的反及闸记忆体阵列格相同的结构，除了没有扩散区域，该扩散区域不包括构成 连接到位元线(Bit line)的漏极端选择晶体管(Select Tr)的一个终端的扩散区域，以及 构成连接到源极线VS(图中未示)的第四储存晶体管的一个终端的扩散区域。用点线绘有 阴影的四个储存晶体管(Storage Tr)向右方向代表第一至第四储存晶体管。图3为一剖面图，表示依据本发明第三实施例的反及闸记忆体阵列格。参考图3，依据第三实施例的反及闸记忆体阵列格具有与图2中所表示的依据第 二实施例的反及闸记忆体阵列格相同的结构，除了选择晶体管(Select Tr)和第一储存晶 体管透过额外的扩散区域连接。用点线绘有阴影的四个储存晶体管(Storage Tr)向右方 向代表第一至第四储存晶体管。如图1至图3所表示，本发明使用位于漏极端的选择晶体管(Select Tr)提出反 及闸记忆体阵列格。或者，本发明不使用选择晶体管也提出了反及闸记忆体阵列格。图4为一剖面图，表示依据本发明第四实施例的反及闸记忆体阵列格。参考图4，在反及闸记忆体阵列格中，没有选择晶体管和储存晶体管之间的扩散区 域。储存晶体管(Storage Tr)的其中之一的一个终端直接地连接到位元线(Bit line)，幷 且储存晶体管中相对的一个终端连接到源极端。如图1至图4中所表示的反及闸记忆体阵列格可透过在体上加入固定电压或可变 电压而在热载子注入方案中编程。反及间记忆体阵列格的编程将随后描述。图5为一示意图，表示图1至图3中所表示的位元线和源极线以及反及闸记忆体 阵列格之间的连接。参考图5，不同于传统的反及闸记忆体阵列格使用连接到源极线的选择晶体管，依 据本发明的反及闸记忆体阵列格中，仅使用直接连接到位元线(Bit line) 1或位元线(Bit line)2的选择晶体管(Select Tr)。另外，不同于传统的反及闸快闪记忆体，依据本发明的 反及间记忆体阵列格可透过在储存晶体管上加入体偏压(图中未示)及/或在所选择的储 存晶体管上加入可变间极电压而在热载子注入方案中编程，相关内容将随后描述。选择信号透过选择信号线加入于选择晶体管(Select Tr)的闸极端，而字信号透 过字线到加在四个储存晶体管的闸极端。图6为一概要示意图，表示图4中所表示的位元线和源极线以及反及闸记忆体阵 列格之间的连接。参考图6，储存晶体管(Storage Tr)直接连接到位元线(Bit line) 1或(Bit line) 2。不同于传统的反及闸快闪记忆体，图6中所表示的反及闸记忆体阵列格也可透过 在储存晶体管上加入体偏压及/或在所选择的储存晶体管上加入可变间极电压而在热载 子注入方案中编程。字信号透过字线到加入于四个储存晶体管的闸极端。图7为一概要示意图，表示图5中组成反及闸快闪记忆体的一个反及闸记忆体阵列格。图8为一表格，表示图7中所表示的在反及闸记忆体阵列格中资料储存(编程)、 资料读取、或资料擦除的偏置条件。参考图7，所述反及闸快闪记忆体包括一个选择晶体管(Select Tr)和四个储存 晶体管(Storage Tr)。所述四个储存晶体管为示例性地用于描述的方便，但反及闸快闪记 忆体可包括少于或多于这四个储存晶体管。一漏极电压VD透过位元线加入于选择晶体管的一个终端，幷且选择信号VSG透过 选择信号线加入于选择晶体管的间极端。第一储存晶体管的一个终端连接到选择晶体管的 另一个终端，而第一字电压VPSD透过第一字线加入于第一储存晶体管的间极端。第二储存 晶体管的一个终端连接到第一储存晶体管的另一个终端，而第二字电压VCG透过第二字线 连接到第二储存晶体管的间极端。第三储存晶体管的一个终端连接到第二储存晶体管的另 一个终端，而第三字电压VPSS透过第三字线加入于第三储存晶体管的闸极端。第四储存晶 体管的一个终端连接到第三储存晶体管的另一个终端，而第四字电压VPSS透过第四字线 加入于第四储存晶体管的闸极端。现在，将对椭圆虚线所标示出的所选择的储存晶体管的 资料储存操作、资料读取操作、以及资料擦除操作进行描述。为了储存(编程)、读取、或擦除晶体管的资料，加入于每个晶体管的闸极端和体 端上的偏压的偏置条件列在图8中所表示的表格中。更具体而言，储存晶体管的资料可透 过调节位元线的电压位阶VD，加入于第一至第四字线上的电压位阶VCG、VPSD、和VPSS，以 及源极线的电压位阶VS而储存、读取、或擦除。在随后的描述中，示例了 NM0S晶体管。然而，相同的描述也可应用于PM0S晶体管。首先，描述在四个储存晶体管中的第二储存晶体管中写入(编程)资料的情况。当在第二储存晶体管中储存资料时，第二储存晶体管的通道区域或体区域中所产 生的高能电荷需要在第二储存晶体管的浮动间极端或电荷储存电介质层中利用热载子注 入方案而储存。为了使其可行，需要在储存有资料的第二储存晶体管的漏极端和源极端之 间加入高电压，幷且每个剩余的储存晶体管的漏极和源极之间电压需要尽可能地降低。选 择晶体管中的电压下降也需要尽可能地低。在偏置条件下，未选择的剩余储存晶体管作为 传输型晶体管，其可传输电压和电流。在这个方式中，在储存有资料的第二储存晶体管的漏 极端和源极端之间产生强电场，从而由于强电场而产生热载子(高能电荷)。由于第二储存 晶体管的间极端加入了电压而在间极端和体区域之间产生垂直电场，而导致热载子被浮动 闸极端或电荷储存电介质层吸引和捕捉。为了形成这种偏置条件，所选择的第二储存晶体管的闸极端加入了低于剩余的传 输型储存晶体管的闸极端电压的电压。如果闸极端电压低，则晶体管的通道电阻增加，从而 晶体管的漏极端和源极端之间的电压下降可增加。加入于间极端的合适电压位阶可依据储 存晶体管的物理特性来调节。选择晶体管的闸极端电压也需要够高，使漏极电压VD通过选 择晶体管时没有显著的电压下降。依据图8的表格，加入于所选择的第二储存晶体管的闸极端的信号的电压位阶 VCG设定为低于加入于剩余的储存晶体管的闸极端的信号的电压位阶VPSD和VPSS。配置于从所选择的储存晶体管以朝向位元线的位置上的第一储存晶体管的电压 位阶VPSD可设定为不同于在从所选择的储存晶体管以朝向源极线的位置上的第三和第四晶体管的电压位阶VPSS。加入于剩余的未选择的储存晶体管的闸极端的信号的电压位阶需 要依据储存晶体管的漏极端电压和物理特性来适当地调节。参考图8，加入于第一储存晶体 管的闸极端的信号的电压位阶VPSD大约在3V到12V的范围中，而加入于第三和第四储存 晶体管的闸极端的信号的电压位阶VPSS大约在2V到12V的范围中。当资料在第二储存晶体管中储存(编程)时，加入于第二储存晶体管的闸极端的 信号的电压位阶VCG大约可在-3V到12V的范围中。然而，在编程操作期间，电压可逐渐从 低电压位阶增加到高电压位阶，从而编程第二储存晶体管。例如，在编程操作的初始阶段， 电压设定为在-3V到3V的范围中合适的电压位阶，而在此之后，电压逐渐增加到在0V到 12V范围中的合适电压位阶，从而编程第二储存晶体管。在这个情况下，加入于闸极端的电 压可阶梯式地、线形地或以其他方式来增加。另外，闸极电压VCG的增加比率可依据编程速 率的目标值和操作电流来调节。例如，在使用阶形信号的情况下，性能和功率消耗可透过调 节电压阶形和时间间隔之间的电压差而最佳化，即是，电压阶形之间的脉冲宽度。通常，随着闸极电压VCG的递增比率的增加，编程速率增加，而操作电流也增加。 如果操作电流增大超过预定值，编程速率可减小。因此，合适的条件依据储存晶体管的物理 特性和产品的规格来选择。在另外的示例中，高速条件下粗略地执行编程直到预定的阈值电压，且在此之后， 在低速条件下精细地执行编程直到目标阈值电压。本发明的编程方法还可用于多位阶编程，因为阈值电压可透过控制闸极电压VCG 的递增比率而精确地编程。在这个方式中，如果加入于储存有资料的储存晶体管的闸极端的信号的电压位阶 在编程操作中逐渐从低位阶增加到高位阶，则热载子注入方案可轻易地用于反及闸记忆体 阵列格。通常，当加入于闸极端的信号的电压位阶从低位阶逐渐增加到高位阶的编程操作 中，操作电流可维持在低位阶，直到少于一微安。举例来说，当加入于储存有资料的任意储存晶体管的闸极端的电压位阶维持在恒 定值的状态中，执行热载子注入编程操作。在这个情况下，随着编程操作的进行，阈值电压 增加，从而编程效率降低。因此，阈值电压收敛为某一值。因此，如果加入于储存晶体管的 闸极端的信号的电压位阶设定为编程操作的初始阶段的较低值，所述阈值电压可收敛为低 于目标值的值。因此，从编程操作的初始阶段以来的一适当时间(脉冲宽度)之后，如果加 入于间极端的信号的电压位阶增加，编程速率可再一次增加，从而阈值电压可增加直到一 更高的值。编程操作也可依据编程电流来描述。当加入于储存晶体管的闸极端的信号的电压 位阶维持在恒定值的状态下，执行编程操作。在这个情况下，随着编程操作的进行，阈值增 加，从而用于编程操作的操作电流逐渐减少。在此时，如果加入于闸极端的信号的电压再一 次增加，则电流也增加。在此之后，随着编程操作的进行，电流逐渐减少。在这个方式下，加 入于间极端的信号的电压位阶在编程操作中阶梯式地增加，从而峰值编程电流可控制在较 低值。另外，提出的编程操作可透过所选择的储存晶体管的相对低的最大间极电压来执行， 这是因为闸极端电压和阈值电压之间的电压差可控制在非常低的值。电压差和峰值电流的 实际值可透过储存晶体管的物理特性和目标产品设计的规格来决定。对于反及闸记忆体阵列格中，上述的闸极端电压改变方案可用于低电压和低电流的热载子输入编程操作中。所述热载子注入方案的编程效率依据所产生的热载子的数量和传送至储存装置 中的热载子注入效率来决定。前述的闸极端电压改变方案是一种减少操作电流的方法。由 于操作电流减少，透过串联的储存晶体管的漏极电压的传送效率可增加，从而编程效率可 提升。现在，描述增加热载子产生比率的方法。
在晶体管结构中，如果增加漏极电压，则热载子的数量增加。然而，由于漏极电压 的增加，晶体管可能处于击穿区域，进而产生大量的漏电流而且也增加了操作电流。另外， 为了提供高电压和电流，高电压产生电路的面积以及沿漏极电压供应路径的晶体管的尺寸 都增加。如果漏极电压和电流增加，则反及闸记忆体阵列格中的格储存晶体管的尺寸或加 入于储存晶体管的闸极端信号的电压位阶需要增加。因此，格可扩充性也会恶化。为了减少格和电路的面积幷增进格的可扩充性，有必要降低漏极电压幷增加热载 子的产生比率。漏极电压的降低和热载子的产生比率的增加可透过加入体偏压来实现，即 是，编程操作中加于基板上的逆接偏压。所述热载子注入编程操作透过在基板上加入负的 体偏压的状态下将电压加入于漏极端和间极端来执行。因此，通道和基板中的热载子的产 生比率、从而编程效率可大大地增加。即是，实际编程电流(闸极端电流)与漏极端电流之 间的比率可大大地增加。编程效率定义为流经储存晶体管的闸极端电流与漏极端电流的比率。因此，如果 编程效率高，则获得相同编程特性所需的漏极电流较低。另外，如果使用体偏压加入的方 法，则相同编程特性所需的漏极电压可大大地减少。因此，如果在反及闸记忆体阵列格中使 用体偏压方法，则可实现低电流和低电压的热载子注入方案。参考图8，加入于体端的体偏 压大约在-4V到OV的范围中。另外，如果在反及闸记忆体阵列格中使用体偏压方法，则可最小化或排除晶体管 贯穿现象和快速回溯现象，这就大大地增进了用于深亚微米技术的快闪记忆体格的可扩充 性。如果闸极端电压改变方法和体偏压加入的方法同时用在反及闸记忆体阵列格中， 高速低电流低电压热载子注入编程操作可更加有效地执行。不同于传统的方法，本发明具有的优点是，可执行低电流和低电压的热载子注入 编程操作。前述的用于记忆体格的资料编程(储存)操作参考图8来描述。用于储存晶体管 的资料读取操作或资料擦除操作可利用图8的表格中所列的合适的偏压条件来轻易地执 行。因此，资料读取操作和资料擦除操作的详细描述即省略。在资料擦除操作中，虽然20V 的高电压可用于反及闸快闪记忆体的单极性方案中，但减小到大约IOV或以下的最大绝对 电压有利于用于反或闸快闪记忆体的双极性方案中，从而依据本发明更加有效地使用低电 压写入(编程)操作。图9为一概要示意图，表示图6中所表示的组成反及闸快闪记忆体的一个反及闸 记忆体阵列格。第10图为一表格，表示图9中所表示的在反及闸记忆体阵列格中资料储存、资料 读取、或资料擦除的偏置条件。
参考图9，第一储存晶体管的一个终端直接连接到位元线VD，而其闸极端经由第 一字线加入第一字电压VPSD。第二储存晶体管的一个终端连接到第一储存晶体管的另一终 端，而其间极端经由第二字线加入第二字电压VCG。第三储存晶体管的一个终端连接到第二 储存晶体管的另一终端，而其闸极端经由第三字线加入第三字电压VPSS。第四储存晶体管 的一个终端连接到第三储存晶体管的另一终端，而另一终端连接到源极线VS，其闸极端经 由字线加入第四字电压VPSS。
图9中所表示的反及闸记忆体阵列格不同于图7中所表示的反及闸记忆体阵列 格，在于没有提供所述选择晶体管(Select Tr) 0参考第10图的表格，位元线上加入电压位阶VD、第一至第四字线上加入的电压位 阶VCG、VPSDJP VPSS，源极线上加入的电压位阶VS、以及记忆体格的资料编程(储存)、读 取、和擦除操作所需的体偏压VB在表格中列出。对于四个储存晶体管中椭圆虚线所标识出的第二储存晶体管(Storage Tr)的资 料写入操作，加入于第二储存晶体管的闸极端的信号的电压位阶VCG、加入于第一储存晶体 管的信号的电压位阶VPSD、以及加入于第四储存晶体管的闸极端的信号的电压位阶VPSS 都在第10图的表格中列出。所述偏压加入方法、偏压条件、和编程效率参考图7和图8如以上所描述。由于图9和第10图的描述可从图8的描述中轻易地演变而来，所以图9和第10 图的详细描述即省略。在传统的反及闸记忆体阵列格中，在每个反及闸格串中提供两个选择晶体管，其 中一个位于位元线而另一个位于源极线。提供在源极线上的选择晶体管用于穿隧编程方 案。然而，依据本发明的热载子注入方案，没有必要在源极线上提供选择晶体管，因此一单 位格的有效尺寸可能会减小。当两个选择晶体管用在传统的反及闸记忆体阵列格中时，由 于选择晶体管增加导致电压下降幷可能造成记忆体格的电特性的严重恶化。因此，源极线 最好不要提供选择晶体管。在IEEE文件(IEDM-87，P. 25. 6，1987 IEEE)中所揭露的使用热电子注入方案的一 传统反及闸记忆体阵列格可能与图4中所表示的本发明的反及闸记忆体阵列格类似，在于 没有选择晶体管幷且储存晶体管之间有扩散区域。然而，在传统反及间记忆体阵列格中，缺 点是编程操作中的操作电流和漏极端电压太高。另外，为了传输高操作电流和高漏极端电 压，需要使用21V的高传输闸极端电压。这种高电压和高电流导致较大的格和较大的电路 尺寸，幷还可能引起严重的可靠性问题。
权利要求
一种反及闸记忆体阵列格，包括一选择晶体管，具有连接到一位元线的一个终端和加入一选择信号的一闸极端；以及一储存装置，回应多条字线而操作，所述储存装置具有所述一个终端连接到所述选择晶体管的另一个终端，而所述另一个终端连接到一源极线，其中，所述储存装置包括至少两个储存晶体管，在所述选择晶体管的所述另一个终端和所述源极线之间串联。
2.依据权利要求1所述的反及闸记忆体阵列格， 其中，所述储存装置和所述选择晶体管为NMOS晶体管。 其中，所述体偏压在编程的时候为一负电压。
3.依据权利要求1所述的反及闸记忆体阵列格，其中，在所述储存装置包括所述两个储存晶体管的情况下，所述储存装置包括 一第一储存晶体管，具有所述一个终端连接到所述选择晶体管的所述另一终端，以及 一闸极端连接到一第一字线；以及一第二储存晶体管，具有所述一个终端连接到所述第一储存晶体管的所述另一个终 端，而另一个终端连接到所述源极线，且一间极连接到一第二字线，以及其中，在所述储存装置包括N个储存晶体管(N为3或以上的整数)的情况下，所述储 存装置包括一第一储存晶体管，具有所述一个终端连接到所述选择晶体管的所述另一个终端，以 及一闸极端连接到一第一字线；一第(N-I)储存晶体管，具有所述一个终端连接到所述第(N-2)储存晶体管的所述另 一个终端，以及一闸极端连接到一第(N-I)字线。
4.依据权利要求1所述的反及闸记忆体阵列格，其中，在所述选择晶体管的所述一个终端和所述另一个终端上提供扩散区域，幷且在所述至 少两个储存晶体管的所述一个终端和所述另一个终端上提供扩散区域。
5.依据权利要求1所述的反及闸记忆体阵列格，其中，在所述选择晶体管的所述一个终端上提供扩散区域，幷且在所述至少两个串联的储存 晶体管的最后一个储存晶体管的另一个终端上提供扩散区域。
6.依据权利要求1所述的反及闸记忆体阵列格，其中，在所述选择晶体管的所述一个终端和所述另一个终端上提供扩散区域，幷且在所述至 少两个串联的储存晶体管的所述最后一个储存晶体管的所述另一个终端上提供扩散区域。
7.一种包括一储存装置的反及闸记忆体阵列格，在一位元线和一源极线之间包括串联 的至少两个储存晶体管，其中，在所述储存装置包括所述两个储存晶体管的情况下，所述储存装置包括 一第一储存晶体管，具有所述一个终端连接到所述位元线，以及一间极端加入一第一 字信号；以及一第二储存晶体管，具有所述一个终端连接到所述第一储存晶体管的所述另一个终 端，所述另一个终端连接到所述源极线，而一间极端连接到一第二字线，其中，在所述储存装置包括N个储存晶体管(N为3或以上的整数)的情况下，所述储 存装置包括一第一储存晶体管，具有所述一个终端连接到所述位元线，以及一间极端连接到所述第一字线；一第(N-I)储存晶体管，具有所述一个终端连接到一第(N-2)储存晶体管的所述另一 个终端，以及一闸极端加入一第(N-I)字信号；以及一第N储存晶体管，具有所述一个终端连接到所述第(N-I)储存晶体管的所述另一个 终端，所述另一个终端连接到所述源极线，且一间极端加入一第N字信号，以及其中，当一资料编程时，所有所述储存晶体管的体区域在写入(编程)资料的时候加入 一体偏压，幷且在所述间极端和所述体端之间提供一浮动间极或电荷储存电介质层。
8.依据权利要求7所述的反及闸记忆体阵列格， 其中，所述储存装置和所述选择晶体管为NMOS晶体管， 其中，所述体偏压在编程的时候为一负电压。
9.依据权利要求7所述的反及闸记忆体阵列格，其中，在连接到所述位元线的所述储存晶体管的所述一个终端上提供的扩散区域，以及连接 到所述源极线的所述储存晶体管的所述另一个终端上提供的扩散区域。
10.一种用于具有多个记忆体阵列格的一反及闸快闪记忆体的资料处理方法，每个记 忆体阵列格包括一选择晶体管，其具有连接到一位元线的所述一个终端和加入一选择信号 的一闸极端，以及在所述选择晶体管的所述另一端和一源极线之间串联的至少两个储存晶 体管，幷回应至少两个字线信号和加入一体区域的一体偏压而操作，其中，利用所述体区域中所产生的热载子或经由所述位元线加入的一电压、经由所述 源极线加入的一电压、和所述体偏压，而在至少两个储存晶体管的通道区域中所产生的热 载子，一资料在所述反及闸快闪记忆体中编程。
11.依据权利要求10所述的资料处理方法，其中，所述选择晶体管和所述至少两个储存晶体管为NMOS晶体管， 其中，依据所述以下的条件，所述资料在所述每个储存晶体管中编程， 其中，所述位元线的一电压位阶在一 IV到6V的范围中， 其中，所述选择信号的一电压位阶在一 3V到12V的范围中，其中，在所述至少两个字线信号中加入于进行编程的所述资料的所述储存晶体管的一 字线信号的一电压位阶在一 -3V至IOV的范围中，其中，在所述剩余的储存晶体管之中，在所述选择晶体管和储存所述资料的所述储存 晶体管之间的一储存晶体管上加入的一字线信号的一电压位阶在一 3V到12V的范围中，幷 且在所述源极线和储存所述资料的所述储存晶体管之间的一储存晶体管上加入的一字线 信号的一电压位阶在一 2V到12V的范围中，其中，所述源极线的一电压位阶在一 OV到2V的范围中。
12.一种用于具有多个记忆体阵列格的一反及闸快闪记忆体的资料处理方法，每个记 忆体阵列格包括一选择晶体管，其具有连接到一位元线的所述一个终端和加入一选择信号 的一间极端，以及在所述选择晶体管的所述另一个终端和一源极线之间串联的至少两个储 存晶体管，幷回应至少两个字线信号和加入一体区域的一体偏压而操作，其中，利用所述体区域中所产生的热载子或经由所述位元线加入的一电压、经由所述 源极线加入的一电压、和所述体偏压，而在所述至少两个储存晶体管的通道区域中所产生的热载子，一资料在所述反及闸快闪记忆体中编程。
13.依据权利要求12所述的资料处理方法，其中，编程所述资料的所述储存晶体管上加入的所述字线信号的所述电压位阶从一初始电 压位阶到一最终电压位阶阶梯式地或线性地改变。
14.依据权利要求12所述的资料处理方法，其中，当编程所述资料时，在所述未编程资料的所述储存晶体管上加入的所述字线信号和所 述选择信号的所述电压位阶的至少其中之一从一初始电压位阶改变到一最终电压位阶。
15.依据权利要求12所述的资料处理方法，其中，所述选择晶体管和所述至少两个储存晶体管为NMOS晶体管， 其中，依据所述以下的条件，所述资料在所述储存晶体管中编程， 其中，所述位元线的一电压位阶在一 IV到6V的范围中， 其中，所述选择信号的一电压位阶在一 3V到12V的范围中，其中，在所述至少两个字线信号中加入于进行编程的所述资料的所述储存晶体管的一 字线信号的一电压位阶在一-3V到IOV的范围中，其中，在所述剩余的储存晶体管之中，在所述选择晶体管和储存所述资料的所述储存 晶体管之间的一储存晶体管上加入的一字线信号的一电压位阶在一 3V到12V的范围中，幷 且在所述源极线和储存所述资料的所述储存晶体管之间的一储存晶体管上加入的一字线 信号的一电压位阶在一 2V到12V的范围中，其中，所述源极线的一电压位阶在一 OV到2V的范围中。
16.依据权利要求13所述的资料处理方法， 其中，所述储存晶体管为一 NMOS晶体管，其中，所述初始电压位阶在一 -3V到3V的范围中，以及
17.依据权利要求12所述的资料处理方法，其中，所述选择晶体管和所述至少两个储存晶体管为NMOS晶体管， 其中，依据所述以下的条件在所述储存晶体管中编程一资料， 其中，所述位元线、所述选择信号、和所述源极线在一浮动状态中， 其中，加入于擦除所述资料的所述储存晶体管上的所有字线信号的电压位阶在一-12 到OV的范围中。
18.依据权利要求17所述的资料处理方法，其中，在擦除所述数据的操作期间，所有所述字线的所述电压位阶从一较高电压逐渐减小到 一较低电压及/或所述体偏压从一较低电压逐渐增加到一较高电压。
19.依据权利要求12所述的资料处理方法，其中，所述选择晶体管和所述至少两个储存晶体管为NMOS晶体管， 其中，依据所述以下的条件，读取在所述储存晶体管中编程的一资料， 其中，所述位元线的一电压位阶在一 0. 4V到2V的范围中， 其中，所选择信号的一电压位阶在一 IV到7V的范围中，其中，加入于读取所述资料的所述储存晶体管的一字线信号的一电压位阶在一 OV到 5V的范围中，其中，加入于所述剩余储存晶体管的字线信号的电压位阶在一 IV到7V的范围中，其中，所述源极线的一电压位阶为0V。
20.一种用于具有多个记忆体阵列格的一反及闸快闪记忆体的资料处理，每个记忆体 阵列格在一位元线和一源极线之间串联的包括至少两个选择晶体管，幷回应至少两个字线 信号和加入一体区域的一体偏压来操作，其中，利用所述体区域中所产生的热载子或经由所述位元线加入的一电压、经由所述 源极线加入的一电压、和所述体偏压，而在至少两个储存晶体管的通道区域中所产生的热 载子，一资料在所述反及闸快闪记忆体中编程。
21.依据权利要求20所述的资料处理方法，其中，在编程所述资料期间，在未编程所述资料的所述储存晶体管上加入的所述字线信号的 所述电压位阶的至少其中之一从一初始电压位阶改变到一最终电压位阶。
22.依据权利要求20所述的资料处理方法， 其中，至少所述两个选择晶体管为NMOS晶体管，其中，依据所述以下的条件，在所述反及闸快闪记忆体中编程一资料， 其中，所述位元线的一电压位阶在一 IV到6V的范围中，其中，在所述至少两个字线信号中加入于编程所述资料的所述储存晶体管的一字线信 号的一电压位阶在一 -3V到IOV的范围中，其中，除了在其中储存所述资料的所述储存晶体管，加入于储存晶体管的字线信号的 电压位阶在一 2V到12V的范围中，其中，所述源极线的一电压位阶在一 OV到2V的范围中。
23.依据权利要求20所述的资料处理方法， 其中，至少所述两个选择晶体管为NMOS晶体管，其中，依据以下的条件，在所述至少两个储存晶体管中编程一资料， 其中，在至少所述两个字线信号中，加入于储存所述资料的所述储存晶体管的所述字 线信号的所述电压位阶在所述资料编程操作期间从一初始电压位阶改变到一最终电压位 阶。
24.依据权利要求20所述的资料处理方法， 其中，至少所述两个储存晶体管为NMOS晶体管，其中，依据以下的条件，擦除在所述至少两个储存晶体管中编程的资料， 其中，所述位元线和所述源极线在一浮动状态中，其中，加入于所述至少两个储存晶体管的所有字线信号的电压位阶在一 -12V到OV的 范围中。
25.依据权利要求24所述的资料处理方法，在擦除所述资料的操作期间，所有字线信号的所述电压位阶从一较高电压逐渐减小到 一较低电压及/或所述体偏压从一较低电压逐渐增加到一较高电压。
全文摘要
本发明提供了一种可在热载流子注入方案中编程的反及闸记忆体阵列格，一种具有所述反及闸记忆体阵列格的反及闸快闪记忆体，以及一种用于所述反及闸快闪记忆体的资料处理方法。所述反及闸记忆体阵列格包括一个选择晶体管和至少两个储存晶体管。所述反及闸记忆体阵列格可透过控制体偏压和加入于一闸极的一电压，而在所述热载子注入方案中进行编程。
文档编号G11C16/02GK101809671SQ200880109689
公开日2010年8月18日 申请日期2008年9月10日 优先权日2007年10月1日
发明者崔雄林 申请人:崔雄林