专利名称：可降低电流消耗的数据传输电路的制作方法
技术领域：
本发明一般涉及半导体集成电路，尤其涉及数据传输电路。
背景技术：
典型的半导体存储装置包括多个存储库,每个存储库包括多个存储单 元，存储单元的总数数以十万计。分级输入和输出传输线用于对发至/来 自构成多个存储库的数以十万计的存储单元的数据进行有效传输。
数据输入和输出传输线包括段输入和输出线、局部输入和输出线以及 全局输入和输出线。在这些数据输入和输出传输线之中，全局输入和输出 线通常被配置为双向传输信号。
为了实现信号的双向传输，在全局输入和输出线之间提供双向反向 器。双向反向器将要加载的数据散布到全局输入和输出线。
虽然在全局输入和输出线中必须要有双向反向器来实现双向传输，但 是双向反向器导致不必要的短路(例如，当电路的晶体管以允许电流直接 从电源流到地的方式至少部分地接通时生成电流)，造成不期望的电流消 耗的增加。
发明内容
在此说明能够防止在双向反向器中的短路电流，然后降低电流消耗的 半导体集成电路的数据传输电路。根据一个方面，数据传输电路包括控制
单元，被配置成棉^据启用信号生成控制信号；驱动信号生成单元，被配置成接收控制信号和输入信号来生成驱动信号，其中相应的驱动信号根据控
制信号和输入信号被选择性地启动；以及驱动单元，被配置成生成输出信 号，其中输出信号的电平取决于驱动信号，其中该输出信号^L^馈至控制 单元。
根据另一方面，数据传输电路包括数据输入和输出线，其具有第一输 入和输出端子以及第二输入和输出端子；第一信号传输单元，其包括多个 驱动装置用于驱动位于不同逻辑电平的输出信号，以根据电流输出信号的 逻辑电平选择性地启动多个驱动装置，并且将通过第 一输入和输出端子输 入的数据传输至第二输入和输出端子；以及第二信号传输单元，其包括多 个驱动装置用于驱动位于不同逻辑电平的输出信号，以根据电流输出信号 的逻辑电平选择性地启动第二信号传输单元中的多个驱动装置，并且将通 过第二输入和输出端子输入的数据传输至第一输入和输出端子。
下面在标题为"具体实施方式
"的部分中说明这些和其它特征、方面 以及实施例。
从下列结合附图的详细说明中，将会更清楚地理解本发明的主题的上 述和其它方面、特征和优点，其中
图1为表示根据本发明的实施例的数据传输电路的示例的方框图； 图2为表示图1中所示的第一信号传输单元的实施例的方框图；以及 图3为表示图2中所示的第一信号传输单元的实施例的详细电路图。
具体实施例方式
图1为表示根据本发明的实施例的数据传输电路的方框图。
根据图l所示的本发明的实施例的数据传输电路150包括信号传输单 元IOO、第一驱动器400、第一接收器500、第一传输线600、第二传输线 700、第二驱动器800以及第二接收器900。
信号传输单元ioo可以包括第一信号传输单元200和第二信号传输单 元300,如图1中的本发明的实施例所示。
第一信号传输单元200被配置成接收用于启用的第一启用信号'ctll，和从第一传输线600接收到的第三信号'A1，。第一信号传输单元200将 第四信号'B1，输出至第二传输线700，并且输出的第四信号'B1， *1 馈作为第一传输信号的输入。第四信号'B1，根据接收的第一启用信号
'ctll，、第三信号'A1，和第四信号'B1，来输出(下面有更详细的说 明)。第一信号传输单元200包括多个用于接收第三信号'A1，并且用于 驱动第四信号'B1，的驱动装置，因此'B1，的逻辑电平与第三信号'A1， 的逻辑电平不同。此夕卜，第一信号传输单元200被配置成当第一启用信号
'ctll，被启动时，根据第四信号'B1，的逻辑电平选择性地启动包括在 第一信号传输单元200内的驱动装置。
第二信号传输单元300被配置成接收用于启用的第二启用信号'ctl2， 以及从第二传输线700接收到的第四信号'B1，。第二信号传输单元300 将第三信号'A1，输出至第一传输线600，并且第三信号'A1，被反馈 作为第二信号传输单元的输入。第三信号'A1，由第二信号传输单元300 根据所接收的第二启用信号'ctl2，、第四信号'B1，以及第三信号(A1， 来输出。第二信号传输单元300包括多个用于接收第四信号'B1，并且 用于驱动第三信号'A1，的驱动装置，因此第三信号'A1，的逻辑电平 与第四信号'B1，的逻辑电平不同。类似于第一信号传输单元200，第二 信号传输单元300被配置成当第二启用信号'ctl2，被启动时，根据第三 信号'A1，的逻辑电平选择性地启动第二信号传输单元300的驱动装置。
第一驱动器400和第二驱动器800被配置成分别驱动其输入信号，以 及分别生成第一控制信号'A，和第二控制信号'B，。
第一接收器500和第二接收器900分别接收第一控制信号'A，和第 二控制信号'B，。
图2为表示图1所示的第一信号传输单元200的实施例的方框图。
参照图2，第一信号传输单元200可以包括控制单元210、驱动信号 生成单元220和驱动单元230，如图2中的本发明的实施例所示。
如图2所示，驱动单元230的输出信号'OUT，被^J绩至控制单元 210，并且控制单元210被配置成根据>^馈输出信号'OUT，和第一启用 信号'ctll，生成控制信号'PCTL，、 VPCTL，、 'NCTL，和'/NCTL，。
驱动信号生成单元220被配置成根据所接收的控制信号'PCTL，、 '/PCTL， 、 'NCTL，和'/NCTL，传输或拦截输入信号'IN，，以及生 成驱动信号'IN1，和'IN2'驱动单元230根据所接收的驱动信号'IN1，和'IN2，生成输出信 号'OUT，。此时，输出信号'OUT，的逻辑电平取决于驱动信号'IN1， 和'IN2，的逻辑电平。
图3为表示图2所示的第一信号传输单元的实施例的详细电路图。详 细地参照图3，输出信号(在节点3处)被反馈并输入至控制单元210， 并且控制单元210将输出信号'OUT，和第一启用信号'ctll，结合，以 ^更输出第一控制信号'PCTL，。例如在图3所示的实施例中，当启用 信号'ctll，被启用时，控制单元210被配置成输出第一控制信号'PCTL，， 使得当启用信号'ctll，被启用时，第一控制信号'PCTL，具有和输出 信号'OUT，相同的逻辑电平，以及输出第二控制信号'NCTL，，使得 第二控制信号'NCTL，具有与输出信号'OUT，互补的逻辑电平。当启 用信号'ctll，被禁止时，控制单元210被配置成禁止第一控制信号'PCTL， 和第二控制信号'NCTL'。
图3所示的控制单元210的实施例包括第一控制器211和第二控制器 212。第一控制器211被配置成输出第一控制信号'PCTL，，使得当启用 信号'ctll，被启用时，第一控制信号'PCTL，具有与输出信号'OUT， 相同的逻辑电平。
第一控制器211可以包括第一反向器'IV1，、第一NAND栅'ND1， 以及第二反向器'IV2'。第一反向器'IV1，将输出信号'OUT，反向。 第一NAND栅'ND1，接收第一反向器'IV1，的输出以及启用信号'ctll，， 并且在第一反向器'IV1'的输出和启用信号'ctll，上执行NAND逻辑 操作，以生成第一控制信号'PCTL，。第二反向器'IV2，接收第一控制 信号'PCTL，并将第一控制信号'PCTL，反向来输出第一控制信号 'PCTL，的互^Ht号'/PCTL，。
图3所示的本发明的实施例的第二控制器212被配置成输出第二控制 信号'NCTL，，使得当启用信号'ctll，被启用时第二控制信号'NCTL， 具有与输出信号'OUT，互补的逻辑电平。第二控制器212包括第二NAND 栅'ND2，和第三反向器'IV3，。第二 NAND栅'ND2，被配置成接收 输出信号'OUT，和启用信号'ctl1，，并且在输出信号'OUT，以及启 用信号'ctll，上执行NAND逻辑操作，以输出第二控制信号'NCTL，。 第三反向器'IV3，接收第二控制信号'NCTL，并将第二控制信号'NCTL， 反向来输出第二控制信号'NCTL，的互补信号7NCTL，。
驱动信号生成单元220被配置成才艮据第一控制信号'PCTL，和第控制信号'NCTL，直接传送输入信号'IN'的逻辑电平，或相反地输出 通过随着第一驱动信号'IN1，或第二驱动信号'IN2，而改变输入信号 'IN'的逻辑电平所获得的信号。
图3所示的驱动信号生成单元220的实施例包括通过(pass )栅单元 221和预充电单元222和223。
通过栅单元221根据第一控制信号'PCTL，和第二控制信号'NCTL， 及其分别的互补信号VPCTL，和'/NCTL，，将输入信号'IN，传输至 输出节点'Nodel，和'Node2，。
预充电单元222和223才艮据第一控制信号'PCTL，和第二控制信号 'NCTL，，分别将通过栅单元221的输出节点'Nodel，和'Node2，预 充电至逻辑高电平以及逻辑低电平。
图3所示的本发明的实施例的通过栅单元221包括第一通过栅'PG1' 和第二通过栅'PG2'。第一通过栅'PG1，才艮据第一控制信号'PCTL， 和第一控制信号的互^KT号VPCTL，传输或拦截(即不传输)输入信号 'IN，。第二通过栅'PG2，根据第二控制信号'NCTL，和第二控制信 号的互^Mt号'/NCTL，传输或拦截(即不传输)输入信号'IN，。
下文中预充电单元222和223称为第一预充电单元222和第二预充电 单元223。
第一预充电单元222被配置成才艮据第一控制信号'PCTL，的互4Mt 号'/PCTL，的电平，将通过栅单元221的输出节点'Nodel'预充电至 逻辑高电平。第二预充电单元223被配置成根据第二控制信号'NCTL， 的互补信号7NCTL，的电平，将通过栅单元221的输出节点'Node2， 预充电至逻辑低电平。
第一预充电单元222可以包括第一 PMOS晶体管'P1，。第一 PMOS 晶体管'P1，通过其栅极接收第一控制信号'PCTL，的互补信号7PCTL，， 并通过其源极接收电源电压VDD。第一驱动信号'IN1，所输出至的节点 'Nodel，连接至第一PMOS晶体管'P1，的漏极。
第二预充电单元223可以包括第一 NMOS晶体管'N1，。第一 NMOS 晶体管'N1，通过其栅极接收笫二控制信号'NCTL，，并通过其源极接 收接地电压VSS。第二驱动信号'IN2，所输出至的节点'Node2，连接 至第一NMOS晶体管'N1，的漏极。
图3所示的驱动单元230的实施例包括驱动器231和闩锁单元232。驱动器231包括# 据第一驱动单元'IN1，驱动的第二 PMOS晶体管'P2，， 以及才艮据第二驱动信号'IN2，驱动的第二NMOS晶体管'N2'。输出信 号'OUT，从第二 PMOS晶体管'P2，和第二 NMOS晶体管'N2，之 间的连接节点输出。驱动器231的第二PMOS晶体管'P2，响应第一驱 动信号'IN1，而被驱动，以在第一驱动信号'IN1，被启用时输出逻辑 高电平的输出信号'OUT，。驱动器231的第二NMOS晶体管'N2，响 应第二驱动信号'IN2，而被驱动，以在第二驱动信号'IN2，被启用时 输出逻辑低电平的输出信号'OUT，。第二 PMOS晶体管'P2，通过其 栅极接收第一驱动信号'IN1'，并通过其源极接收电源电压VDD。第二 NMOS晶体管'N2，的漏极连接至第二PMOS晶体管'P2，的漏极(两 个晶体管之间的连接节点)。第二 NMOS晶体管'N2，通过其栅极接收 第二驱动信号'IN2',并通过其源极接收接地电压VSS。第二PMOS晶 体管'P2，的漏极连接至第二NMOS晶体管'N2，的漏极。
闩锁单元232被配置成维持输出信号'OUT'的逻辑电平。图3所 示的实施例的闩锁单元232包括第四反向器'IV4，和第五反向器'IV5，。 第四反向器'IV4，接收第五反向器'IV5，的输出，将第五反向器'IV5， 的输出反向并将该反向信号输出至第五反向器'IV5，的输入端子。第五 反向器'IV5'接收输出信号'OUT'，将输出信号'OUT，反向并将该 反向信号输出至第四反向器'IV4，的输入端子。
下文中，根据本发明的实施例的数据传输电路的操作将说明如下。
当启用信号'ctll，位于逻辑低电平，控制单元210输出每一个逻辑 高电平的第一控制信号'PCTL，和第二控制信号'NCTL，(每个NAND 栅ND1和ND2都接收逻辑低电平，因此输出逻辑高电平)。同样的，驱 动信号生成单元220的通过栅单元221拦截(即不通过)输入信号'IN， 至第一节点'Nodel，和第二节点'Node2，的传输。此外，驱动信号生 成单元220中的第一预充电单元222将第一节点'Nodel，的电压电平预 充电至逻辑高电平(通过从反向器IV2接收的逻辑低电平来接通PMOS 晶体管，因为反向器IV2将NAND栅ND1输出的逻辑高电平反向)，并 且驱动信号生成单元220中的第二预充电单元223将第二节点'Node2， 的电压电平预充电至逻辑低电平(通it^ NAND栅ND2接收的逻辑高电 平来接通NMOS晶体管Nl )。
因此，当控制信号ctll位于逻辑低电平，则驱动单元230的驱动器 231没有被驱动(PMOS晶体管P2接收逻辑高电平，并且NMOS晶体管接收逻辑低电平，因此二者都被切断)，因此驱动单元维持由闩锁单元232 所锁定的电流输出信号'OUT'。
在另一方面，当启用信号'ctll，位于逻辑高电平，则驱动单元230 中的驱动器231的第二 NMOS晶体管N2和第二 PMOS晶体管P2才艮据 ^J绩至控制单元210的输出信号'OUT，和输入至驱动信号生成单元的 通过栅单元221的输入信号'IN，的逻辑电平来独立地接通或切断。
例如当^Jt至控制单元210的输出信号'OUT，位于逻辑高电平 并且输入信号'IN，位于逻辑低电平时，由于NAND栅'ND1'接收逻 辑高启用信号和逻辑低反向输出信号'OUT，(该输出信号由'IV1，反 向)，所以第一控制信号'PCTL，位于逻辑高电平，并且由于NAND栅
'ND2，接收逻辑高启用信号ctll和逻辑低输出信号'OUT，，所以第二 控制信号'NCTL，位于逻辑低电平。因此，驱动信号生成单元220中的 通过栅单元221的通过栅'PG1，没有将输入信号'IN，传输至第一节点
'Nodel'，然而通过栅'PG2，没有将输入信号'IN，传输至第二节点
'Node2，。此外，驱动信号生成单元220中的第一预充电单元222从反 向器'IV2，接收逻辑低信号，因此将第一节点'Nodel，的电压预充电 至逻辑高电平。因此，由于输入至PMOS晶体管P2的第一驱动信号'IN1， 位于逻辑高电平，并且输入至NMOS晶体管N2的第二驱动信号'IN2， 位于逻辑低电平，所以驱动器231中的第二PMOS晶体管'P2，和第二 NMOS晶体管'N2，的每一个都被切断并且不被驱动。因此输出信号
'OUT，维持之前在闩锁单元232内锁定的输出信号'OUT，的逻辑电 平。
当输出信号'OUT，位于逻辑高电平并且输入信号'IN，位于逻辑 高电平，控制单元210的输出与如上所i^目同，这样第一控制信号'PCTL， 位于逻辑高电平并且第二控制信号'NCTL，位于逻辑低电平。虽然通过 栅单元221的通过栅'PG1，不传输输入信号'IN1'，但是由于第一预充 电单元222由从反向器'IV2，接收的逻辑低电平所接通，所以第一驱动 信号'IN1，位于逻辑高电平。此外，因为驱动信号生成单元220中的通 过栅单元221将输入信号'IN，传输至第二节点'Node2，，所以第二驱 动信号'IN2，位于逻辑高电平。因此，在驱动单元230的驱动器231中， 第二PMOS晶体管'P2，由于接收到逻辑高电平而切断，而第二NMOS 晶体管'N2，是由于接收到通过栅PG2所传输的逻辑高信号而接通。因 此，输出信号'OUT，位于逻辑低电平。当输出信号'OUT，位于逻辑低电平并且输入信号'IN，位于逻辑 低电平时，由于NAND栅ND1接收逻辑高启用信号和逻辑高反向输出信 号'OUT，，所以第一控制信号'PCTL，位于逻辑低电平，并且由于NAND 栅ND2接收逻辑高启用信号和逻辑高输出信号'OUT，，所以第二控制信 号'NCTL，位于逻辑高电平。因此，驱动信号生成单元220中的通过栅 单元221的通过栅'PG1，将输入信号'IN，传输至第一节点'Nodel，， 并且通过栅'PG2，拦截输入信号'IN，至第二节点'Node2，的传输。 此外，由于PMOS晶体管Pl接收逻辑高互补第一控制信号'/PCTL，， 所以驱动信号生成单元220中的第一预充电单元222没有被驱动，并且由 于NMOS晶体管Nl接收逻辑高第二控制信号'NCTL，，所以第二预充 电单元223将第二节点'Node2，预充电至逻辑低电平。因此，由于输入 信号'IN，由通过栅'PG1，传递，所以第一驱动信号'IN1，位于逻辑 低电平，并且由于第二预充电单元223预充电第二驱动信号'IN2'，所以 第二驱动信号'IN2，位于逻辑低电平。因此，在驱动单元230的驱动器 231中，第二PMOS晶体管'P2，通过逻辑低第一驱动信号'IN1，而接 通，而第二 NMOS晶体管'N2，通过逻辑低第二驱动信号'IN2，而切 断。因此，输出信号'OUT，位于逻辑高电平。
当输出信号'OUT，位于逻辑低电平并且输入信号'IN，位于逻辑 高电平时，控制单元210的^Mt与以上所^f目同。第一控制信号'PCTL， 位于逻辑低电平并且第二控制信号'NCTL，位于逻辑高电平。因此，驱 动信号生成单元220中的通过栅单元221将逻辑高电平的输入信号'IN， 传输至第一节点'Nodel，。因此，第一驱动信号'IN1，位于逻辑高电平。 第二预充电单元223将第二节点'Node2，预充电至逻辑低电平。因此， 驱动器231中的第二 PMOS晶体管'P2，和第二NMOS晶体管'N2， 的每一个都切断并且不被驱动。这样，输出信号'OUT，维持之前在闩 锁单元232内锁定的输出信号'OUT'的逻辑低电平。
这样，在根据本发明实施例的数据传输电路中，当输出信号'OUT， 位于与输入信号'IN'反向的逻辑电平时，驱动器231不被驱动，因此直 接输出之前在闩锁单元232内锁定的输出信号'OUT，。此外，在根据本 发明实施例的数据传输电路中，当输出信号'OUT，具有与输入信号'IN， 相同的逻辑电平时，输出信号'OUT，以和反馈输出信号'OUT，相反 的逻辑电平输出。也就是说，当输入信号'IN'位于逻辑低电平时，只有 第二PMOS晶体管'P2，被驱动，并且当输入信号'IN，位于逻辑高电 平时，只有第二NMOS晶体管'N2，被驱动。因此，与之前的双向反向器不同，可以避免不必要的电流消耗。此外，由于配置驱动单元231的 NMOS晶体管和PMOS晶体管不像传统装置中那样同时被接通，所以降 低了短路电流并且流过驱动器231的电流被用来改变输出信号'OUT， 的逻辑电平。因此，数据的传输速度增加。
虽然上面已经说明了特定实施例，应该理解所说明的实施例仅作为示 例。因此，此处说明的系统与方法不应受到所说明的实施例的限制。而是， 当与上述说明与附图结合时，此处说明的系统与方法应该只由下面的权利 要求书所限制。
权利要求
1. 一种数据传输电路，包括控制单元，被配置成根据启用信号生成控制信号；驱动信号生成单元，被配置成接收所述控制信号和输入信号来生成驱动信号，其中各个驱动信号根据所述控制信号和所述输入信号被选择性地启动；以及驱动单元，被配置成生成输出信号，其中所述输出信号的电平取决于所述驱动信号，其中所述输出信号被反馈至所述控制单元。
2. 根据权利要求1所述的数据传输电路，其中所述驱动单元包括第一传输装置，其根据所述驱动信号的第一驱动信号而被驱动以输出 第一电平；以及第二传输装置，其根据所述驱动信号的第二驱动信号而被驱动以输出 第二电平。
3. 根据权利要求1所述的数据传输电路，其中所述驱动信号生成单 元被配置成根据所述控制信号直接传输所述输入信号的逻辑电平或输出 通过改变所述输入信号的逻辑电平所获得的信号，以便输出所述驱动信 号。
4. 根据权利要求3所述的数据传输电路，其中所述驱动信号生成单 元包括通过栅单元，用于根据所述控制信号传输或拦截所述输入信号；以及 预充电单元，用于根据所述控制信号预充电所述通过栅单元的输出。
5. 根据权利要求4所述的数据传输电路，其中所述控制信号包括第 一控制信号和第二控制信号，所述第一和第二控制信号都^l据所述启用信 号而生成，以及其中所述通过栅单元包括第一通过栅，被配置成根据所述第一控制信号传输或拦截所述输入信 号；以及第二通过栅，被配置成根据所述第二控制信号传输或拦截所述输入信号，其中当所述第一通过栅传输所述输入信号时，所传输的输入信号为所 述驱动信号的第 一驱动信号，并且当所述第二通过栅传输所述输入信号 时，所传输的输入信号为所述驱动信号的第二驱动信号。
6. 根据权利要求5所述的数据传输电路，其中所述预充电单元包括:第一预充电单元，被配置成根据所述第一控制信号的互补信号，将所 述第一通过栅的输出预充电至逻辑高电平；以及第二预充电单元，被配置成根据所述第二控制信号的互补信号，将所 述第二通过栅的输出预充电至逻辑低电平，其中由所述第一通过栅传输的所述输入信号或所述第一通过栅的预 充电的输出根据所述第一控制信号被输出作为所述第一驱动信号，以及其中由所述第二通过栅传输的所述输入信号或所述第二通过栅的预 充电的输出才艮据所述第二控制信号被输出作为所述第二驱动信号。
7. 根据权利要求1所述的数据传输电路，其中所述控制信号包括第 一控制信号和第二控制信号，以及其中所述控制单元包括第一控制器，被配置成输出所述第一控制信号，使得当所述启用信号 被启用时，所述第一控制信号具有与所述输出信号相同的逻辑电平；以及第二控制器，被配置成输出所述第二控制信号，使得当所述启用信号 被启用时，所述第二控制信号具有与所述输出信号互补的逻辑电平。
8. 根据权利要求7所述的数据传输电路，其中所述第一控制器被配 置成在所述启用信号上和通过将所述输出信号反向所获得的反向信号上 执行NAND逻辑操作，以便输出所述第 一控制信号。
9. 根据权利要求7所述的数据传输电路，其中所述第二控制器被配 置成在所述启用信号上和所述输出信号上执行NAND逻辑操作，以便输 出所述第二控制信号。
10. 根据权利要求7所述的数据传输电路，其中所述控制单元被配置 成当所述启用信号被停用时，停用所述第一控制信号和所述第二控制信号 的每一个。
11. 一种数据传输电路，包括多个驱动装置，用于驱动不同逻辑电平的输出信号，其中所述数据传输电g配置成根据反馈的电流输出信号的 逻辑电平来选择性地启动所述多个驱动装置，以获得所述输出信号。
12. 根据权利要求11所述的数据传输电路，其中所述选择性地启动 的驱动装置被配置成驱动所述输出信号，使得所述输出信号位于与所述电 流输出信号不同的逻辑电平，并且其中当所述输出信号维持与所述电流输 出信号的逻辑电平相同的逻辑电平时，所述驱动装置不被启动。
13. 根据权利要求12所述的数据传输电路，还包括多个传输装置， 多个驱动装置。
14. 根据权利要求13所述的数据传输电路，其中所述驱动装置包括 第一驱动装置和第二驱动装置，并且所述传输装置被配置成当所述电流输出信号和所述输入信号的每一个都为逻辑低电平时，启 动所述第 一驱动装置以输出逻辑高电平并且停用所述第二驱动装置，4吏得 所述输出信号以逻辑高电平输出，以及当所述电流输出信号与所述输入信号的每一个都为逻辑高电平时，启 动所述第二驱动装置以输出逻辑低电平并且停用所述第一驱动装置，4吏得 所述输出信号以逻辑低电平输出，以及当所述电流输出信号和所述输入信号位于不同逻辑电平时，所述第一 和第二驱动装置的每一个都被停用，使得所述输出信号以具有和所述电流 输出信号相同的逻辑电平来输出。
15. —种数据传输电路，包括数据输入和输出线，其具有第一输入和输出端子以及第二输入和输出 端子；第一信号传输单元，其包括多个驱动装置用于驱动位于不同逻辑电平 的输出信号，其中所述第一信号传输单元被配置成根据从所述第一信号传 输单元^J绩的电流输出信号的逻辑电平选择性地启动所述多个驱动装置， 并且被配置成将通过所述第一输入和输出端子输入的数据传输至所述第 二输v、和输出端子；以及第二信号传输单元，其包括多个驱动装置用于驱动位于不同逻辑电平 的输出信号，其中所述第二信号传输单元被配置成根据从所述第二信号传 输单元反馈的电流输出信号的逻辑电平选择性地启动所述第二信号传输单元中的所述多个驱动装置，并且被配置成将通过所述第二输入和输出端 子输入的数据传输至所述第 一输入和输出端子。
16. 根据权利要求14所述的数据传输电路，其中所述第一和第二信 号传输单元的每一个的所述选择性地启动的驱动装置被配置成驱动所述 输出信号，使得所述输出信号位于与所述第一和第二信号传输单元各自的 所述电流输出信号不同的逻辑电平，其中当所述输出信号的逻辑电平维持 与所述第 一和第二传输单元各自的所述电流输出信号的逻辑电平相同时， 所述第 一和第二信号传输单元的每一个的所述驱动装置都不被启动。
17. 根据权利要求15所述的数据传输电路，其中所述第一信号传输 单元包括驱动单元，其包括所述多个驱动装置，用于才艮据驱动信号驱动位于不 同逻辑电平的所述输出信号；驱动信号生成单元，其配置成根据控制信号使用通过所述第一输入和 输出端子输入的所述数据来选择性的启动所述驱动信号；以及控制单元，用于根据启用信号使用所述电流输出信号来生成所述控制 信号。
18. 根据权利要求16所述的数据传输电路，其中所述驱动信号包括 第一驱动信号和第二驱动信号，并且所述驱动单元包括第一传输装置，其根据所述第一驱动信号来驱动以输出第一逻辑电 平；以及第二传输装置，其才艮据所述第二驱动信号来驱动。
19. 根据权利要求16所述的数据传输电路，其中所述驱动信号生成 单元被配置成根据所述控制信号直接传输所述输入信号的逻辑电平或输 出通过改变所述输入信号的所述逻辑电平所获得的信号，以便输出所述驱 动信号作为第 一驱动信号和第二驱动信号。
20. 根据权利要求16所述的数据传输电路，其中所述控制信号包括 第一控制信号和第二控制信号，以及其中所述控制单元包括第一控制器，被配置成输出所述第一控制信号，使得当所述启用信号 被启用时，所述第二控制信号具有与所述输出信号相同的逻辑电平；以及第二控制器，被配置成输出所述第二控制信号，使得当所述启用信号 被启用时，所述第二控制信号具有与所述输出信号互补的逻辑电平。
全文摘要
本发明公开一种可降低电流消耗的数据传输电路，该数据传输电路包括第一信号传输单元和第二信号传输单元。该第一信号传输单元包括驱动单元，该驱动单元具有多个驱动装置，用于根据驱动信号驱动并输出位于不同逻辑电平的输出信号。驱动信号生成单元根据控制信号使用输入信号选择性地启动该驱动信号。控制单元使用反馈至该控制单元的电流输出信号生成控制信号，并且根据启用信号生成控制信号。在数据传输电路内，锁定电流输出信号，使得当所期望的信号未锁定时只需要启动驱动装置。这样数据传输电路可降低电流消耗并且增加传输速度。
文档编号G11C7/10GK101534116SQ200910118619
公开日2009年9月16日 申请日期2009年2月26日 优先权日2008年3月11日
发明者河成周 申请人:海力士半导体有限公司