专利名称：具有改进的读/写稳定性的静态随机存取存储器的制作方法
技术领域：
本发明一般涉及集成电路设计，且，更特别地，涉及具有改进的读/写稳
定性的静态随机存取存储器(SRAM )。
背景技术：
SRAM是一种以单元阵列存储数据的存储器，且其只要保持供电，无需不断地刷新。图1示例性地示出了传统6管(6T) SRAM单元100，其包括上拉器件102和104,下拉器件106和108，和传输门器件110和112。该上拉器件102为PMOS晶体管，其源极与电压源VDD相耦合，其漏极与下拉器件106的漏极相耦合，该下拉器件106为NMOS器件，其源极与电源地或VSS相耦合，电源地或VSS可为小于电压源VDD的任一电压值。上拉器件104也为PMOS晶体管，其源极与电压源VDD相耦合，其漏极与下拉器件108的漏极相耦合，该下拉器件108为NMOS器件，其源极与下拉器件106的源极，以及电源地或VSS相耦合。上拉器件102和下拉器件106的栅极耦合在一起，并与上拉器件104和108的漏极在节点114处耦合。同样地，上拉器件104和下拉器件108的栅极也耦合在一起，并与上拉器件102和106的漏极在节点116处耦合。传输门器件110将节点116连接至位线BL，而传输门器件112将节点114连接至互补位线BLB。
上拉器件102和下拉器件106构成了与由上拉器件104和下拉器件108组成的另一反相器交叉耦合的反相器。当传输门器件IIO和112被关断时，节点114和116锁定一个值及其互补值。在读或写操作中，在字线WL上施加信号以导通传输门110和112以^使节点114和116能够通过位线BL和互补位线BLB被存取。
传统的SRAM单元100的一个缺点是在读或写操作中存储在单元中的数据可能被干扰。在物理SRAM芯片中，多个单元^C按阵列排列，其中每一行单元被一个单独的字线连接。在读/写操作时，字线上的信号会被施加以导通单元行中的传输门器件。虽然仅希望在被选择的行中对一个单元进行读/写操作，但是该被选择的行上的其他单元的传输门也要被导通，因此引起存储在那些单元内的数据与他们对应的位线和互补位线直接连接。结果，通过位线和互补位线上的电压能够干扰存储在那些单元内的数据。
为了解决读/写干扰的问题，提出了图2中所示的8管(8T)SRAM单元200。传统的8管SRAM单元包括上拉器件202和204，下拉器件206和208,传输门器件210和212,读选择器件218,读控制器件220。该上拉器件202为PMOS晶体管，其源极与电压源VDD相耦合，且其漏极与下拉器件206的漏极相耦合，下拉器件206为NMOS器件，其源极与电源地或VSS相耦合。上拉器件204也为PMOS晶体管，其源极与电压源VDD相耦合，且其漏极与下拉器件208的漏极相耦合，下拉器件208为NMOS器件，其源极与下拉器件206的源极，以及与电源地或VSS相耦合。上拉器件202和下拉器件206的栅极与上拉器件204和下拉器件208的漏极在节点214上耦合在一起。同样地，上拉器件204和下拉器件208的栅极与上拉器件202和下拉器件206的漏极在节点216上耦合在一起。传输门器件210将节点216与位线BL相连，而传输门器件212将节点214与互补位线BLB相连。
读选择器件218和读控制器件220沿着读位线RBL串行连接。通过读子线RWL控制读选择器件218的栅极，而读控制器件220的栅极在上拉器件204和下拉器件208的漏极处与节点214相连。
在读操作时，在RWL上施加信号以导通读选择器件218。在节点214处的值决定了读控制器件220是否被导通。例如，如果节点214处的值为逻辑"l",则读控制器件220被导通，这样可通过读位线RBL读取信号，反之如果节点214处的值为逻辑"0"，则读控制器件220被关断，这样不能通过读位线RBL读取信号。因为读位线RBL不与节点214直接连接，因此在读操作期间节点214处存储的电荷不会被干扰。
虽然提出了 SRAM单元200以解决传统6T单元读干扰的问题，但是对于整个单元阵列来说并未完全地消除读干扰。在物理的SRAM芯片中，将多个单元按照阵列排列，其中一行单元分别通过单个读字线和写字线相连。在读操
作时，在读字线RWL上施加信号以导通读选择晶体管218，且在无任何读干扰的情况下可将存储在SRAM单元中的数据读出。在写操作时，写选择晶体管210和212的栅极均与写字线WWL相连。虽然仅希望对所选择的行上的一个单元进行写操作，但是在被选择的行上的其他不被写的单元的传输门器件也被导通，且进入假读模式，因此存储在这些单元中的数据与他们对应的位线和互补位线直接连接。结果，存储在那些未被选择单元内的数据仍受到他们相应位线和互补位线上电压的干护L。显然地，可将上述的RWL和WWL合并至同一字线中以得到具有折衷性能的紧凑版图。
因此，需要在读/写操作期间消除数据干扰的SRAM的设计。
发明内容
本发明提出SRAM单元。在本发明的一个实施例中，该SRAM单元包括交叉耦合的反相锁存器，其耦合在正电压源和电源地之间，且具有至少第一存储节点，和串行连接在所述第一存储节点和预定电压源之间的第一和第二切换器件，其中所述第一切换器件由字选择信号控制，且第二切换器件由第一位选择信号控制，其中所述字选择信号或位选择信号在写操作期间仅有一个被激活。
当结合附图阅读时，从以下具体实施例的描述中，将对本发明操作的方法和解释，连同其附加的目的和优点有更好的了解。
图1示例性地示出了传统6管SRAM单元。图2示例性地示出了传统8管SRAM单元。
图3示例性地示出了根据本发明的第一实施例的10管SRAM单元。图4示例性地示出了根据本发明的第二实施例的9管SRAM单元。图5示例性地示出了根据本发明的第三实施例的一对8.5管SRAM单元。图6示例性地示出了#4居本发明的第四实施例的一对8管SRAM单元。图7示例性地示出了根据本发明的第五实施例的12管SRAM单元。
7图8示例性地示出了根据本发明的第六实施例的11管SRAM单元。图9示例性地示出了根据本发明的第七实施例的10.5管SRAM单元。本发明通过例子的方式进行说明，但并不是以限制的方式进行说明，在各个附图中相同的标号涉及相类似的元件。
具体实施例方式
本发明描述了具有改进读/写稳定性的SRAM。以下仅示出了本发明的各种实施例以解释其中的思想。可以理解，虽然在此为清楚的描述，但是本领域普通技术人员将能够设计出与本发明的思想具体体现等同的各种变化。
图3示例性地示出了根据本发明的第一实施例的10管SRAM单元300。该10管SRAM单元300包括上拉器件302和304，下拉器件306和308，行选择器件314和316，写控制器件318和320,读选择器件322,和读控制器件324。上拉器件302为PMOS晶体管，且其源极与电压源VDD相耦合。下拉器件306为NMOS晶体管，其漏极与上拉器件302的漏极相耦合，其源极与电源地或VSS相耦合。同样地，上拉器件304为PMOS晶体管，且其源极与电压源VDD相耦合。下拉器件308为NMOS晶体管，其漏极与上拉器件304的漏极相耦合，其源极与电源地或VSS相耦合。上拉器件302和下拉器件306的栅极与上拉器件304和下拉器件308的漏极在节点310处连接在一起。上拉器件304和下拉器件308的栅极与上拉器件302和下拉器件306的漏极在节点312处连接在一起。
读选择器件322和读控制器件324串行连接，其中通过读字线RWL控制读选择器件322的栅极，且读控制器件324的栅极与节点310相连。写控制器件318和行选择器件314串行连接在节点312和电源地或VSS之间。写控制器件320和行选择器件316串行连接在节点310和电源地或VSS之间。通过写字线WWL控制行选择器件314和316的栅极。分别通过写位线WBL和互补写位线WBLB控制写控制器件318和320的栅极。明显地，RWL和WWL可被合并至单个字线。另一个选择是运行单个全局字线并用控制信号生成分离的局部读字线和写字线。写控制器件318和行选择器件314的位置可以互换。类似地，写控制器件320和行选择器件316的位置也可互换。在读操作中，在读字线RWL上施加信号以导通读选择器件322。写位线WBL和互补写位线WBLB上的电压被设置为低电压，这样写控制器件318和320被关断以将在节点310和312存储的电荷锁存。依靠节点310上存储的值，导通或关断读控制器件324，这样就可以影响读位线RBL上的信号。在读操作中，由于数据存储节点310和312并不直接连接到读位线RBL，且写控制器件318和320被关断，因此存储在那里的数据并不会受到干扰。这显著地改进了读操作的稳定性。
在写操作中，在写字线WWL上施加信号以导通行选择器件314和316。也在写位线WBL或互补写位线WBLB上施加信号以导通写控制器件318和320，这样依据想要写入单元300的值有选择地将节点310或312拉至电源地。
具有相同字线WWL的相邻单元的写位线WBL被独立地控制。对于相邻单元的互补写位线WBLB也一样。因此，当在单元300的写位线WBL或互补写位线WBLB上施加信号时以导通写控制器件318或320时，相邻单元中的那些器件将保持关断状态，这样存储在相邻单元中的数据不会受到干扰。这显著地改进了写操作的稳定性。
图4示例性地示出了根据本发明的第二实施例的9管SRAM单元400。该9管SRAM单元400包括上拉器件402和404，下拉器件406和408，行选择器件415，写控制器件418和420，读选择器件422，和读控制器件424。事实上，将图3的器件314和316共享并简化至图4的器件415。上拉器件402为PMOS晶体管，且其源极与电压源VDD相耦合。下拉器件406为NMOS晶体管，其漏极与上拉器件402的漏极相耦合，其源极与电源地或VSS相耦合。同样地，上拉器件404为PMOS晶体管，且其源极与电压源VDD相耦合。下拉器件408为NMOS晶体管，其漏极与上拉器件404的漏极相耦合，其源极与电源地或VSS相耦合。上拉器件402和下拉器件406的栅极与上拉器件404和下拉器件408的漏极在节点410处连接在一起。上拉器件404和下拉器件408的栅极与上拉器件402和下拉器件406的漏极在节点412处连接在一起。
写控制器件418的漏极与节点412相耦合，且其源极与行选择器件415的漏极耦合。写控制器件420的漏极与节点410相耦合，且其源极与行选择器件415的漏极耦合。分别通过写位线WBL和互补写位线WBLB控制写控制器件418和420的栅极。行选择器件415的源极与电源地或VSS耦合，其栅极被写字线WWL控制。
在读操作中，在读字线RWL上施加信号以导通读选择器件422。写位线WBL和互补写位线WBLB，以及写字线WWL上的电压被设置为低电压，这样写控制器件418和420，以及行选择器件415被关断以将在节点410和412存储的电荷锁存。依靠节点410上存储的值，导通或关断读控制器件424，这样就可以影响读位线RBL上的信号。在读操作中，由于数据存储节点410和412并不直接连接到读位线RBL，且写控制器件418和420被关断，因此存储在那里的数据并不会受到干扰。这显著地改进了读操作的稳定性。
在写操作中，在写字线WWL上施加信号以导通行选择器件415。通过读字线RWL控制读选择器件422的栅极，且读字线RWL上未施加信号。也在写位线WBL或互补写位线WBLB上施加信号以导通写控制器件418和420，这样依据想要写入单元400的值有选4奪地将节点410或412拉至电源地。
相邻单元的写位线WBL被独立控制。对于相邻单元的互补写位线WBLB也一样。因此，当在单元400的写位线WBL或互补写位线WBLB上施加信号时以导通写控制器件418或420时，相邻单元中的那些器件将保持关断状态，这样存储在相邻单元中的数据不会受到干扰。这显著地改进了写操作的稳定性。
图5示例性地示出了根据本发明的第三实施例的一对8.5管SRAM单元。事实上，通过具有相同WWL的相邻SRAM单元共享图4的器件415,并变为为图5的两个SRAM单元500和550的器件530。具体地，该SRAM单元500包括交叉耦合在电压源VDD和电源地或VSS之间的上拉器件502和504,和下拉器件506和508。在上拉器件502和下拉器件506的漏极处的节点510与写控制器件512的漏极相耦合，写控制器件512的栅极由写位线WBL1控制。在上拉器件504和下拉器件508的漏极处的节点514与写控制器件516的漏极相耦合，写控制器件516的栅极由互补写位线WBLB1控制。节点514也与读控制器件518的栅极相耦合，读控制器件518在位线RBL1的行上耦合在读选择器件520和电源地或VSS之间。读选择器件520的栅极由读字线RWL控制。
SRAM单元550包括交叉耦合在电压源VDD和电源地或VSS之间的上拉器件552和554，和下拉器件556和558。在上拉器件552和下拉器件556的 漏极处的节点560与写控制器件562的漏极相耦合，写控制器件562的栅极由 写位线WBL2控制。在上拉器件554和下拉器件558的漏极处的节点564与 写控制器件566的漏极相耦合，写控制器件566的栅极由互补写位线WBLB2 控制。节点564也与读控制器件568的栅极相耦合，读控制器件568在位线 RBL2的行上耦合在读选择器件570和电源地或VSS之间。读选择器件570 的栅极由读字线RWL控制。写控制器件512、 516、 562和566的源极与行选 择器件530相耦合，行选择器件530的栅极由写字线WWL控制，其源极与电 源地或VSS相耦合。
在写操作时分别控制写位线WBL1/ WBLB1和WBL2/ WBLB2，这样 SRAM单元500和550能够被独立地存取而不干扰其中存储的数据。例如， 如果选择SRAM单元500进行写操作，在写字线WWL施加信号以导通行选 择器件530。在SRAM单元500的写位线WBL1或互补写位线WBLB1施加 信号，而在SRAM单元550的写位线WBL2或互补写位线WBLB2均未施加 信号，或WWL未施加信号。结果，在不干扰它相邻单元550中存储的数据的 情况下，SRAM单元500能够被存取进行写操作。
在读操作时，在读字线RWL上施加信号以导通读选^^器件520和570， 而在写位线WBL1、 WBLB1和互补写位线WBL2、 WBLB2上的信号未被 施加以保持写控制器件512、 516、 562和566处于关断状态，或WWL未施加 信号。分别通过读位线RBL1和RBL2能够读取SRAM单元500和550中存 储的数据。
图6示例性地示出了根据本发明的第四实施例的一对8管SRAM单元600 和650。该SRAM单元600包括交叉耦合在电压源VDD和电源地或VSS之间 的上拉器件602和604，和下拉器件606和608。在上拉器件602和下拉器件 606的漏极处的节点610与写控制器件612的漏极相耦合，写控制器件612的 栅极由写位线WBL1控制。在上拉器件604和下拉器件608的漏极处的节点 614与写控制器件616的漏极相耦合，写控制器件616的栅极由互补写位线 WBLB1控制。节点614也与读控制器件618的栅极相耦合，读控制器件618 在位线RBL1的行上耦合在读选4奪器件620和电源地或VSS之间。读选择器件620的栅极由读字线RWL控制。
SRAM单元650包括交叉耦合在电压源VDD和电源地或VSS之间的上拉 器件652和654，和下拉器件656和658。在上拉器件652和下拉器件656的 漏极处的节点660与写控制器件662的漏极相耦合，写控制器件662的栅极由 写位线WBL2控制。在上拉器件654和下拉器件658的漏极处的节点664与 写控制器件666的漏极相耦合，写控制器件666的栅极由互补写位线WBLB2 控制。节点664也与读控制器件668的栅极相耦合，读控制器件668在位线 RBL2的行上耦合在读选择器件670和电源地或VSS之间。读选择器件670 的栅极由读字线RWL控制。写控制器件612、 616、 662和666的源极与写字 线禁止(bar)信号(WWLB)相耦合，该写字线禁止(bar)信号在写操作期 间会净皮施力口j氐电压。
该写位线WBL1/ WBLB1和WBL2/ WBLB2被分别的控制，这样在不干 扰存储在相邻单元中数据的情况下，能够分别地对SRAM单元600和650存 取以进行写操作。
图7示例性地示出了根据本发明的第五实施例的12管SRAM单元。图3 的SRAM单元300仅釆用RBL进行单个端子读出，而没有RBLB。但一些应 用场合需要差分输出。因此，对基本的SRAM单元300进行修改得到图7中 所示的SRAM单元700。该SRAM700的配置与图3中所示的10管SRAM单 元300的配置相类似，除了单元700包括两个更多的晶体管之外，即串行连接 在互补读位线RBLB上的读选^l奪器件702和读控制器件704，以及串行连接在 读位线RBL上的读选择器件706和读控制器件708。读选择器件702和706 的栅极由读字线RWL控制，读字线RWL既可与写字线WWL合并，也可与 WWL保持分离。读控制器件704的栅极与单元700的数据存储节点710相连。 类似地，读控制器件708的栅极与单元700的另一个数据存储节点相连。
类似地，图4的SRAM单元400仅采用RBL进行单个端子读出，且没有 RBLB，但一些应用场合需要差分输出。因此，具有两个额外晶体管以生成 RBLB作为差分读出的优选的新实施例如图8所示。
图8示例性地示出了根据本发明的第六实施例的11管SRAM单元800。 该SRAM单元800的配置与图4中9管SRAM单元400的配置相类似，除了单元800包括两个更多的晶体管之外，即串行连接在互补读位线RBLB上的 读选择器件802和读控制器件804，以及串行连接在读位线RBL上的读选择 器件806和读控制器件808。读选择器件802和806的栅极由读字线RWL控 制。读控制器件804的栅极与单元800的数据存储节点810相连。显然地，可 将读字线RWL和写字线WWL合并为单个字线。
图9示例性地示出了根据本发明的第七实施例的10.5管SRAM单元900。 该SRAM单元900 (或950 )的配置与图5中8.5管SRAM单元500 (或550 ) 的配置相类似，除了单元900包括两个更多的晶体管之外，即串行连接在互补 读位线RBLB上的读选择器件901和读控制器件904，以及串行连接在读位线 RBL上的读选择器件906和读控制器件908。读选择器件901的栅极由读字线 RWL控制，而读控制器件904的栅极与单元900的数据存储节点910相连。 SRAM单元950具有与SRAM单元卯O相同的结构，在此不再赘述。
需要注意的是，作为可选择的方式，行选择器件912能够被简化使得写控 制器件914、 916、 918和920和在相同写字线上的所有写控制器件的源极能够 连接至在节点930处的行选择器件的漏极。在该例中，SRAM单元900和950 变为IO管配置。更进一步地，通过将节点930直接与写字线禁止(bar)信号 连接可去除该行选择器件912,该写字线禁止(bar)信号在写操作期间会被施 加低电压。
在本发明以上描述的实施例中，设计由读字线RWL控制读选择器件。需 要注意的是，该读选择器件还可由除写字线WWL外的其他线控制，使得读选 择器件901、 906、 951和956以及行选择器件912能够被分别控制。
虽然对于图3至9描述的SRAM单元的写路径是通过写选择和写控制 NMOS晶体管从存储节点至VSS，但是本领域技术人员应该明白上述写路径 也可形成为通过串行连接的写选择和写控制PMOS晶体管从存储节点至
vcc。
上述说明提供了许多不同的实施例或实现本发明不同特征的实施例。描述 的元件和工艺的具体实施例有助于阐明本发明。当然，这些实施例仅是为了阐 明本发明，并不是为了将本发明限制在权利要求所描述的内容中。
虽然在此以一个或多个具体例子的方式阐明和描述本发明，但并不是为了将本发明限制在所示的细节中，在不脱离本发明思想和在权利要求等同的范围 内可做出各种修改和结构的变化。因此，应当明白在与本发明范围相一致的前 提下可对从属权利要求及后续权利要求做出更宽泛的解释。
1权利要求
1、一种静态随机存取存储器(SRAM)单元包括耦合在正电源电压和电源地之间的锁存器，具有至少第一存储节点；和串行连接在所述第一存储节点和预设的电压源之间的第一和第二切换器件，其中所述第一切换器件由字选择信号控制，和所述第二切换器件由第一位选择信号控制，其中所述字选择信号和所述第一位选择信号在写操作时均被激活。
2、 如权利要求1所述的SRAM单元，其中，所述锁存器包括两个交叉耦 合的反相器，所述第一存储节点与所述交叉耦合的反相器中一个反相器的输出 端和与所述交叉耦合的反相器中另 一个反相器的输入端均相连。
3、 如权利要求1所述的SRAM单元，其中，所述预设的电压源为电源地， 且所述第一和第二切换器件均为NMOS晶体管；或者所述预设的电压源为正 电压源，且所述第一和第二切换器件均为PMOS晶体管。
4、 如权利要求1所述的SRAM单元，其中，所述第一切换器件由两个或 更多SRAM单元共用。
5、 如权利要求1所述的SRAM单元，还包括在所述锁存器上的第二存储节点，其具有在静态时与所述第一存储节点互 #卜的电压；串行连接在所述第二存储节点和所述预设的电压源之间的第三和第四切 换器件，其中所述第三切换器件由所述字选择信号控制，且所述第四切换器件由所 述第二位选择信号控制，其中在激活期间所述第一和第二位选择信号具有相互 互才卜的电压。
6、 如权利要求1所述的SRAM单元，还包括在所述锁存器上的第三存储节点，其在静态时始终具有与所述第一存储节 点互补的电压；连接在所述第三存储节点和所述第一切换器件之间的第五切换器件，其中所述第五切换器件由第三位选择信号控制，其中在激活期间所述第一 和第三位选择信号具有相互互补的电压。
7、 如权利要求1所述的SRAM单元，还包括串行连接在所述电源地和位 线之间的第一和第二NMOS晶体管，其中所述第一NMOS晶体管的栅极与所 述第一存储节点相连且所述第二 NMOS晶体管的栅极与所述读字线相连，其 中所述读字线仅在读操作期间被激活。
8、 如权利要求7所述的SRAM单元，其中，所述字选择信号和所述读字线是同一个且所述第一位选择信号仅在写操作期间被激活；或者，所述字选择 信号和所述读字线为分开的信号线且分别由写字线和读字线控制。
9、 一种静态随机存取存储器(SRAM)单元，包括耦合在正电源电压和电源地之间且具有第 一存储节点的两个交叉耦合的 反相器，所述第一存储节点与所述交叉耦合的反相器中一个反相器的输出端和 与所述交叉耦合的反相器中另 一个反相器的输入端均相连；和串行连接在所述第一存储节点和预设的电压源之间的第 一和第二切换器件，其中所述第一切换器件由字选择信号控制，和所述第二切换器件由第 一位 选择信号控制，其中所述字选择信号和所述第一位选择信号在写操作时均被激 活。
10、 如权利要求9所述的SRAM单元，其中，所述预设的电压源为电源 地，且所述第一和第二切换器件均为NMOS晶体管或者，所述预设的电压源 为正电压源，且所述第一和第二切换器件均为PMOS晶体管。
11、 如权利要求9所述的SRAM单元，其中，所述第一切换器件由两个 或更多SRAM单元共用。
12、 如权利要求9所述的SRAM单元，还包括在所述两个交叉耦合反相器上的第二存储节点，其在静态时始终具有与所 述第一存储节点互补的电压；串行连接在所述第二存储节点和所述预设的电压源之间的第三和第四切 换器件，其中所述第三切换器件由所述字选择信号控制，且所述第四切换器件由所述第二位选择信号控制，其中在激活期间所述第 一和第二位选择信号具有相互 互才卜的电压。
13、 如权利要求9所述的SRAM单元，还包括在所述两个交叉耦合反相器上的第三存储节点，其具有在静态时始终与所 述第一存储节点互补的电压；连接在所述第三存储节点和所述第一切换器件之间的第五切换器件，其中所述第五切换器件由第三位选择信号控制，其中在激活期间所述第一和第三位选^r信号具有相互互补的电压。
14、 如权利要求9所述的SRAM单元，还包括串行连接在所述电源地和 位线之间的第一和第二NMOS晶体管，其中所述第一NMOS晶体管的栅极与 所述第一存储节点相连且所述第二 NMOS晶体管的栅极与所述读字线相连， 其中所述读字线仅在读操作期间被激活。
15、 如权利要求14所述的SRAM单元，其中，所述字选择信号和所述读 字线是同一个且所述第一位选择信号仅在写操作期间被激活或者，所述字选择
全文摘要
本发明提出了静态随机存取存储器(SRAM)单元，其包括耦合在正电源电压和电源地之间且具有至少第一存储节点的交叉耦合的反相锁存器；和串行连接在所述第一存储节点和预设的电压源之间的第一和第二切换器件，其中所述第一切换器件由字选择信号控制，和所述第二切换器件由第一位选择信号控制，其中所述字选择信号或所述第一位选择信号均仅在写操作时被激活。
文档编号G11C11/413GK101635169SQ20091012630
公开日2010年1月27日 申请日期2009年2月26日 优先权日2008年7月23日
发明者庄建祥, 方文宽, 薛福隆 申请人:台湾积体电路制造股份有限公司