专利名称：可编程只读存储器的制作方法
技术领域：
本文公开的主题总体上涉及存储器件的领域。
背景技术：
典型地，可编程只读存储器(PROM)器件用于配置和测试集成电路器件(例如，微处理器)，并且用于测试和配置存储器高速缓存。目前，熔丝阵列用于PROM器件，以存储信息。
在附图中以举例而非限制性的方式来说明本发明的实施例，其中，相同的附图标记代表相同的元件。
图1A描述了现有技术中的PROM阵列。
图1B描述了在现有技术中，将单元的源极端(sourceterminal)连接到
编程电压端(program voltage terminal)的方式的简化示例。
图1C描述了行相关的示例，其中，在不同的存储单元的源极端处的电
压具有不同的电压。
图2A描述了根据本发明的实施例的PROM阵列。
图2B描述了根据本发明的实施例的PMOS晶体管的实施例。
图2C描述了根据本发明的实施例的示例性半导体结构的简化的横截
面视图，该半导体结构具有被导电地耦合到单元的金属层。
图2D描述了根据本发明的实施例的，相对于编程器件来布置熔丝的方
式的俯视图。
图2E描述了根据本发明的实施例的电平转换器的示例。图2F描述了根据本发明的实施例的，用来操作电平转换器的所产生的信号的示例。
图2G描述了根据本发明的实施例的PROM阵列的另一个实施例。图2H描述了根据本发明的实施例的读出放大器(sense amplifier)的结构。
图3描述了根据本发明的实施例的，在对PROM阵列中的单元编程期 间产生的信号的时序图。
图4描述了根据本发明的实施例的，在PROM阵列中的单元的读取模 式期间产生的信号的时序图。
图5描述了根据本发明的实施例的，构建存储单元的阵列的方式的流 程图。
图6描述了包含使用根据本发明的一个实施例的熔丝单元阵列的 PROM的示例性系统。
图7描述了根据本发明的实施例的多列交错布局，其中，多个列共享 相同的读出放大器。
具体实施例方式
该说明书中对"一个实施例"或"实施例"的提及意味着结合该实施 例描述的特定的特征、结构或特性包含在本发明的至少一个实施例中。因 此，在该说明书中各处出现的短语"在一个实施例中"或"实施例"并不 必定都是指相同的实施例。此外，特定的特征、结构或特性可以组合在一 个或多个实施例中。
在一个实施例中，可编程ROM (PROM)阵列可以包括按行、列布置 的存储单元的阵列。每个存储单元可以包括PMOS晶体管和可编程熔丝。 在一个实施例中，每个存储单元的编程端通过堆叠的导电层耦合到电源， 其中，使用一个或多个过孔(via)来导电地耦合每一层。
图1A描述了现有技术的PROM阵列100。PROM阵列100包括使用熔 丝元件和串联的NMOS晶体管的单元。熔丝元件可以由多晶硅、金属和其 它材料制造。金属层按列将编程端VCCFHV耦合到存储单元的漏极端，并 且将VSS (也叫做地)耦合到存储单元的源极端。
图1B描述了在现有技术中，使用金属层将单元的源极端连接到编程电 压端的方式的简化的例子。因为使用金属层将源极端耦合到地(例如，VSS)， 所以PROM阵列100会具有行相关性，这使得与更靠近VSS的存储单元相比，离VSS较远的存储单元会工作欠佳。
图1C描述行相关的例子，由于行相关，在相同列中的不同存储单元的源极端处的电压不同。为了接通存储单元中的晶体管，栅极电压比源极电
压高出的值必须至少达到晶体管的阈值电压。由于存在沿着路径150的寄生电阻，所以在行33中的单元的源极电压VS1比在行0中的单元的源极电压VS2高。由于在行0中的单元的较低的源极电压VS2，在行0中的单元可以正确地工作。然而，较高的源极端电压VS1引起反向本体偏压(reversebody bias),其导致更高的器件阈值电压，因此，通过行33中的单元的NMOS晶体管的编程电流比通过行0中的要小。通过单元的低电流可能无法对单元的熔丝进行编程。因此，在单元的读取期间，读出放大器可能无法检测到熔丝的编程状态，由此，降低了熔丝的成品率(yield)。
为了减少行相关并且提高存储单元成品率，可以使用各种技术。 一种技术涉及在端VCCFHV处使用更高的编程电压，这使得在更高编号的行(例如，远离地(VSS)的行)中的单元更有可能工作。但是，这一更高的编程电压会引起对器件的可靠性的担忧，并且还会增大熔丝编程期间的结漏(junction leakage)。更高的编程电压还会使得在较低编号的行中的一些熔丝单元过度灼烧，从而影响成品率和熔丝的可靠性。
另一种技术是将编程电压设置为基于较低的行(例如，更靠近地的行)的较低的电压。然而，较低的电压可能不足以对较高的行中的单元编程。
图2A描述了根据本发明的实施例的PROM阵列200 。阵列200包括可通过行和列选择信号进行寻址的单元。在一个实施例中，单元(例如，206-A、206-B、 216-A、 216-B、 226-A和226-B)包括熔丝(例如，208-A、 208-B、218-A、 218-B、 228國A和228-B)和晶体管(例如，210-A、 210-B、 220-A、220-B、 230-A和230-B)。在一个实施例中，熔丝可以由本领域中已知的任何材料制造，包括多晶硅和各种金属。在一个实施例中，晶体管可以是任意的晶体管，例如PMOS晶体管、垂直漏极NMOS (也称为VDNMOS)、或垂直源极和漏极NMOS (也称为VSDNMOS)。
阵列200可以包括一个或多个冗余的单元行。冗余的行能用于修复一个或多个有缺陷的行，以满足处理和阵列200的熔丝成品率目标。
图2B描述了根据本发明的实施例的，能在单元中使用的PMOS晶体管的实施例。在这个实施例中，在单元中的单个PMOS能分为多个PMOS器 件，这些器件的源极端连接在一起，漏极端连接在一起，而栅极端连接到 分离的端。在另一个实现中，可以将栅极端连接在一起并连接到相同的端。
每个晶体管的衬底和源极端(例如，211-A禾口221-A)可以被导电地耦 合到端VCCFHV。在一个实施例中，关于图2C描述的技术可用于将端 VCCFHV耦合到每个晶体管的源极端。图2C描述了根据本发明的实施例 的示例性半导体结构250的简化的横截面视图，其具有导电层1到9，这些 层将编程电压端导电地耦合到单元的编程端。半导体结构250包括多个导 电层9到1，使用过孔将这些层导电地耦合。尽管没有描述，但是将金属层 以交叉的方式布置，这使得每隔一行的导电层是平行的。因此，尽管没有 描述，所描述的两个堆的金属层2、 4、 6、 8将是连续的。 一堆导电层9到 1和过孔导电地将编程电压端(例如，VCCFHV)耦合到单元O的晶体管的 源极端。另一堆导电层9到1和过孔导电地将编程电压端(例如，VCCFHV) 耦合到单元1的晶体管的源极端。堆的另一个实施例可具有IO个或更多个 金属层。在这种情况下，层9是最高编号的金属层。
因此，通过使用图2C的堆，从编程电压端到存储单元的编程端可以有 比图1B的导电路径更短的导电路径。使用图2C的导电路径可以降低由寄 生电阻引起的源极端电压的改变。因此，由于减小了寄生电阻，所以行相 关性可以降低。由于行相关性降低，在端VCCFHV处的单个编程电压可以 被用于对阵列中的所有单元进行编程。此外，随着行相关性的降低，与针 对阵列100 (图1A)中的单元的编程电压相比，可以降低用于阵列200 (图 2A)中的单元的编程电压。
再次参照图2A，每个PMOS晶体管的栅极端(例如，211-B和221-B) 可以被耦合，以接收行选择信号。在一个实现中，存储单元的晶体管的栅 极端可以被耦合到行选择信号。
阵列200可以包括行和列解码逻辑电路，用于选择特定的单元来编程 或读出。当每个列共享用于已编程的存储单元的读出电路时， 一次可以读 取单独的一行。来自列m和n中的单元的数据分别表示为biLm和bit一n。
行信号发生器202向电平转换器(例如，LS 204-A、 LS 214-A和LS 224-A)提供行选择信号(例如，row m、 row n和row red)。在单元没有
9被选择用于编程时，电平转换器将电压VCC转换为VCCFHV，以关闭PMOS晶体管。在单元被选择用于编程或读出时，它的行选择信号被设置为地，以开启存储单元中的PMOS晶体管。在对单元编程后，端VCCFHV连接到VCC，电平转换器用作常规反相器(inverter)或缓冲器，而不应用电压转换。
列信号发生器240向被选择的列提供列选择信号。被选择的列在串联NMOS晶体管结构(例如，231-A和232-A，或231-B和232-B)处接收列选择信号。串联NMOS晶体管结构由来自列信号发生器240的列选择信号控制。在串联结构中的顶部的NMOS (例如，231-A和231-B)的栅极连接到控制信号，在编程期间，该控制信号保持在固定的VCC。串联NMOS晶体管231-A、 232-A、 231-B和232-B的栅极在VSS到固定的VCC之间工作。VSS可以设置为地。在待机模式期间，两个串联NMOS晶体管的栅极端都可以被设置为VSS，以切断熔丝阵列以减少泄露。
尽管没有示出，可以通过使用扫描触发器(scan flip-flop)或计数器来实现行信号发生器202和列信号发生器240，以提供希望的编码。
图2D描述了根据本发明的实施例的，相对于编程器件的布置熔丝的方式的俯视图。结构252的瑢丝临近编程器件(例如， 一个或多个PMOS晶体管)而布置，而结构254的熔丝布置于编程器件(例如， 一个或多个PMOS晶体管)之上。在结构252中，熔丝和编程器件在水平方向上彼此相邻布置，占用更多的水平面积。在结构254中，熔丝垂直地布置在编程器件的上面或下面，占用较少的水平面积。因此，可以得到具有特别小的面积的熔丝比特单元。
图2E根据本发明的实施例描述了电平转换器260的例子。端b接收行选择信号(例如，row—m、 row—n或row—red)。端OUT向行提供行信号(例如，r_m、 r—n或r一red)以控制存储单元中的PMOS器件的栅极。
图2F根据本发明的实施例描述了在对存储单元编程期间，用来操作电平转换器的生成的信号的例子。在编程控制信号ctl上升到电压电平Vcc之后，在端VCCFHV处的电压从Vcc上升到VCCFHV。在端VCCFHV处的电压增加到电平VCCFHV使得在端OUT处的电压增加到电平VCCFHV，以关闭每个存储单元的PMOS。选择编程的行使得在端IN处的信号降到VSS，这使得在端OUT处的信号降到VSS。在对单元编程之后，在端IN 处的电压上升到Vcc，这使得在OUT端的电压上升到VCCFHV。
图2G根据本发明的实施例描述了 PROM阵列275的一个实施例，该
阵列示出了读出放大器。
图2H根据本发明的实施例描述了读出放大器的两种结构。信号senseb 是信号sense的反向形式。
图3根据本发明的实施例描述了在对PROM阵列中的单元编程期间所 产生的信号的时序图。图3的例子针对对位于行m和列m处的单元进行编 程。信号r—m从电压VCCFHV转变到VSS。编程控制信号control—m转变 到VCC以开启NMOS晶体管231-A。此外，列选择信号column_m转变到 VCC以开启NMOS晶体管232-A。晶体管210-A的栅极耦合到信号r—m。 单元的PMOS晶体管210-A的衬底和源极开始都在相同的电压电平 VCCFHV。在晶体管210-A的栅极的电压VSS开启晶体管210-A。电流流 过所选择的单元中的熔丝元件208-A，从而对熔丝元件208-A编程，以在熔 丝中产生较大的灼烧后电阻。对于未选择的行(例如，行n和冗余行)，晶 体管的栅极的电压是VCCFHV，因此，这些晶体管被关闭。
注意，图3示出了在r—m改变到VSS之前，column—m转换到VCC。 但是，这个顺序不是必须的。信号column一m和r—m可在不同的时间转换。 因此，在columi^m转换到VCC之前，信号r—m可以转换到VSS。
图4根据本发明的实施例描述了在PROM阵列中的单元的读取(读出) 模式期间的信号的时序图。图4的例子针对读取位于行m中的单元的存储 的内容。在这个例子中，在同一时间可以读出整行的单元。可以关闭所有 列选择信号(例如，信号contro1—m和column—m)，以读取行中的所有单元。 信号r—m从电压VCC改变到VSS。当信号r_m的电压是VSS时，行m中 的PMOS晶体管被开启，这使得电流通过行m中的熔丝。通过开启每一行， 可以将一行中的每个单元中的熔丝电阻与读出放大器内的参考熔丝电阻相 比较，以输出数字值。在同一时间可以读取同一行中的所有单元，这是因 为在相同行中的每个单元具有不同的读出放大器，用于将编程的烙丝与相 应的读出放大器中的参考熔丝相比较。来自读出放大器的数字数据能被存 储到数字存储设备(例如触发器)中。图5根据本发明的实施例描述了构建存储单元的阵列的方式的流程图。
框502可以包括形成多个存储单元。在一个实施例中，可以按照与单元 206-A相同的方式来形成存储单元。
框504可以包括将存储单元的编程端导电地耦合到编程电压端。在一 个实施例中，编程端可以是PMOS晶体管的源极端。金属层可以将编程电 压耦合到一个或多个存储单元的源极端。例如，金属层可以按照如图2B所 描述的方式，将编程电压耦合到源极端。
图6描述了包括使用根据本发明的一个实施例的熔丝单元阵列的 PROM的系统的例子。如图所示，系统600可以包括具有PROM 601的集 成电路603，以及耦合到集成电路603的一个或多个大容量存储设备620。 在各种实施例中，集成电路603可以是微处理器或专用集成电路(ASIC)。 如前所述，PROM601可以包括本文描述的熔丝单元阵列。系统600可以体 现为多种形式，包括服务器、台式电脑、便携式电脑、平板电脑和/或手 持计算机。此外，系统600可以采用多种操作系统和/或应用程序，以解决 各种计算和/或通信的问题。
图7根据本发明的实施例描述了多列交错布置，从而多个列共享相同 的读出放大器。能将这种结构修改为四个或更多个列的交错。PMOS晶体 管(或传输门)传送位线信号。在读出期间，信号cctl被设置为O，并且基 于信号muxsd = 0/1和选择bitO或bitl来选择单元0/1。共享的读出放大器 可以减少单元的面积。
注意，READMUX中的任一 PMOS晶体管都能实现为传输门或NMOS
晶体管。
可以提供本发明的实施例，例如作为计算机程序产品，其可以包括一 个或多个机器可读介质，在所述介质上存储了机器可执行指令，当由一个 或多个机器(例如，计算机、计算机的网络或其它电子器件)来执行所述 指令时，可以使得所述一个或多个机器执行根据本发明的实施例的操作。 机器可读介质可以包括、但并不限于软盘、光盘、CD-ROM (压縮盘只 读存储器)、磁光盘、ROM(只读存储器)、RAM(随机存取存储器)、EPROM
(可擦除可编程只读存储器)、EEPROM (电可擦除可编程只读存储器)、 磁卡或光卡、闪存、或其它类型的适合于存储机器可执行指令的介质/机器
12可读介质。
附图和之前的描述给出了本发明的例子。尽管描述为多个离散的功能 项，但是本领域的技术人员能够理解可以将一个或多个这种元件良好地组 合成单独的功能元件。或者，某些元件可以分为多个功能元件。 一个实施 例中的元件可以被添加到另一个实施例。例如，可以改变本文描述的处理 顺序，并且不限于本文描述的方式。此外，任何流程图的动作不必按所示
的顺序来实现；并且这些动作也不需要都执行。此外，互相没有依赖的动 作可以并行执行。然而，本发明的范围绝不限于这些具体的例子。不管是 否在说明书中明确地给出，诸如在结构、尺寸和材料的使用上可以有许多 变化。本发明的范围至少与权利要求所给出的范围一样广。
权利要求
1、一种装置，包括电压提供端；至少两个堆叠的导电层；以及第一单元，其中所述第一单元包括至少具有第一端的晶体管，并且使用所述至少两个堆叠的导电层的一部分，将所述第一端导电地耦合到所述电压提供端。
2、 根据权利要求1所述的装置熔丝被导电地耦合到所述晶体管。
3、 根据权利要求2所述的装置 属和多晶硅中选择的材料。
4、 根据权利要求l所述的装置 所述第一单元还包括熔丝， 所述晶体管包括第二端和第三端， 所述第二端被耦合用于接收行选择信号，以及 所述第三端被耦合到所述熔丝。
5、 根据权利要求4所述的装置，其中 所述晶体管包括至少一个PMOS晶体管， 所述第一端包括源极端， 所述第二端包括漏极端，以及 所述第三端包括栅极端。
6、 根据权利要求l所述的装置，其中，所述至少两个堆叠的导电层至 少包括第一金属层，该第一金属层通过过孔导电地耦合到第二金属层。，其中，所述第一单元还包括熔丝，该 ，其中，所述熔丝包括从一种或多种金 ，其中
7、 根据权利要求4所述的装置，其中，所述熔丝所在的平面在所述晶 体管所在的平面的上方。
8、 根据权利要求4所述的装置，其中，所述熔丝与所述晶体管实质上 位于相同的平面上。
9、 根据权利要求l所述的装置，还包括第二单元。
10、 根据权利要求9所述的装置，其中，所述第二单元包括第一端， 并且其中，所述至少两个堆叠的导电层的第二部分将所述电压提供端导电 地耦合到所述第二单元的所述第一端。
11、 根据权利要求1所述的装置，还包括第一和第二读出放大器以及 第一和第二列单元，其中，所述第一列单元使用所述第一读出放大器，并 且所述第二列单元使用所述第二读出放大器。
12、 根据权利要求1所述的装置，还包括读出放大器和多列单元，并 且其中，所述多列单元共享相同的读出放大器。
13、 根据权利要求l所述的装置，还包括 行选择逻辑，用于选择行； 列选择逻辑，用于选择列；以及转换逻辑，用于调整应用到所选择的行中的单元的电压。
14、 一种方法，包括 形成编程电压端，用于接收编程电压； 形成具有第一端的第一存储单元；以及形成导电层的堆，其中，所述第一和第二导电层的一部分将所述编程 电压端导电地耦合到所述第一存储单元的所述第一端。
15、 根据权利要求14所述的方法，其中所述第一存储单元包括熔丝和晶体管，所述晶体管包括所述第一端、第二端和第三端，所述第二端被耦合用于接收行选择信号，以及所述第三端被耦合到所述熔丝。
16、 根据权利要求15所述的方法，其中所述晶体管包括至少一个PMOS晶体管，所述第一端包括源极端，所述第二端包括漏极端，以及所述第三端包括栅极端。
17、 根据权利要求16所述的方法，其中，所述熔丝包括从一种或多种金属和多晶硅中选择的材料。
18、 根据权利要求14所述的方法，还包括在所述堆的导电层之间形成过孔。
19、 根据权利要求14所述的方法，还包括形成具有第一端的第二存储单元；以及将所述堆的第二部分耦合到所述第二存储单元的所述第一端。
20、 根据权利要求14所述的方法，还包括形成行选择逻辑以选择行；形成列选择逻辑以选择列；以及形成转换逻辑以调整应用到所选择的行中的单元的电压。
21、 一种系统，包括存储器件，其包括-电压提供端，至少两个堆叠的导电层，以及 第一单元，其中所述第一单元包括晶体管，该晶体管至少具有第一端，以及 使用所述至少两个堆叠的导电层的一部分，将所述第一端导电地耦合到所述电压提供端； 处理器，用于请求对所述存储器件进行编程；以及 一个或多个大容量存储设备，其可通信地耦合到所述处理器。
22、 根据权利要求21所述的系统，其中 所述第一单元还包括熔丝， 所述晶体管包括第二端和第三端， 所述第二端被耦合用于接收行选择信号，以及 所述第三端被耦合到所述熔丝。
23、 根据权利要求22所述的系统，其中 所述晶体管包括至少一个PMOS晶体管， 所述第一端包括源极端， 所述第二端包括漏极端， 所述第三端包括栅极端。
24、 根据权利要求22所述的系统，其中，所述至少两个堆叠的导电层 至少包括第一金属层，该第一金属层通过过孔导电地耦合到第二金属层。
全文摘要
公开了一种存储单元的阵列。所述存储单元包括熔丝和至少一个晶体管。晶体管用于控制熔丝的编程或读出。将编程电压应用到第一和第二导电层的堆。该堆的第一部分将编程电压耦合到单元中的晶体管的一端。该堆的第二部分将编程电压耦合到另一个单元中的晶体管的一端。
文档编号G11C17/14GK101656109SQ20091016622
公开日2010年2月24日 申请日期2009年8月20日 优先权日2008年8月20日
发明者K·张, S·库尔卡尼, Z·陈 申请人:英特尔公司