专利名称：用于sram的写操作中的灵敏放大器的制作方法
技术领域：
本发明一般涉及集成电路，并且特别涉及静态随机存取存储器(SRAM)，尤其是 SRAM存储器的读和写操作的方法和电路。
背景技术：
静态随机存取存储器(SRAM)通常应用于集成电路中。SRAM单元具有无需更新保 存数据的优点。SRAM单元可包括不同数目的晶体管，并经常依据晶体管的数目而命名，例 如，6晶体管(6-T)SRAM，8晶体管(8-T)SRAM等等。晶体管一般组成存储比特的数据锁存 器。可添加额外的晶体管控制对晶体管的存取。SRAM单元一般排列成具有行和列的阵列。 通常地，SRAM单元的每行连接到字线，其决定当前SRAM单元是否被选择。SRAM单元的每列 连接到位线(或一对位线)，其用来存储比特到SRAM单元，或从中读取。
为了 SRAM存储器的多组(multi-bank)设计，使用长的全局位线连接多组的各列。 图1说明了包括多个组的SRAM存储器的一列的一部分。全局位线2 (可能组成差分对)将 全局读/写电路4连接到列中的组。每个组中，局部位线6互连各自组内的SRAM单元。写 操作中，全局读/写电路4产生全摆幅信号，并将信号放置到全局位线2上。由于全摆幅信 号，全局位线2的一个具有VDD电压，而另一个具有VSS电压。写入驱动器IO接收来自于 全局位线2的全摆幅信号，并将全摆幅信号写入局部位线6。读操作中，读出灵敏放大器8 从局部位线6中读取信号，放大信号，并将放大的信号发送到全局读/写电路4。
传统SRAM单元有缺点。写操作过程中，写入全摆幅信号到全局位线2是费时的， 尤其当全局位线2较长时。而且，由于写操作包括电容的充电，因此它也消耗能量。因此， 需要方案解决上述讨论的问题。
发明内容
根据本发明的一个方面，一种集成电路结构包括静态随机存取存储器(SRAM)。该 SRAM电路包括一对彼此互补的全局位线，和一对彼此互补的局部位线。在写操作中，全局读 /写电路被连接和设置以写入小摆幅信号到全局位线对。此外，SRAM电路包括第一多路复 用器和第二多路复用器，每个都带有第一输入和第二输入。第一多路复用器的第一输入和 和第二多路复用器的第一输入被分别连接到全局位线对的两个全局位线。灵敏放大器包括 连接到第一多路复用器的输出的第一输入，和连接到第二多路复用器的输出的第二输入。 灵敏放大器被设置以将小摆幅信号放大成全摆幅信号，然后在写操作中输出全摆幅信号到 全部位线对。 根据本发明的另一方面，一种集成电路结构包括SRAM电路，其包括一对彼此互补 的全局位线；一对彼此互补的局部位线；和全局读/写电路。灵敏放大器连接在全局读/写 电路和局部位线对之间。灵敏放大器被设置以在读操作中，接收来自局部位线对的第一输 入信号，从第一输入信号产生第一输出信号，并输出第一输出信号到全局读/写电路；灵敏 放大器被进一步设置为以在写操作中，接收来自全局读/写电路的第二输入信号，从第二
5输入信号产生第二输出信号，然后输出第二输出信号到局部位线对。 根据本发明的又另一方面，一种集成电路具有SRAM电路，其包括一对彼此互补的 全局位线；一对彼此互补的局部位线；和全局读/写电路。此外，所述集成电路包括第一多 路复用器和第二多路复用器。第一多路复用器包括连接到全局位线对中第一位线的第一输 入；连接到局部位线对的第一位线的第二输入；和第一输出。第二多路复用器包括连接到 全局位线对的第二位线的第一输入；连接到局部位线对的第二位线的第二输入；和第二输 出。灵敏放大器包括连接到第一多路复用器的第一输出的第一输入；连接到第二多路复用 器的第二输出的第二输入；连接到全局读/写电路的第一输出；和连接到局部位线对的一 对输出。 根据本发明的又另一方面，一种操作集成电路的方法包括提供带有一对局部位 线、一对全局位线、和局部读/写电路的SRAM。所述方法包括，在写操作中，写入小摆幅信号 到全局位线对；将全局位线对上的小摆幅信号放大为全摆幅信号；和写入全摆幅信号到局 部位线对。 根据本发明的又另一方面，一种操作集成电路的方法包括提供带有一对局部位 线、一对全局位线、和全局读/写电路的SRAM。所述方法包括，在写操作中，写入第一信号到 全局位线对；将全局位线对上的第一信号放大为第一全摆幅信号；和写入第一全摆幅信号 到局部位线对。所述方法还包括，在读操作中，从局部位线对读出第二信号；将局部位线对 上的第二信号放大为第二全摆幅信号，其中放大第一信号的步骤和放大第二信号的步骤使 用同一个灵敏放大器执行；和发送第二全摆幅信号到全局读/写电路。 本发明实施例的优点包括提高了写入速度，减少了写操作中的能量消耗，和由于 在读和写操作中共享同一灵敏放大器而减小了芯片尺寸。
为了更全面地理解本发明和其优点，参考下述结合附图的描述，其中 图1说明了传统静态随机存取存储器的列； 图2A和2B说明了本发明的实施例，其中灵敏放大器用于读和写操作。 图3说明了执行图2A所示的实施例的电路。 图4说明了写操作的时序图。
具体实施例方式
下面详细讨论本首选例的制造和使用。然而，应该意识到，本发明提供了很多可以 广泛应用于各种不同的具体情况的适用发明概念。此处讨论的具体实施例仅仅是制造和使 用发明的具体方式的说明，并不限制发明的范围。 本发明提供了一种新的静态随机存取存储器(SRAM)读/写电路实施例。讨论本 发明的各种不同实施例。在本发明的各种不同视图和说明实施例中，使用类似的参考数字 标记类似的元件。 图2A说明了本发明的一个实施例。说明了 SRAM存储器20的列的一部分，包括全 局读/写电路22，阵列24(也可能被称为组，宏，或其他类似的名称)，多路复用器(MUX)数 据线26，互补的全局位线GBL和GBLB，和互补的局部位线BL和BLB。简化起见，仅详细说明
6阵列24中的一列，而其他阵列24可能和说明列有相同的结构。应意识到该列可包括比图 示说明更多的阵列24。全局位线GBL和GBLB可从全局读/写电路22延伸到列的端点，因 此列中的所有阵列24共享同一组全局位线GBL和GBLB。全局读/写电路22负责列中的所 有阵列24的读/写操作。应意识到位线BL和BLB的命名可以被互换，位线GBL和GBLB的 命名也可以被互换。 在阵列24的每一个中，提供灵敏放大器SA。灵敏放大器SA包括一对互补的通常 带有相反信号的输入INI和IN2。此外，灵敏放大器包括一对互补的输出0UT1和0UT2，经 常带有互补的信号。输入INI和输出0UT1可以互相连接，输入IN2和输出0UT2可以互相 连接，然而，它们也可是彼此分离的。灵敏放大器SA可选择地可包括额外的输出0UT3，其可 输出与输出0UT1和0UT2中的一个相同的信号。 多路复用器MUX1和MUX2连接到灵敏放大器SA，其中多路复用器MUX1的输出30 连接到输入IN1，多路复用器MUX2的输出32连接到输入IN2。多路复用器MUX1有输入36 和38，其中输入36连接到全局位线GBL，输入38连接到局部位线BL。类似地，多路复用器 MUX2有输入40和42，其中输入40连接到全局位线GBLB，输入42连接到局部BLB。灵敏放 大器SA的输出0UT1和0UT2可分别连接到局部位线BL和BLB。在一个实施例中，灵敏放大 器包括输出0UT3，其通过信号线44连接到全局读/写电路22。如图2B所示在可选择的实 施例中，灵敏放大器SA不包括输出0UT3。相反，输出0UT1和0UT2也连接到全局位线GBL 和GBLB，例如，通过两对三态门46和48选择是应将输出0UT1和0UT2连接到局部位线BL 和BLB还是连接到全局位线GBL和GBLB。 多路复用器MUX1和MUX2根据操作是读操作还是写操作而复用。回去参考图2A， 读操作中，多路复用器MUX1和MUX2分别连接输入38和42到灵敏放大器SA的输入IN1和 IN2。因为输入38和42分别连接到局部位线BL和BLB，因此灵敏放大器SA接收来自局部 位线BL和BLB的信号，然后将从局部位线BL和BLB读出的信号放大成全摆幅信号。然后， 全摆幅信号从输出0UT3输出到全局读/写电路22。或者，如图2B所示，全摆幅信号通过三 态门46被发送到全局位线GBL和GBLB。然后，全局读/写电路22接收来自全局位线GBL 和GBLB的全摆幅信号。 写操作中，全局读/写电路发送小摆幅信号到全局位线GBL和GBLB。小摆幅信 号的幅度比全摆幅信号的幅度小，其中小摆幅信号和全摆幅信号的幅度是两种不同信号的 电压差，例如在不同位线GBL和GBLB上。在示意性的实施例例中，全摆幅信号的幅度是 (VDD-VSS)，其中电压VDD和VSS是SRAM存储器20的电源电压。优选地，小摆幅信号的幅 度小于全摆幅信号幅度的大约80%，更优选地小于大约50%，再优选地是小于大约20%， 甚至是10%。更好的是，小摆幅信号的幅度尽可能的小，只要它足够地强，使得即使是位于 离全局读/写电路22最远的位置的灵敏放大器SA，仍能够将它放大成全摆幅信号。在本发 明的示意性实施例中，小摆幅信号的幅度小于200mV，可以是大约100mV。
在写操作中，多路复用器MUX1和MUX2分别连接输入36和40到灵敏放大器SA的 输入IN1和IN2。由于输入36和40分别连接到全局位线GBL和GBLB，因此灵敏放大器接 收来自全局位线GBL和GBLB的小摆幅信号，然后将小摆幅信号放大成全摆幅信号，从输出 0UT1和0UT2输出全摆幅信号到局部位线BL和BLB。图2B所示，在示意性的实施例中，输 出通过三态门48发送到局部位线BL和BLB。
本发明的优点是在写操作中，全局读/写电路22仅需要写入小摆幅信号而不是全 摆幅信号到全局位线GBL和GBLB。众所周知，写入全局位线GBL和GBLB可包括对电容进 行充电，由于电容的充电量与电容的电压成正比，因此本发明的实施例需要较少的功率。此 外，全局位线GBL和GBLB可以非常长，因此具有不容忽视的寄生电容，因而，用小摆幅信号 替代全摆幅信号节省写入全局位线GBL和GBLB的时间。写入速度因此被提高。
图3说明了实现图2A所示的实施例的电路。本领域技术人员可意识到，图2A和 2B所示的框图可使用不同的电路实现。参考图3，反相器INV1和INV2组成图2A中的灵敏 放大器SA，而PM0S晶体管Pl和P2组成多路复用器MUX1， PM0S晶体管P3和P4组成多路 复用器MUX2。信号线PGB(传输门栅，设置为逻辑低时指示读操作)和GWPG(全局写入传输 门，设置为逻辑低时指示写操作)控制应该输入来自全局位线GBL和GBLB的信号还是来自 数据线DL和DLB的信号到灵敏放大器SA。此外，数据线DL和DLB(图3中未显示，请参考 图2)通过MUX数据线26连接到局部位线BL和BLB。因此，节点50和52可分别被看作图 2A所示的输出0UT1和0UT2，尽管图2A所示的实际输出0UT1和0UT2可能事实上是连接到 MUX数据线26的节点(未显示)。NMOS晶体管Nl和N2组成写入数据线DL的电路。NMOS 晶体管N3和N4组成写入数据线DLB的电路。 写操作中，全局读/写电路22发送小摆幅信号到全局位线GBL和GBLB。设置线 GWPG为低以打开PMOS晶体管P2和P4，使得小摆幅信号被节点54和56 (灵敏放大器SA的 节点)接收到。节点54和56上的小摆幅信号被放大为全摆幅信号。节点54和56中的一 个打开各自的NMOS晶体管N2和N4，使得各自的数据线DL和DBL (预充电到电压VDD)放电 至电源地，而数据线DL和DBL的另一线保持在电压VDD。因此，全摆幅信号写入到数据线 DL和DLB，并进一步传递到位线BL和BLB (未显示)。 读操作中，设置线PGB为低以打开PMOS晶体管Pl和P3，使得数据线DL和DLB上 的信号(也是位线上的信号)被读入到灵敏放大器SA并被放大成全摆幅信号。然后，产生 的全摆幅信号通过输出0UT3发送到全局读/写电路22。请注意，反相器INV3可被认为是 灵敏放大器的内部部分，或者是外部部分。 图4图释说明了时序图。除了上面段落讨论的信号，也说明了标记为灵敏放大器 使能(SAE)的信号和字线信号(WL)来显示信号的时序。 本发明的实施例有一些优点。首先，写操作中，将小摆幅信号而不是全摆幅信号写 入全局位线。因此，需要更小的全局位线脉冲，写操作更快。也节省了能量。本发明实施例 中的灵敏放大器同时用于读操作和写操作中，因此至少传统局部写驱动的部分不再需要。 因此节省了芯片尺寸。 尽管详细描述了本发明和它的优点，可以理解在不脱离本发明的原理和精神的情 况下可以对这些实施例进行多种变化、修改和替换。而且，本应用的范围不局限于说明书中 描述的过程，装置，制造，和组成的问题，手段，方法和步骤的具体实例。对于本领域的普通 技术人员，应感激本发明的公开，根据本发明，现存的或今后开发的执行相同的功能或获得 相同结果的过程，装置，制造，组成的问题，手段，方法或步骤可能被使用。因此，所附权利要 求应该包括在这样的过程，装置，制造，组成的问题，手段，方法，或步骤的范围内。
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权利要求
一种集成电路结构，包括静态随机存取存储(SRAM)电路，包括一对彼此互补的全局位线；一对彼此互补的局部位线；连接到所述全局位线对的全局读/写电路，其被配置以在写操作中将小摆幅信号写入到全局位线对；第一多路复用器和第二多路复用器，每个多路复用器包括第一输入和第二输入，其中所述第一多路复用器的第一输入和所述第二多路复用器的第一输入连接到全局位线对的不同位线；灵敏放大器，包括连接到所述第一多路复用器的输出的第一输入，和连接到所述第二多路复用器的输出的第二输入，其中，在写操作中，所述灵敏放大器被配置以将小摆幅信号放大为全摆幅信号，然后输出全摆幅信号到局部位线对。
2. 根据权利要求l的集成电路结构，其中小摆幅信号的幅度小于全摆幅信号的约 50%。
3. 根据权利要求l的集成电路结构，其中第一多路复用器的第二输入和第二多路复用 器的第二输入连接到局部位线对，其中第一多路复用器被设置为在写操作中连接第一多路复用器的第一输入到第一多 路复用器的输出，在读操作中连接第一多路复用器的第二输入到第一多路复用器的输出； 和其中第二多路复用器被设置为在写操作中连接第二多路复用器的第一输入到第二多 路复用器的输出，在读操作中连接第二多路复用器的第二输入到第二多路复用器的输出。
4. 根据权利要求l的集成电路结构，其中所述灵敏放大器还被设置以在读操作中输出 附加的全摆幅信号到全局读/写电路。
5. 根据权利要求4的集成电路结构，其中所述灵敏放大器被设置以在读操作中通过全 局位线对或者通过与全局位线对分离的信号线，将全摆幅信号输出到全局读/写电路。
6. —种集成电路结构，包括 静态随机存取存储(SRAM)电路，包括 一对彼此互补的全局位线； 一对彼此互补的局部位线； 全局读/写电路；禾口连接在全局读/写电路和局部位线对之间的灵敏放大器，其中灵敏放大器被设置为 在读操作中，接收来自局部位线对的第一输入信号，从第一输入信号产生第一输出信号，然后输出第一输出信号到全局读/写电路；禾口在写操作中，接收来自全局读/写电路的第二输入信号，从第二输入信号产生第二输出信号，然后输出第二输出信号到局部位线对。
7. 根据权利要求6的集成电路结构，其中第二输入信号是小摆幅信号，其中写操作中，所述灵敏放大器通过全局位线对接收来自全局读/写电路的第二输入信号，其中第二输入 信号的幅度小于第二输出信号的约20%。
8. 根据权利要求6的集成电路结构，其中读操作中，所述灵敏放大器通过全局位线对输出第一输出信号到全局读/写电路。
9. 根据权利要求6的集成电路结构，其中读操作中，所述灵敏放大器通过与全局位线对分离的信号线输出第一输出信号到全局读/写电路。
10. 根据权利要求6的集成电路结构，还包括第一多路复用器，包括连接到全局位线对的第一线的第一输入，连接到局部位线对的 第一线的第二输入，和连接到所述灵敏放大器第一输入的第一输出；第二多路复用器，包括连接到全局位线对第二线的第一输入，连接到局部位线对第二 线的第二输入，和连接到所述灵敏放大器第二输入的第二输出。
11. 一种集成电路结构，包括 静态随机存取存储器(SRAM)电路，包括 一对彼此互补的全局位线； 一对彼此互补的局部位线； 全局读/写电路； 第一多路复用器，包括连接到全局位线对的第一位线的第一输入； 连接到局部位线对的第一位线的第二输入；禾口 第一输出；第二多路复用器，包括 连接到全局位线对第二位线的第一输入； 连接到局部位线对第二位线的第二输入；禾口 第二输出； 灵敏放大器，包括连接到第一多路复用器的第一输出的第一输入； 连接到第二多路复用器的第二输出的第二输入； 连接到全局读/写电路的第一输出；禾口 连接到局部位线对的一对输出。
12. 根据权利要求11的集成电路结构，其中灵敏放大器的第一输出通过与全局位线对 分离的信号线连接到全局读/写电路。
13. 根据权利要求11的集成电路结构，其中灵敏放大器的第一输出通过全局位线对连 接到全局读/写电路。
14. 根据权利要求11的集成电路结构，其中全局读/写电路被设置以在写操作中写入 小摆幅信号到全局位线对；其中灵敏放大器被设置以在读操作中，接收来自局部位线对的第一输入信号，从第一 输入信号产生第一全摆幅信号，然后输出第一全摆幅信号到全局读/写电路；禾口在写操作中，接收来自全局位线对的小摆幅信号，从小摆幅信号产生第二全摆幅信号， 然后输出第二全摆幅信号到局部位线对。
15. 根据权利要求11的集成电路结构，其中第一多路复用器包括第一 PM0S晶体管，具有连接在第一多路复用器的第一输入和第一多路复用器的第一 输出之间的源极/漏极通路；第二 PM0S晶体管，具有连接在第二多路复用器的第一输入和第二多路复用器的第一 输出之间的源极/漏极通路。
全文摘要
一种静态随机存取存储器(SRAM)电路结构，包括一对互补的全局位线，和一对互补的局部位线。全局读/写电路连接到全局位线对，写操作中，被配置以将小摆幅信号写入到全局位线对。SRAM电路还包括第一多路复用器和第二多路复用器，每个多路复用器都具有第一输入和第二输入。第一多路复用器的第一输入和第二多路复用器的第一输入连接到全局位线对的不同位线上。灵敏放大器包括连接到第一多路复用器的输出的第一输入，和连接到第二多路复用器的输出的第二输入。灵敏放大器被设置以将小摆幅信号放大为全摆幅信号，然后在写操作中输出全摆幅信号到局部位线对。
文档编号G11C11/41GK101770806SQ20091020361
公开日2010年7月7日 申请日期2009年5月19日 优先权日2008年12月31日
发明者吴瑞仁, 陈彝梓 申请人:台湾积体电路制造股份有限公司