专利名称：数据感测装置与方法
技术领域：
本发明有关于一种数据感测装置，特别是关于一种可预先充电的数据感测装置。
背景技术：
随着半导体制程的进步，电晶体的面积与工作电压越来越小，使得现今的电子电 路能够越来越高速而芯片面积亦越来越微小化。 然而，在存储器电路中，例如动态随机存取存储器(Dynamic RandomAccess Memory, DRAM)，包含了许多的数据线(Data Line)与位元线(Bit line)。
而当存储器的容量逐渐增大时，将使得数据线与位元线路变长，数据线与位元线 将会存在着信号累积的现象。如图IA所示，若数据线信号的逻辑值并非一直固定时，例如 图中显示的逻辑0、 1 、0、 1 ，此时信号累积的现象不明显或不存在，电路可正确感测出逻辑 0、1、0、1的数据；但如图IB所示，当该些数据线长时间接收相同逻辑值的信号时，如图中显 示的0、0、0、 1连续接收三个逻辑0时，信号累积的现象常变得相当的严重，再加上存储器系 统运算速度快、工作电压的范围小，很容易造成逻辑值转换时，逻辑值无法正确转换的情况
发生，例如感测到的数据变为逻辑o、o、o、o。如此，将发生存储器数据的写入与读取的错误。
发明内容
本发明的目的之一，是在提供一种数据感测装置，可以提供短时间的预先充电。
本发明的目的之一，是在提供一种数据感测装置，可解决信号累积所造成数据读 取错误的问题。 本发明的一实施例提供了一种数据感测装置，依据一第一同步信号运作。该数据 感测装置包含有多个存储单元、多个数据线、多个感测放大器、至少一预充电电路。该些存 储单元用以储存数据。数据线分别耦接至该些存储单元，且用以控制存储单元的读取或写 入。而位元线分别耦接至存储单元用以输出储存于存储单元的数据。感测放大器则分别耦 接至位元线，用以放大存储单元所输出的数据。而预充电电路用以依据第一同步信号来设 定一预设期间，且于该预设期间产生一预充电信号，透过数据线对存储单元与感测放大器 充电。 本发明的一实施例提供了一种预充电电路，用以针对信号传递产生累积误差的目 标电路提供预充电，该预充电电路包含有一同步控制器、一延迟电路、以及一预充电脉冲产 生器。该同步控制器依据一读写信号与一第一同步信号，产生一第二同步信号，其中第一同 步信号与目标电路的运作同步。延迟电路用以延迟第一同步信号，以产生一延迟的第三同 步信号。而预充电脉冲产生器用以依据第二同步信号与第三同步信号，来产生该预充电信 号； 其中，预充电电路依据第一同步信号来设定一预设期间，且于此预设期间产生预 充电信号，对该目标电路充电。 本发明的一实施例提供了一种数据感测方法，适用于存储器装置，该方法包含有下列步骤首先，接收一同步信号。接着，依据同步信号来设定一预设期间，且于此预设期间 产生一预充电信号。之后透过该存储器装置的一数据线对存储器的一存储单元与一感测放 大器充电一预设宽度的时间。 本发明的技术利用预先充电的技术，于一预设期间对目标电路充电一预设宽度的 时间，而可解决各种电路信号累积所造成数据读取错误的问题。
图1A显示习知技术正常情况下的信号波形图。 图IB显示习知技术信号累积现象的波形图。 图2A显示本发明一实施例的数据感测装置的示意图。 图2B显示图2A的信号波形图。 图3A显示本发明一实施例的预充电电路的示意图。 图3B显示图3A的信号波形图。 图4显示本发明一实施例的数据感测方法的流程图。
附图标记说明 200-数据感测装置；200a-存储器阵列电路；200b-控制电路；201-数据线； 202-位元线；203-感测放大器；204-存储单元；205-数据线开关；200c-预先充电控制电 路；200cl-同步控制器；200c2-延迟电路；200c3-预充电脉冲产生器。
具体实施例方式
请同时参阅图2A、图2B。图2A显示本发明一实施例的数据感测装置部分电路的 示意图；图2B显示图2A数据感测装置的信号波形图。 如图2A所示，数据感测装置200包含有一存储器阵列电路200a、 一控制电路 200b、至少一预充电电路200c。 该存储器阵列电路200a包含有多数条数据线(Data lines) 201、多数条位 元线(Bit lines) 202、多数个感测放大器(Sense Amplifier) 203、多数个存储单元 (memorycell) 204、多数个数据线开关205，其耦接关系如图所示。数据线201透过数据线开 关205来读出存储单元204的数据、或写入数据至存储单元204 ;感测放大器203，耦接至位 元线202，用以放大位元线202所输出的数据信号。 控制电路200b，用以控制该存储器阵列电路200a进行操作、读写...等处理。
预先充电控制电路200c，耦接存储器阵列200a，用以输出一预充电信号(Nimble pre-charge signal)P以对存储器阵列200a进行预先充电动作。其中，该预充电信号P可 为一脉冲信号(Pulse)。 以下详细说明本发明数据感测装置200的运作原理。 本发明实施例的数据感测装置200设计了一预充电电路200c，用以对存储器阵列 200a进行预先充电，其充电方式请参考图2B。本实施例中预充电电路200c所输出的预充 电信号P会在一预设期间Du(duration)对数据线信号充电一预设时间t的宽度。 一实施 例，如图2B所示，，预充电电路200c在预设期间-每半个时脉周期(如时间TO Tl)时， 以预设时间t(如时间Tl Tl')小于0. 5纳秒(n)s的宽度透过数据线201对数据线开关205与感测放大器203进行预先充电动作，使得数据线信号DLQ的电压位准于每半个时脉周期可恢复至一预定电压，降低信号累积的问题发生。如此，可避免数据线信号的逻辑值转换时发生时间的延迟，防止感测放大器读取或写入数据发生错误(error)。
需注意者， 一实施例中，预充电电路200c所设定的预设期间Du与预充电信号P的时间宽度t可依据电路设计者的需求或存储器的特性来任意设计。例如，预充电电路200c在每1个同步信号SI周期的期间透过数据线对数据线开关205与感测放大器203进行预先充电一次，或每1. 5个同步信号SI周期的期间透过数据线对数据线开关205与感测放大器203进行预先充电一次...等。 一实施例，预充电电路200c仅需在信号累积的情形超出可容忍范围之前，进行预先充电即可。 请注意，本发明的一实施例中，预充电电路200b，透过数据线对数据线开关与感测放大器进行预先充电；但本发明不以此为限，于存储器的任何电路中会因信号累积的现象而导致数据读取错误的电路，均可以使用。当然，本发明的技术除了存储器电路之外的各种电路，例如处理器、各种芯片、应用芯片...等，只要有发生信号累积现象的问题均可适用，且均落入本发明的专利申请范围中。 请同时参考图A、图3B，图3A显示本发明一实施例的预充电电路的示意图；图3B显示图3A的信号波形图。 该预充电电路200c包含有一同步控制器200c 1 、一延迟电路200c2、以及一预充电脉冲产生器200c3。其运作方式如下 同步控制器200cl依据一读写信号R/W与一第一同步信号Sl，来产生一第二同步信号S2。 一实施例中，同步控制器200cl依据读写信号R/W为逻辑0时，输出与第一同步信号Sl互为反相的第二同步信号S2。 延迟电路200c2将第一同步信号Sl延迟一预定时间，以产生一第三同步信号S3。
接着，预充电脉冲产生器206c依据第二同步信号S2与第三同步信号S3来产生宽度t的预充电信号P。需注意，第一同步信号Sl与第三同步信号S3为同相位信号，但存在一相位差，该相位差实质上相差一宽度t的时间。 本发明一实施例的数据感测装置200为一动态随机存取存储器装置(DynamicRandom Access Memory, DRAM)，其中，当该读写信号R/W为逻辑0时，数据感测装置200进行读取数据的动作；当读写信号R/W为逻辑1时，数据感测装置200进行写入数据的动作。
图4显示本发明一实施例的数据感测方法，适用于存储器装置，该方法包含有下列步骤 步骤S402:开始。 步骤S404 :接收一同步信号。 步骤S406 :依据该同步信号来设定一预设期间，且于该预设期间产生一预充电信号。 步骤S408 :透过该存储器装置的一数据线对该存储器的一存储单元与一感测放
大器充电一预设宽度的时间。 步骤S410:结束。 其中，该数据感测方法的预设期间可为同步信号的二分之一周期，而该预设宽度的时间可大于零秒小于0. 5纳秒。
综上所述，本发明的数据感测装置设计了一预充电电路，其于一预设期间输出一预设时间宽度的充电信号至数据线开关与感测放大器进行充电。藉此，即可避免信号累积所造成数据读取错误、而解决习知技术的问题。 以上对本发明的描述是说明性的，而非限制性的，本专业技术人员理解，在权利要求限定的精神与范围之内可对其进行许多修改、变化或等效，但是它们都将落入本发明的保护范围内。
权利要求
一种数据感测装置，依据一第一同步信号运作，其特征在于，该数据感测装置包含多个存储单元；多个数据线，分别耦接至该些存储单元，用以控制该些存储单元的读取或写入；多个位元线，分别耦接至该些存储单元，用以输出储存于该些存储单元的一数据；多个感测放大器，分别耦接至该些位元线，用以放大该些存储单元所输出的该数据；以及至少一预充电电路，用以依据该第一同步信号来设定一预设期间，且于该预设期间产生一预充电信号，透过该数据线对该存储单元与该感测放大器充电。
2. 如权利要求1所记载的数据感测装置，其特征在于，该预充电电路于该第一同步信 号的每二分之一周期时，透过该数据线对该存储单元与该感测放大器充电一预设宽度的时间。
3. 如权利要求2所记载的数据感测装置，其特征在于，该预充电信号预设宽度的时间 大于零秒小于O. 5纳秒。
4. 如权利要求1或2所记载的数据感测装置，其特征在于，该预充电电路包含 一同步控制器，依据一读写信号与一第一同步信号，产生一第二同步信号； 一延迟电路，用以延迟该第一同步信号，以产生一延迟的第三同步信号；以及 一预充电脉冲产生器，用以依据该第二同步信号与该第三同步信号，产生该预充电信号。
5. 如权利要求2所记载的数据感测装置，其特征在于，当该读写信号为逻辑0时，该数 据感测装置进行读取数据的动作；当该读写讯为逻辑1时，该数据感测装置进行写入数据 的动作。
6. 如权利要求4所记载的数据感测装置，其特征在于，该第一同步信号与该第二同步 信号互为反相信号。
7. 如权利要求4所记载的数据感测装置，其特征在于，该第一同步信号与该第三同步 信号具有一相位差。
8. 如权利要求7所记载的数据感测装置，其特征在于，该预充电信号的预设宽度实质 上等于该相位差。
9. 如权利要求1所记载的数据感测装置，其特征在于，为一存储器装置。
10. —种预充电电路，用以针对信号传递产生累积误差的目标电路提供预充电，其特征 在于，该预充电电路包含有一同步控制器，依据一读写信号与一第一同步信号，产生一第二同步信号，其中该第一 同步信号与该目标电路的运作同步；一延迟电路，用以延迟该第一同步信号，以产生一延迟的第三同步信号；以及 一预充电脉冲产生器，用以依据该第二同步信号与该第三同步信号，产生该预充电信号；其中，该预充电电路依据该第一同步信号来设定一预设期间，且于该预设期间产生该 预充电信号，对该目标电路充电。
11. 如权利要求io所记载的预充电电路，其特征在于，该预设宽度的时间实质上等于该第二同步信号与第三同步信号的差值。
12. —种数据感测方法，适用于存储器装置，其特征在于，该方法包含有 接收一同步信号；依据该同步信号来设定一预设期间，且于该预设期间产生一预充电信号；以及 透过该存储器装置的一数据线对该存储器的一存储单元与一感测放大器充电一预设 宽度的时间。
13. 如权利要求1所记载的数据感测方法，其特征在于，该预设期间为该同步信号的二 分之一周期。
14. 如权利要求12所记载的数据感测方法，其特征在于，该预设宽度的时间大于零秒 小于0. 5纳秒。
全文摘要
本发明提供了一种数据感测装置与方法。数据感测装置包含有多个存储单元、多个数据线、多个感测放大器、至少一预充电电路。该些存储单元用以储存数据。数据线分别耦接至该些存储单元，且用以控制存储单元的读取或写入。而位元线分别耦接至存储单元用以输出储存于存储单元的数据。感测放大器则分别耦接至位元线，用以放大存储单元所输出的数据。而预充电电路用以依据第一同步信号来设定一预设期间，且于该预设期间产生一预充电信号，透过数据线对存储单元与感测放大器充电。
文档编号G11C16/06GK101719378SQ20091025215
公开日2010年6月2日 申请日期2009年12月7日 优先权日2009年12月7日
发明者夏浚, 戎博斗, 王释兴, 袁德铭 申请人:钰创科技股份有限公司