专利名称：校正与存储器装置通信的多个信道中的偏差的电路和方法
技术领域：
本申请涉及存储器电路和系统、存储器控制器电路和系统以及存储器测试电路和 系统，并且更具体地，涉及基本减少和消除多个通信信道之间的偏差的存储器电路和系统、 存储器控制器电路和系统以及存储器测试电路和系统。
背景技术：
在制造存储器电路和装置时，需要测试存储器电路或装置。这一般使用耦连到存 储器电路或装置，即被测试装置(device under test，DUT)的自动测试设备(ATE)来实现。 ATE生成并向DUT传送某些预定测试信号，并从DUT接收响应信号和基于响应评估DUT。
图1是典型测试系统10的示意框图。测试系统10包括ATE 12和DUT14。因为存 储器电路的高速度和复杂性，ATE 12—般不直接与存储器电路DUT 14连接(interface)。 一般在ATE 12和DUT 14之间插入专用测试电路16。测试电路16在ATE 12的控制下操 作以格式化测试信号，将测试信号转发给DUT 14，从DUT 14接收响应信号，并生成和向ATE 12转发测试结果信息。测试电路16可被称为外置测试芯片(built-off-test chip，BOT)， 意思是它可被配置为存储器电路DUT 14的芯片之外的并与ATE 12分离的分离电路。
测试电路16通过接口 18与DUT通信，接口 18包括多个信道，通常用20a、20b、 20(3...2011标识。通过接口 18来回传输在测试DUT 14时使用的测试控制信号、测试数据、 DUT响应信号等。 由于信道20a、20b、20c、20d的实际或有效长度的差异，信号传播时间在信道之间 有所不同。传播时间中的这种"偏差"(skew)会在测试DUT的过程中引入误差。对于诸如 DDR3 DRAM存储器电路的高速存储器电路尤其是这样。事实上，在这样的高速操作中，由于 信道偏差，测试电路16和DUT 14之间传输的控制和数据信号可能不满足指定DDR3控制和 数据信号需求，使得DDR3存储器电路的测试变困难或不可能。
发明内容
通过减少或消除用于与例如DDR3 DRAM存储器电路的高速存储器电路通信的信道 之间的偏差，本发明概念排除了现有技术的一个或多个局限。本发明概念可被应用于在测 试存储器电路时使用的测试电路和/或在控制存储器电路时使用的存储器控制器和/或使 用存储器电路的存储器系统。 根据第一方面，本发明概念针对用于校正在与存储器电路通信时使用的多个通信 信道之间的偏差的电路。该电路包括传送电路，用于向多个信道的输入端传送参考信号并 穿过多个信道；以及多个接收电路，用于在多个信道的输入端接收相应的多个反射信号，反
4射信号从多个信道的相应的输出端被反射。检测电路接收反射信号并检测多个信道之间的 相对信号传播时间差。耦连到至少一个信道的延迟电路基于检测到的相对信号传播时间差 设置至少一个信道中的信号传播延迟。 在一些实施例中，电路还包括多个延迟电路，耦连到多个信道，用于基于检测到的
相对信号传播时间差设置多个信道中的多个信号传播延迟。 在一些实施例中，参考信号是阶梯信号。 在一些实施例中，电路是在向存储器电路发送测试信号时使用的外置测试电路。 在一些实施例中，电路是用于控制存储器电路的存储器控制器电路。 在一些实施例中，存储器电路是被测试的装置(DUT)。在一些实施例中，存储器电
路是被测试的DRAM存储器电路。在一些实施例中，存储器电路是被测试的DDR3 DRAM存储
器电路。 在一些实施例中，存储器电路是DRAM存储器电路。在一些实施例中，存储器电路 是DDR3 DRAM存储器电路。 在一些实施例中，多个信道之一是用于传递(communicate)DQS数据选通信号的 信道。在一些实施例中，延迟电路被设置为使得在用于传递DQS数据选通信号的信道中弓| 入90度的相移。在一些实施例中，多个信道之一是用于传递DQ数据信号的信道。
在一些实施例中，多个信道之一是用于传递DQ数据信号的信道。
在一些实施例中，延迟电路是延迟线。在一些实施例中，延迟电路是可编程延迟 线。在一些实施例中，延迟电路是异步可编程延迟线。 在一些实施例中，传送电路包括用于终结信道的输入端的源终结电路(source termination circuit)。在一些实施例中，信道的输出端被配置为在信号被传送穿过信道 时为开路(open circuit)。在一些实施例中，信道的输出端在信号被传送穿过信道时从 存储器电路断开。在一些实施例中，控制在信道的输出端处的存储器电路中的片上终结 (on-die-termination， 0DT)电路，使得信道的输出端被配置为开路。 根据另一方面，本发明概念针对用于控制存储器电路的存储器控制器，存储器控 制器具有用于校正在与存储器电路通信时使用的多个通信信道之间的偏差的去偏能力。存 储器控制器包括传送电路，用于向多个信道的输入端传送参考信号并穿过多个信道；以 及多个接收电路，用于在多个信道的输入端接收相应的多个反射信号，反射信号从多个信 道的相应的输出端被反射。检测电路接收反射信号并检测多个信道之间的相对信号传播时 间差。耦连到至少一个信道的延迟电路基于检测到的相对信号传播时间差设置至少一个信 道中的信号传播延迟。 在一些实施例中，存储器控制器还包括多个延迟电路，耦连到多个信道，用于基于
检测到的相对信号传播时间差设置多个信道中的多个信号传播延迟。 在一些实施例中，参考信号是阶梯信号。 在一些实施例中，存储器电路是DRAM存储器电路。在一些实施例中，存储器电路 是DDR3 DRAM存储器电路。 在一些实施例中，多个信道之一是用于传递DQS数据选通信号的信道。在一些实 施例中，延迟电路被设置为使得在用于传递DQS数据选通信号的信道中引入90度的相移。 在一些实施例中，多个信道之一是用于传递DQ数据信号的信道。
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在一些实施例中，多个信道之一是用于传递DQ数据信号的信道。 在一些实施例中，延迟电路是延迟线。在一些实施例中，延迟电路是可编程延迟
线。在一些实施例中，延迟电路是异步可编程延迟线。 在一些实施例中，传送电路包括用于终结信道的输入端的源终结电路。在一些实
施例中，信道的输出端被配置为在信号被传送穿过信道时为开路。在一些实施例中，信道的
输出端在信号被传送穿过信道时从存储器电路断开。在一些实施例中，控制在信道的输出
端处的存储器电路中的片上终结(ODT)电路，使得信道的输出端被配置为开路。 根据另一方面，本发明概念针对于包括存储器电路和存储器控制器的存储器系
统。存储器控制器被耦连到存储器电路，用于控制存储器电路并具有用于校正在与存储器
电路通信时使用的多个通信信道之间的偏差的去偏能力。存储器控制器包括传送电路，用
于向多个信道的输入端传送参考信号并穿过多个信道；以及多个接收电路，用于在多个信
道的输入端接收相应的多个反射信号，反射信号从多个信道的相应的输出端被反射。检测
电路接收反射信号并检测多个信道之间的相对信号传播时间差。耦连到至少一个信道的延
迟电路基于检测到的信号传播时间差设置至少一个信道中的信号传播延迟。 在一些实施例中，存储器控制器还包括多个延迟电路，耦连到多个信道，用于基于
检测到的信号传播时间差设置多个信道中的多个信号传播延迟。 在一些实施例中，参考信号是阶梯信号。 在一些实施例中，存储器电路是DRAM存储器电路。在一些实施例中，存储器电路是DDR3 DRAM存储器电路。 在一些实施例中，多个信道之一是用于传递DQS数据选通信号的信道。在一些实
施例中，延迟电路被设置为使得在用于传递DQS数据选通信号的信道中引入90度的相移。
在一些实施例中，多个信道之一是用于传递DQ数据信号的信道。 在一些实施例中，多个信道之一是用于传递DQ数据信号的信道。 在一些实施例中，延迟电路是延迟线。在一些实施例中，延迟电路是可编程延迟
线。在一些实施例中，延迟电路是异步可编程延迟线。 在一些实施例中，传送电路包括用于终结信道的输入端的源终结电路。在一些实施例中，信道的输出端被配置为在信号被传送穿过信道时为开路。在一些实施例中，信道的输出端在信号被传送穿过信道时从存储器电路断开。在一些实施例中，控制在信道的输出端处的存储器电路中的片上终结(0DT)电路，使得信道的输出端被配置为开路。
根据另一方面，本发明概念针对用于校正在与存储器电路通信时使用的多个通信信道之间的偏差的方法。根据该方法，向多个信道的输入端传送参考信号并穿过多个信道。在多个信道的输入端接收相应的多个反射信号，反射信号从多个信道的相应的输出端被反射。检测多个信道之间的相对信号传播时间差。基于检测到的相对信号传播时间差设置至少一个信道中的信号传播延迟。 在一些实施例中，该方法还包括基于检测到的相对信号传播时间差设置多个信道中的多个信号传播延迟。 在一些实施例中，参考信号是阶梯信号。 在一些实施例中，该方法还包括向存储器电路发送测试信号。
在一些实施例中，该方法还包括控制存储器电路。
在一些实施例中，存储器电路是被测试的装置(DUT)。在一些实施例中，存储器电路是被测试的DRAM存储器电路。在一些实施例中，存储器电路是被测试的DDR3 DRAM存储器电路。 在一些实施例中，存储器电路是DRAM存储器电路。在一些实施例中，存储器电路是DDR3 DRAM存储器电路。 在一些实施例中，多个信道之一是用于传递DQS数据选通信号的信道。在一些实
施例中，信号传播延迟被设置为使得在用于传递DQS数据选通信号的信道中引入90度的相
移。在一些实施例中，多个信道之一是用于传递DQ数据信号的信道。 在一些实施例中，多个信道之一是用于传递DQ数据信号的信道。 在一些实施例中，由延迟线设置信号传播延迟。在一些实施例中，由可编程延迟线
设置信号传播延迟。在一些实施例中，由异步可编程延迟线设置信号传播延迟。 在一些实施例中，该方法还包括提供用于终结信道的输入端的源终结电路。在一
些实施例中，信道的输出端被配置为在信号被传送穿过信道时为开路。在一些实施例中，信
道的输出端在信号被传送穿过信道时从存储器电路断开。在一些实施例中，控制在信道的
输出端处的存储器电路中的片上终结(ODT)电路，使得信道的输出端被配置为开路。 根据另一方面，本发明概念针对用于控制存储器电路的方法，该方法包括校正在
与存储器电路通信时使用的多个通信信道之间的偏差。根据该方法，向多个信道的输入端
传送参考信号并穿过多个信道。在多个信道的输入端接收相应的多个反射信号，反射信号
从多个信道的相应的输出端被反射。检测多个信道之间的相对信号传播时间差。基于检测
到的相对信号传播时间差设置至少一个信道中的信号传播延迟。 在一些实施例中，该方法还包括基于检测到的相对信号传播时间差设置多个信道中的多个信号传播延迟。 在一些实施例中，参考信号是阶梯信号。 在一些实施例中，存储器电路是DRAM存储器电路。在一些实施例中，存储器电路是DDR3 DRAM存储器电路。 在一些实施例中，多个信道之一是用于传递DQS数据选通信号的信道。在一些实施例中，信号传播延迟被设置为使得在用于传递DQS数据选通信号的信道中引入90度的相移。在一些实施例中，多个信道之一是用于传递DQ数据信号的信道。
在一些实施例中，多个信道之一是用于传递DQ数据信号的信道。
在一些实施例中，由延迟线设置信号传播延迟。在一些实施例中，由可编程延迟线设置信号传播延迟。在一些实施例中，由异步可编程延迟线设置信号传播延迟。
在一些实施例中，该方法还包括提供用于终结信道的输入端的源终结电路。在一些实施例中，信道的输出端被配置为在信号被传送穿过信道时为开路。在一些实施例中，信道的输出端在信号被传送穿过信道时从存储器电路断开。在一些实施例中，控制在信道的输出端处的存储器电路中的片上终结(ODT)电路，使得信道的输出端被配置为开路。
根据另一方面，本发明概念针对存储器系统的方法，其包括提供存储器电路和提供耦连到存储器电路的用于控制存储器电路的存储器控制器，存储器控制器具有用于校正在与存储器电路通信时使用的多个通信信道之间的偏差的去偏能力。存储器控制器(a)向多个信道的输入端传送参考信号并穿过多个信道，(b)在多个信道的输入端接收相应的多个反射信号，反射信号从多个信道的相应的输出端被反射，(c)检测多个信道之间的相对信号传播时间差，以及(d)基于检测到的相对信号传播时间差设置至少一个信道中的信号传播延迟。 在一些实施例中，存储器基于检测到的相对信号传播时间差设置多个信道中的多个信号传播延迟。 在一些实施例中，参考信号是阶梯信号。 在一些实施例中，存储器电路是DRAM存储器电路。在一些实施例中，存储器电路是DDR3 DRAM存储器电路。 在一些实施例中，多个信道之一是用于传递DQS数据选通信号的信道。在一些实
施例中，延迟电路被设置为使得在用于传递DQS数据选通信号的信道中引入90度的相移。
在一些实施例中，多个信道之一是用于传递DQ数据信号的信道。 在一些实施例中，多个信道之一是用于传递DQ数据信号的信道。 在一些实施例中，由延迟线设置信号传播延迟。在一些实施例中，由可编程延迟线
设置信号传播延迟。在一些实施例中，由异步可编程延迟线设置信号传播延迟。 在一些实施例中，该方法还包括提供用于终结信道的输入端的源终结电路。在一
些实施例中，信道的输出端被配置为在信号被传送穿过信道时为开路。在一些实施例中，信
道的输出端在信号被传送穿过信道时从存储器电路断开。在一些实施例中，控制在信道的
输出端处的存储器电路中的片上终结(ODT)电路，使得信道的输出端被配置为开路。 根据另一方面，本发明概念针对用于调整第一和第二通信信道之间的延迟的方
法，该方法包括将第一信号从第一通信信道的传送端传送到第一通信信道接收端；将第
二信号从第二通信信道的传送端传送到第二通信信道的接收端；接收表示在第一通信信道
的传送端处接收到第一信号的反射信号的信号；使用表示在第一通信信道的传送端接收到
第一信号的反射信号的信号，对表示是否已经在第二通信信道的传送端接收到第二信号的
反射信号的信号进行采样。 在一些实施例中，该方法还包括基于对表示是否已经在第二通信信道的传送端
接收到第二信号的反射信号的信号的采样来调整第一和第二信道之一中的延迟。 在一些实施例中，该方法还包括利用表示在第一通信信道的传送端接收到第一
信号的反射信号的信号触发采样。 在一些实施例中，调整延迟以调整第一和第二通信信道之间的信号传播时间偏差。 根据另一方面，本发明概念针对用于调整多个通信信道之间的延迟的方法，该方法包括(a)将第一信号从第一通信信道的传送端传送到第一通信信道的接收端；(b)将第二信号从第二通信信道的传送端传送到第二通信信道的接收端；(c)接收表示在第一通信信道的传送端处接收到第一信号的反射信号的信号；(d)使用表示在第一通信信道的传送端接收到第一信号的反射信号的信号，对表示是否已经在第二通信信道的传送端接收到第二信号的反射信号的信号进行采样；(e)调整第一通信信道中的延迟；以及(f)重复步骤(a)至(e)，直到表示是否已经在第二通信信道的传送端接收到第二信号的反射信号的信号改变状态。 在一些实施例中，第一通信信道是用于携带DQS信号的信道。
在一些实施例中，第二通信信道是用于携带DQ信号的信道。
在一些实施例中，第一和第二信号是阶梯信号。 在一些实施例中，该方法还包括(g)将第三信号从第一通信信道的传送端传送到第一通信信道的接收端；(h)将第四信号从第三通信信道的传送端传送到第三通信信道的接收端；(i)接收表示在第一通信信道的传送端处接收到第三信号的反射信号的信号；(j)使用表示在第一通信信道的传送端接收到第三信号的反射信号的信号，对表示是否已经在第三通信信道的传送端接收到第四信号的反射信号的信号进行采样；(k)调整第三通信信道中的延迟；(l)重复步骤(g)至(k)，直到表示是否已经在第三通信信道的传送端接收到第四信号的反射信号的信号改变状态；以及(m)对于多个通信信道中的每个重复步骤(g)至(l)，其中在步骤(g)至(1)期间，多个通信信道中的每个是第三通信信道。
在一些实施例中，第一通信信道是用于携带DQS信号的信道。
在一些实施例中，第三通信信道是用于携带DQ信号的信道。
在一些实施例中，第三和第四信号是阶梯信号。
根据如附图所示的本发明的优选方面的更具体的描述，本发明的前述和其他特征和优点将变得清楚，附图中，贯穿不同视图，同样的附图标记表示相同的部分。附图不一定按比例，相反，重点放在例示本发明的原理。在附图中，为了清楚，夸张了层和区域的厚度。
图1是用来测试存储器电路的测试系统的示意框图。 图2是例示了用于测试DDR3 DRAM存储器电路的测试系统中写操作期间的定时的时序图。 图3是根据本发明概念对信道间的偏差进行补偿的系统的示意框图。 图4A是本发明概念的实施例的示意图，其中在信道的接收端采用了用来提供反
射信号的假片(dummy waf er)。 图4B是例示在图4A的方法中使用的信号的定时的时序图。
图5A是根据本发明概念的图4A的系统的替代实施例的示意框图。
图5B是例示图5A的配置的系统中的信号的定时的时序图。 图6A包含根据本发明概念的图5A和图5B的系统的详细示意框图，例示了测试电
路中的传送/接收电路(circuitry)和DUT中的传送/接收电路的细节。 图6B包含例示了图6A的电路的操作的信号的时序图。 图6C包含图6A所示的传送电路和接收电路的一部分的示意框图。 图7A是根据本发明概念的测试电路中用来控制去偏延迟的电路的一部分的详细
示意框图。 图7B是根据本发明概念的图7A的虚线中的图7A所示的电路的一部分的详细示意框图。 图7C是例示了根据本发明概念的实施例的检测信道传播时间差以消除信道间偏差的过程的时序图。 图8是例示了根据本发明概念的实施例的测试电路中的延迟和偏差处理电路的细节的示意框图。
图9A包含根据本发明概念的实施例的图8的延迟电路之一的详细示意框图。
图9B是根据本发明概念的实施例的图8的去偏控制电路的详细示意框图。
图10A至图10C是例示了本发明概念的系统中，具体地，图7A和图8的测试电路中的各种信号的时序图。 图10D是例示了根据本发明概念的实施例的用于生成传送使能和接收使能控制信号的电路的示意框图。 图11是根据本发明概念的实施例的去偏控制电路的示意框图，其中信号TXDATO具有相对于TXDAT1提前90度的相位。 图12、图13A、图13B、图14A、图14B包含例示了针对不同情况根据本发明过程的
信道去偏过程的时序图。具体地，图12例示了本发明概念的基本去偏过程。图13A和图
13B例示了DQS信道具有比DQ信道更低的传播时间的情况下的去偏过程。图14A和图14B
例示了 DQS信道具有比DQ信道更高的传播时间的情况下的去偏过程。 图15包含根据本发明概念的实施例的用于减少或消除多个通信信道间的偏差的
方法的流程图。 图16包含根据本发明概念的另一实施例的用于减少或消除多个通信信道间的偏差的方法的流程图。 图17包含根据本发明概念的实施例的利用用来与存储器电路通信控制和数据信号的通信信道中减少的偏差来控制存储器电路的方法的流程图。 图18包含根据本发明概念的实施例的存储器系统中的方法的流程图，其中存储器控制器在多个通信信道上与存储器电路之间来回传输控制和数据信号并且减少或消除了信道间的偏差。 图19A和19B包含根据本发明概念的另一实施例的用于减少或消除多个通信信道间的偏差的方法的流程图。 图20是根据本发明概念的实施例的在存储器控制器中使用本发明的去偏的存储器系统的示意框图。 图21是根据本发明概念的实施例的具有偏差减小的存储器控制器的示意框图。
图22是例示了存储器系统的示意框图，其中根据本发明概念具有偏差减少的存储器控制器与存储器模块上的多个存储器电路连接并控制它们。 图23包含可使用根据本发明概念的存储器控制器的通用处理系统的示意框图。
图24包含使用根据本发明概念的实施例的具有偏差减少的存储器控制器的通用计算机或处理系统的示意框图。 图25是根据本发明概念的与多种类型的存储器装置连接的、根据本发明概念的具有偏差减少的存储器控制器的示意框图，以便例示通信信道上以减小的偏差传输的各种示例信号。 图26是例示了根据本发明概念的实施例的用于测试和/或校准使用AMB的存储器系统的系统的示意框图。
具体实施例方式
图2是例示了用于测试DDR3 DRAM存储器电路的测试系统中写操作期间的定时的时序图。该时序图例示了时钟信号CKdiff、 CMD和ADDR信号、/CS信号、数据信号DQ和数据选通信号DQSdiff 。存在在DDR3 DRAM存储器中使用并基于标准DDR3要求的标准信号。在测试系统中，如图1所示，这些信号沿着接口 18的信道20a-20n传输，以便模拟与DDR3存储器电路14之间的通信。如图2的时序图所示，当在测试环境中的信道之间产生偏差，例如，信道间超过200ps偏差时，则测试DDR3 DRAM的测试系统将不满足DDR3的定时要求，并且测试不正确地工作。类似地，在读操作期间，由于信道间的偏差，难以准确地感测DDR3输出。 图3是根据本发明概念对信道间的偏差进行补偿的系统3000的示意框图。参照图3，系统3000包括信道偏差补偿电路3100，其与可能正被测试的半导体存储器装置3300
进行通信。信道偏差补偿电路3100在信道CH1、 CH2.....CHn上向和从半导体存储器装
置1300传送和接收信号SS1P、 SS2P.....SSnP。例如，信道偏差补偿电路3100在半导体
装置正被测试的情况下从自动测试设备(未示出)、或者在存储器控制器中使用本发明的去偏(de-skewing)能力的情况下从存储器控制器(未示出)中的控制电路接收信号SS1、SS2、. . 、SSn。 参照图3，在校准模式期间，在一个实施例中，信道偏差补偿电路3100使用阶梯信号测量信道的相对传播时间。该电路检测信道之间的传播时间差，并基于传播时间差，设置耦连到每个信道的至少一个可变延迟线的延迟时间。在操作模式下，利用信道中合适设置的延迟，消除信道间的偏差。 根据本发明概念，系统以两个模式操作，即，校准模式和操作模式。在操作模式下，检测信道间的相对偏差。在一个实施例中，这可通过经信道传送阶梯信号来实现。在信道的远端，即，连接到DUT的端，信号被反射并通过所有信道返回来。在传送端，接收返回的反射信号。检测信道中反射的信号的返回时间之间的相对差，从而检测信道的相对信号传播时间。然后使用信道的传播延迟的这个差来确定应该向每个信道中引入的延迟量，从而补偿并因此减少或消除由于传播时间的差导致的偏差。对每个信道确定的延迟被编程到去偏电路中的异步延迟线电路。 在操作模式下，沿着具有校准的、在去偏电路中的异步延迟线电路中被编程的延迟的通信信道来回传输信号。消除信道偏差，使得测试电路生成的信号根据DUT的要求(例如，DDR3 DRAM要求)与DUT通信。 根据本发明概念，存在各种从信道的接收端反射回校准信号、检测信道的传播时间的相对差并设置信道中的延迟以消除信道偏差的途径。根据一个实施例，信道的接收端可被配置为短路。在一个具体实施例中，这可通过将通信信道330连接到"假"片(其上形成有合适的信道连接)而实现。 图4A是本发明概念的实施例的示意图，其中在信道的接收端采用了用来提供反射信号的假片380。图4B是例示在图4A的方法中使用的信号的定时的时序图。参照图4A，示出了测试电路420的一部分，包括用于分别在通信信道330a、330b、330c、330d的传送端传送信号的传送电路424、425、426、427。注意，仅仅示出了四个通信信道和相关电路。将理解的是，本发明概念可应用于任何数目的通信信道。假片380包括导体图(patternofconductors)381，其根据需要连接通信信道，以提供在通信信道的接收端接收到的信号，作为在传送端反射回的信号。
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信道330a、330b、330c、330d携带分别由传送电路424、425、426、427传送的且分 别与传送或传输时间TDO、 TD1、 TD2、 TD3相关联的、分别在信号节点TO、 Tl、 T2、 T3处的传 送信号。信道的传送端还包括接收电路428、429、430、431，其分别接收从信道330a、330b、 330c、330d的接收端返回的反射信号。接收电路428、429、430、431的输出被提供给处理电 路422，其检测进入的返回反射信号并检测信号的接收的相对时间，并使用此信息，检测信 道的相对信号传播时间。使用该检测到的相对传播时间，处理电路420设置异步可编程延 迟线电路的延迟，使得在操作期间，消除由于信号传播时间的差引起的信道间的偏差。
图4B例示了图4A的系统的校准模式下的信号的定时。参照图4A和图4B，如节点 TO处的传送信号S所示，在信道330a的输入端施加信号S，其在一个实施例中是如图4B的 时序图所示的阶梯信号。如图4B所示，在从接收端反射之后在传送端处回来的信号SS2P的 传播时间是传播时间(信道330a的)TD0和(信道330b的)TD1的总和。在从接收端反射 之后在传送端处回来的信号SS3P的传播时间TD2是传播时间(信道330a的)TDO和(信 道330b的)TD1以及表示信道330b和信道330c之间的传播时间差的变量A的总和。在从 接收端反射之后在传送端处回来的信号SS4P的传播时间TD3是传播时间(信道330a的) TDO和(信道330b的)TD1以及表示信道330b和信道330d之间的传播时间差的变量B的 总和。变量A和B表示信道间的传播时间差。即，传播时间TD1和TD2之间的差为A，传播 时间TD1和TD3之间的差为B。由处理电路420使用这些变量来设置各个异步延迟线电路 中的延迟，以消除信道间偏差。 再次参照图4A和图4B，本发明的测试电路420可用于与DDR3 DRAM存储器电路连 接。相应地，测试电路420根据DDR3 DRAM规范产生DQ和DQS信号。根据这些规范，DQS信 号应相对于DQ信号移动90度的相位延迟。根据本发明概念，在提供携带DQS信号的信道 中的偏差减少延迟时使用的异步可编程延迟线被设置为通过DDR3 DRAM规范所要求的DQS 信号的去偏延迟和90度相移。 根据本发明概念的另一个方面，系统的校准配置不同于上面结合图4A和图4B所 述的配置。图5A是根据本发明概念的系统的替代实施例的示意框图。图5B是例示图5A 的配置的系统中的信号的定时的时序图。参照图5A和图5B，在该实施例中，系统包括源终 结的信道330a、330b、330c、330d。 S卩，在测试电路520中，信道在信道的传送端被终结。
根据图5A的实施例，在校准期间，分别在信道330a、330b、330c、330d的每个传送 端，在节点TO、 Tl、 T2、 T3处传送阶梯信号S作为信号SS1P、 SS2P、 SS3P和SS4P。由于接收 端处的开路终结(open termination)，每个阶梯信号S分别沿着它自己的信道330a、330b、 330c、330d反射回来。信道330a、330b、330c、330d分别携带由传送电路524、525、526、527分 别传送且分别与传播时间TD0、TD1、TD2、TD3相关联的传送信号SS1P、SS2P、SS3P和SS4P。信 道的传送端还包括接收电路528、529、530、531，其分别接收从信道330a、330b、330c、330d 的接收端返回的反射信号。接收电路528、529、530、531的输出被提供给处理电路522，其检 测进入的返回反射信号并检测信号的接收的相对时间，并使用此信息检测信道的相对信号 传播时间。使用该检测到的相对传播时间，处理电路520设置异步可编程延迟线电路的延 迟，使得在操作期间消除由于信号传播时间的差引起的信道间的偏差。
图5B例示了图5A的系统的校准模式下的信号的定时。参照图5A和图5B，如传送 信号SS1P、SS2P、SS3P和SS4P所示，在信道330a、330b、330c、330d的输入端施加信号S，其在一个实施例中是如图5B的时序图中所示的阶梯信号。如图5B所示，信号S到接收端的 传播时间是TD0。由此，从传送端到接收端再回到传送端的总传播时间是2TD0。同样，SS1P 到接收端的传播时间是TD1 = TDO+TA，从而从传送端到接收端再回到传送端的总传播时间 是2TD1 = 2 (TDO+A)，其中A表示信道330a和330b之间的传播时间差。这种求信道间的相 对传播时间的方法也可应用于其余信道。例如，SS2P从传送端到接收端再回到传送端的总 传播时间是2TD2 = 2(TD0+B)，其中B表示信道330a和330c之间的传播时间差。SS3P从 传送端到接收端再回到传送端的总传播时间是2TD3 = 2(TD0+C)，其中C表示信道330a和 330d之间的传播时间差。由处理电路520使用变量A、 B和C来设置各个异步延迟线电路 中的延迟，以便消除信道间偏差。注意，阶梯信号S的幅度是VDD，而由于传送端处的终结， 信号SS1P、SS2P、SS3P和SS4P的幅度是VDD/2。接收端处信号DES1、DES2、DES3和DES4的 幅度是VDD。 本发明的该方法提供了几个优点。例如，如上所述，变量A、B和C提供对于单次穿 过信道的信道间传播时间差的测量。然而，本发明的该方法实际上检测两次时间差A、 B和 C，这是因为传播时间差是针对通过信道的信号S的两次穿过。因为检测信道间传播时间差 两次，所以该测量提供了差检测的双倍的解。这带来了传播时间差更准确的检测、信道中延 迟的更准确的设置，因而带来了更有效的偏差减少/消除。而且，通过检测返回传送端的信 号的幅度，与传播时间差同时检测到接收端处的负载。 图6A包含根据本发明概念的图5A和图5B的系统的详细示意框图，例示了测试 电路520中的传送/接收电路和存储器电路580中的传送/接收电路的细节。图6B是 例示了图6A的电路的操作的信号的时序图。在该示例图中，应用于DDR3 DRAM配置，信道 330a(CHl)携带DQS数据选通信号，信道330b(CH2)携带数据信号DQ〈0>，信道330c (CH3) 携带数据信号DQ〈1〉。参照图6A，为了容易例示，系统被示出为具有三个信道330a(CHl)、 330b(CH2) 、330c(CH3)。应理解，根据本发明概念，实际可能在系统中包括更多的信道。
参照图6A和图6B，测试电路520中的传送/接收电路包括分别连接到信道 330a(CHl) 、330b(CH2) 、330c(CH3)的传送器电路524、525、526以及接收电路528、529、530。 接收电路被配置为比较器。根据本发明概念的偏差减少校准部分地由校准复用器592控 制。参考电压生成器在施加到复用器592的选择控制输入的校准使能信号CAL_EN的控制 下，生成要施加到接收比较器电路528、529、530的反相输入的两个不同参考电压。参考电 压生成器生成具有VDD电压电平一半电平的第一参考电压，以及具有VDD电压电平四分之 三电平的第二参考电压。在偏差减少校准期间，CAL—EN信号为有效高(active high)，并且 3/4VDD参考电压被施加到比较器电路528、529、530的反相输入。在正常操作期间，CAL_EN 信号为无效低(inactive low)，并且1/2VDD参考电压被施加到比较器电路528、529、530。
如上所述，在本发明概念的该实施例中，信道330a、330b、330c的接收端以开路终 结。这可通过在校准期间断开DUT 580实现。在一种替代配置中，如图6A所示，利用可控 片上终结(on-die termination, ODT)电路制造存储器电路580，其包括传送电路593、594、 595和接收电路596、597、598。在校准期间，ODT电路被设置为使得信道的接收端处的终 结是开路配置，从而使得到达信道接收端的信号(即，DES1、 DES2、 DES3)反射回信道的传 送端。1/2VDD电压电平也由ATE施加到接收比较器596、597、598的反相输入。可由生成 施加到接收电路596、597、598的1/2VDD电压电平的同一源生成施加到校准复用器592的
131/2VDD电压电平。可替换地，可由不同的源生成1/2VDD电压电平。 应注意，尽管这里将测试电路520描述为ATE的一部分或与ATE连接，但在没有任 何测试装置或环境的正常存储器操作期间，测试电路520可以是在控制诸如存储器580的 存储器时使用的存储器控制器的一部分。而且，DUT580可以是存储器装置，如DRAM装置， 在没有任何测试装置或环境的正常操作环境下操作。 参照图6A和图6B，当要进行校准时，向传送电路524、525、526施加信号S，其在 一个实施例中是如图6B的时序图所示的阶梯信号。以VDD的电平施加该信号。用于信道 330a(CHl)的传播时间被表示为TDS ;信道330b (CH2)的传播时间被表示为TDO ;以及信道 330c(CH3)的传播时间被表示为TD1。参照图6B的时序图，当校准开始时，CAL_EN信号变 为有效高。在短的延迟后，接收使能信号RX—EN变为有效高，以使得接收比较器528、529、 530能接收和处理从信道的接收端反射的返回信号。使用信道330a(CHl)上的DQS信号作 为例子，当反射信号返回时，其电平为3/4VDD，从而接收比较器528启动(trip)并切换到有 效高，其由测试电路520的处理电路检测到。在其余信道中进行相同的过程，从而处理电路 检测到信道中的相对传播时间。 图6C包含图5A所示的传送电路(524、525、526、527)和接收电路(528、529、530、 531)的一部分的示意框图。注意，通过例子的方式，在图6C中例示了生成信号SS1P的信道 330a的电路524、528。图6C例示了用来控制信道330a上的信号SS1P的传送的电路，包括 校准信号S和用来控制在信道的接收端处的存储器电路DUT 580的片上终结能力的控制信 号。图6C还例示了本发明的源终结特征。 参照图6C，该电路包括上拉控制电路2000和下拉控制电路2002。上拉控制电 路2000的输出被施加到P MOSFET MP1的栅极，而下拉控制电路2002的输出被施加到N MOSFET MN1的栅极。P MOSFET MP1被连接在电压VDD和电阻Rl的一端之间。电阻Rl的 另一端连接到节点NIl，节点NIl连接到信道330a。当上拉控制电路2000的输出为低时，P MOSFET MP1导通，从而通过电阻R1上拉连接到信道330a的节点Nil。N MOSFET MN1被连接 在地电压和电阻R2的一端之间。电阻R2的另一端连接到节点NIl。当下拉控制电路2002 的输出为高时，N M0SFET丽l导通，从而通过电阻R2下拉连接到信道330a的节点NIl。
上拉控制电路2000接收S信号、传送使能阻挡(transmit enable bar)信号TX_ EN—B和片上终结使能控制信号0D乙EN。 S信号被施加到反相电路2004的输入，而反相电路 2004的反相输出被施加到NOR(或非)门2006的输入。TX_EN_B信号被施加到NOR门2006 的另一输入。NOR门2006的输出被施加到另一N0R门2008的第一输入。0D乙EN信号被施 加到NOR门2008的第二输入。TX_EN_B信号根据其状态，允许向节点Nil和在信道330a上 传送S信号或0DT—EN信号。当要控制信道接收端处的0DT电路时，适当地激活0DT_EN信 号。当要在信道330a上传送信号，例如根据本发明实施例的阶梯校准信号时，适当地激活 S信号。 下拉控制电路2002接收S信号、传送使能信号TX—EN和片上终结使能阻挡控制信 号0DT_EN_B。 S信号被施加到反相电路2010的输入，而反相电路2010的反相输出被施加 到NAND(与非)门2012的输入。TX—EN信号被施加到NAND门2012的另一输入。NAND门 2012的输出被施加到另一 NAND门2014的第一输入。0DT_EN_B信号被施加到NAND门2014 的第二输入。TX_EN信号根据其状态，允许向节点Nil和在信道330a上传送S信号或0DT_
14EN—B信号。当要控制信道接收端处的ODT电路时，适当地激活ODT—EN—B信号。当要在信道 330a上传送信号，例如根据本发明实施例的阶梯校准信号时，适当地激活S信号。
参照图6C，当ODT—EN信号为高时，激活正常接收操作。当ODT_EN信号为低时，激 活去偏校准进程。当TX—EN信号为有效高时，激活正常传送操作和去偏校准过程。参考电压 VREF在正常操作期间被设置为1/2VDDQ的值，并且在去偏校准进程期间被设置为3/4VDDQ 的值。 图6C的接收电路包括比较器2016。比较器2016的正相输入连接到节点NI1，而 比较器2016的反相输入连接到参考电压VREF。比较器比较信道330a和节点NIl上的信号 与参考电压VREF，以识别信道330a上的信号。 图7A是根据本发明概念的实施例的用来控制去偏延迟的测试电路520中的电路 的一部分的详细示意框图。具体地，图7A包含测试电路520中的延迟电路和传送/接收电 路的示意框图。图7B是根据本发明概念的实施例的图7A的虚线中的图7A所示的电路的 一部分的详细示意框图。 参照图7A，如上所述，电路包括用于向信道330传送信号的传送电路524、525、526 以及比较器528、529、530形式的接收电路。参考电压信号VREF被施加到比较器528、529、 530的反相输入。当进入的信号超出参考电压VREF时，比较器通过将状态从无效低变为有 效高，发出跨越(crossover)的信号。在施加到比较器的接收使能控制信号RX_EN的控制 下，来自比较器528、529、530的输出信号由各自的异步可变延迟线电路615、616、617接收。 接收使能控制信号RX_EN以及在测试电路520的去偏电路中使用的所有控制信号由去偏控 制块618生成。去偏控制块618根据本发明概念控制去偏功能。 用来测试DUT的信号在ATE和/或测试电路520中生成，并被施加到图7A的电路 以传送给DUT。在DDR3 DRAM存储器电路的情况下，这些信号包括但不限于数据信号DQ〈ft〉、 数据选通控制信号DS、 CMD信号、ADDR信号和REFCLK信号。为简化图示，图7A的框图仅 仅示出了信号D〈0>、 Q〈0>、 D〈l>、 Q〈l>、 D〈n:0〉和DS。图7A顶部例示的用来经由通信信道 330a通信的信道用于数据选通信号DQS。图7A所示的分别用来经由通信信道330b和330c 通信的第二和第三信道分别用于DQ〈0>和DQ〈1>。 在顶部DQS信道中，在n输入AND(与)门614处接收信号D〈n:0〉， AND门614将 其输出提供给有限状态机(FSM)611的输入。FSM 611提供根据本发明概念生成的控制数 据以设置延迟线电路615中的延迟，从而消除信道间偏差。在第二和第三所示信道中，D〈0〉 和D〈1〉数据信号被提供给各自的FSM 612、613，并且FSM 612、613施加将根据本发明概念 生成的控制数据以设置各自的延迟线电路616、617，从而消除信道间偏差。
每个DQ信道包括感测放大器622、623，其分别感测来自延迟线616、617的信号，并 将信号转发到测试电路520中的处理电路。DQS信道和DQ信道每个都包括D触发器619、 620、621，其分别接收信号DS、 Q〈0>、 Q〈l>，并将信号分别转发到延迟线电路615、616、617， 以跨过各自的信道330a、330b、330c传送。注意，DS/DQS信道不包括感测放大器。这是因 为由DQ信道中的感测放大器622、623感测DQS信道中接收的信号。根据本发明概念，当反 射的校准信号从信道330a的接收端返回时，其被送到感测放大器622、623以进行检测，从 而检测DQS信道和DQ信道之间的传播时间差。即，根据本发明概念的实施例，使用DQS信 道信号作为基线信号来执行信道的去偏，并且基于与DQS信道信号之间的比较，计算和实现其他信道的延迟。 参照图7A和图7B，每个信道中的异步可变延迟线电路615、616、617包括串联的多 个缓冲延迟元件631。每个延迟元件631具有预定时间延迟，使得延迟线电路615、616、617 可编程为在从延迟元件631链的输入到延迟元件631链的输出的信号中提供期望的时间延 迟。 在延迟线电路615、616、617的配置中，使用相同的延迟元件631链为进入和出去 的信号提供期望的延迟。即，当信号正被输出到通信信道(例如，DQ信号，即Q信号)时， 该Q信号被施加到D触发器619、620、621的输入。D触发器619、620、621的输出被施加到 可控三态通路缓冲器(passbuffer)637的输入，通路缓冲器637由在传送操作期间为有效 高的TX—EN信号使能。Q信号由通路缓冲器637输出到延迟元件链的输入端。根据被编程 到延迟元件631链的延迟来延迟信号，并且延迟后的信号被施加到由TX_EN控制信号控制 的反相三态通路缓冲器633的输入。因为TX—EN在传送操作期间为有效高，所以信号穿过 三态通路缓冲器633到传送缓冲器634，到传送电路524、525、526，然后到信道330a、330b、 330c。注意，当TX—EN为有效高时，FET 638活跃，从而接收三态缓冲器632的输出被禁止。 结果，正传送的信号不能被施加到感测放大器622、623。 相反，当信号正从通信信道输入时，例如，DQ信号，即D信号，接收使能控制信号 RX—EN是有效高，而TX—EN信号是无效低。比较到达接收电路528、529、530的信号与参考 信号VREF。当进入的信号超出参考信号VREF时，接收电路528、529、530的输出是有效高。 该信号被传递到由RX—EN信号控制的三态通路缓冲器636，由于其活跃高状态，其将进入的 信号传递到延迟元件631链的输入端，延迟元件631链延迟信号并将延迟后的信号施加到 由RX_EN信号控制的三态通路缓冲器632。被使能的三态通路缓冲器632将信号传递给感 测放大器622、623，其将信号输出到测试电路520的处理电路，作为输入D信号。
仍然参照图7A和图7B，在去偏校准期间，在传送电路524、525、526处施加信号 S(其在一个实施例中是阶梯信号)作为信号T。在短的延迟后，接收使能控制信号RX—EN 从无效低转变为有效高，从而可接收返回的反射信号。反射信号被施加到接收比较器528、 529、530的正相输入，从而当它们超出在接收比较器528、529、530的反相输入处施加的参 考电压VREF(如上所述，其在校准期间为3/4VDDQ)时，接收比较器输出到活跃高的转变。这 些比较器输出信号被传递到它们各自的异步延迟线电路615、616、617，其如上所述延迟信 号并输出延迟后的信号，它们在该示例图示中被称为DQS_R、 DQ_R0、 DQ_R1。这些延迟后的 信号被施加到检测它们的到达的相对时间的感测放大器622、623的输入。如上所述，根据 本发明概念，DQS_R信号被施加到感测放大器622、623，从而感测放大器检测DQS信道和各 个DQ信道之间的传播时间差。 图7C是例示了根据本发明概念的实施例的检测信道传播时间差以消除信道间偏 差的过程的时序图。参照图7A至图7C，根据图7C所示的示例实施例，在DDR3 DRAM中，必 须兼容测试电路520生成的信号的高频操作可以在1. 6Gbps。根据该实施例，在去偏进程 中，使用校准时钟信号CCLK。例如，时钟信号CCLK可以是800MHz时钟信号。如图7C的时 序图所示，生成DQS_T信号以沿着DQS信道传送，其在一个实施例中是阶梯信号。如图7A 所示，返回的反射信号DQS_R由异步可变延迟线615输出。同样，生成数据信号DQ_T〈#>信 号以沿着DQ信道传送。如图7A所示，返回的反射信号DQ—R〈ft〉由它们各自的异步可变延迟线616、617输出。根据本发明概念，如图7C的时序图所示，生成具有相对于DQ_T〈#>信 号的180度提前相移的信号DQS_T。结果，如时序图所示，接收的DQS—R和DQ_R〈#>信号在 它们各自的延迟线615、616、617的输出处是同相的。这通过将DQS信道的延迟线615设置 为具有90度延迟相移从而使得来回于信道接收端的DQS信号经历了总共180度的延迟相 移来实现。与DQS—T信号和DQSe信号相比较，在图7C的时序图中示出了90度相移。在信 号的每条路径上，引入90度的延迟相移。如上所述，DQSe和DQe〈e〉信号还显示出在信号 的传送端的检测所要求的反射信号的3/4VDDQ幅度。 如以下结合本发明概念的其他实施例详细描述的，根据本发明概念引入到DQS信 道中的90度延迟相移向本发明提供了重要的优点。例如，尽管目前已经结合BOT测试电路 描述了本发明，但本发明也可应用于可在存储器系统中使用以控制例如DDR3 DRAM存储器 电路的存储器电路的存储器控制器电路。本发明概念的存储器控制器电路利用这里描述的 校准方法，检测存储器控制器和存储器装置之间的通信信道间的相对信号传播时间。同样， 根据本发明概念的存储器控制器还使用这里描述的异步延迟线，以基于传播时间差的检测 来校正信道间偏差。利用根据本发明概念引入DQS信道中的90度延迟相移，存储器控制器 根据要求该90度相移延迟的DDR3规范来操作。在结合诸如DRAM的DDR3存储器使用的传 统存储器控制器中，需要特殊的锁相环(PLL)或延迟锁定环(DLL)提供DQS信号中的90度 相移。利用根据本发明概念内置到延迟电路中的90度相位延迟，消除了对这样的特殊PLL 或DLL的需要。根据本发明概念的存储器控制器可操作来使用0度时钟传送DQS和DQ信 号。 图8是例示了根据本发明概念的实施例的测试电路520中的延迟和偏差处理电路 的细节的示意框图。参照图8，测试电路包括传送/接收电路653，用于向和从包括但不限于 DSQ信道330a、 DQ〈0>信道330b和DQ〈1>信道330c的通信信道330传送和接收信号。注 意，为容易图示，图8中示出了仅仅两个DQ信道。将理解的是，本发明概念可应用于任何数 目的DQ信道。传送/接收电路653包括上述传送电路524、525、526和接收电路528、529、 530。测试电路520还包括延迟电路652，其包括上述异步可变延迟线电路615、616、617。测 试电路520还包括延迟控制电路651和去偏控制电路618。将不重复具有相同附图标记的 元件的描述。 参照图8，延迟控制电路651在去偏校准模式下操作，以将测试信号(其在一个 实施例中是阶梯信号)转发到信道330。在正常模式下，去偏控制电路操作来将诸如DQS、 DQ〈0〉、DQ〈1〉等的操作信号转发到信道330。为此，去偏控制电路包括被控制以选择校准信 号或操作信号的复用器655、656、657。操作信号被施加到复用器655、656、657的第一输入， 而去偏校准信号被施加到复用器655、656、657的第二输入。具体地，去偏校准信号TXDATO 被施加到DQS信道的复用器655的第二输入，而去偏校准信号TXDAT1被分别施加到DQ〈0> 和DQ〈1〉信道的复用器656、657的第二输入。诸如上述CAL—EN信号的模式选择信号被施加 到复用器655、656、657的选择输入。在校准期间，CAL_EN信号是有效高，从而复用器655、 656、657选择去偏校准信号。在正常模式期间，CAL—EN信号是无效低，从而复用器655、656、 657选择操作信号。在校准期间，TXDATO信号由复用器655输出到延迟线电路615，作为信 号DQS_T，并且TXDAT1信号分别由复用器656、657输出到延迟线电路616、617，分别作为信 号DQ_T〈0>、DQ_T〈1>。延迟后的信号分别由延迟线电路615、616、617施加到传送电路524、525、526，作为校准信号S1、S2、S3。 从信道330a、330b、330c的接收端返回的信号被分别施加到接收电路比较器528、 529、530。表示反射信号的返回的比较器输出被分别输出到延迟线电路615、616、617，作为 信号RS1、 RS2、 RS3。延迟线电路615、616、617将延迟施加到如上所述的信号，并输出延迟 后的信号DQS_R、 DQ_R〈0>、 DQ_R〈1>。延迟后的DQ信道信号DQ〈0>、 DQ〈1>被分别施加到触 发器661、662的数据输入。延迟后的DQS信道信号DQS—R被施加到触发器661、662的边 沿触发时钟输入，从而当DQS_R信号返回时，其将DQ〈0>、 DQ〈1>分别对准(clock)到触发 器661、662的输出。每个信道包括延迟和校准控制电路658、659、660。用于DQS信道的延 迟和校准控制电路658接收AND门654的输出，而分别用于DQ〈0>和DQ〈1>信道的延迟和 校准控制电路659、660分别接收触发器661、662的输出。延迟和校准控制电路基于表示信 道间的相对信号传播时间差的这些接收信号，生成用于它们各自信道的合适的延迟控制信 号，并分别在延迟控制信号CDL1、 CDL2、 CDL3中将延迟施加到延迟线电路615、616、617，用 来设置信道的延迟以消除信道偏差。 根据以下描述，触发器661、662按照本发明概念操作。当DQS—R信号从活跃低状 态转变为活跃高状态时，表示利用来自延迟电路615的施加到信号的延迟接收返回的反射 DQS信号。该转变将DQ—R〈0〉、DQ—R〈1〉信号对准到它们各自的触发器661、662的输出。如 果被传送到DQ信道中到接收端的校准信号在DQS—R信号对准触发器的时间之前已经返回， 其中由延迟电路616、617施加了它们各自的延迟，则DQ_R〈0>、 DQ_R〈1>信号将处于活跃高 状态，因而，被施加到延迟和校准控制电路659、660的触发器661、662的输出将为高。如果 另一方面DQ—R〈0〉、 DQ—R〈1〉信号为低，表示他们各自的延迟后的校准信号还未返回，则通 过触发器661 、662对准到延迟和校准控制电路616、617的信号将为低。由此，通过对准触 发器661、662， DQS—R对DQ_R〈0>、 DQ_R〈1>信号的状态采样，以确定在反射回DQS校准信号 的时间之前，它们各自的校准信号是否已经被反射回来。以此方式，检测DQS信道和DQ信 道之间的每个相对传播时间差。通常，当DQS—R进行采样，即，对准触发器661、662时，每个 DQ_R〈0>、DQ_R〈1>可以是高或低。如果DQ—R信号值在采样时为低，则该信道具有比DQS信 道更长的传播时间，而如果信号为高，则该信道具有比DQS信道更短的传播时间。每个DQ 信道的这些指标中的每个，即，信道是否具有更长(DQ—R二低)或更短(DQ—R二高)传播时 间，被施加到各自的用于信道的延迟和校准控制电路659、660的输入。基于这些指标，校 准控制信号CDL2、 CDL3被生成并分别被施加到用于DQ〈0>、 DQ〈1>信道的延迟线电路616、 617，以适当地增加或减小该信道的延迟。触发器661、662的输出还被施加到AND门654的 输入，其对来自触发器661、662的信号进行逻辑AND操作，并将AND操作的结果施加到延迟 和校准控制电路658，使得可生成并向用于DQS信道的延迟线电路615施加延迟控制信号 CDL1。 AND门654的输出为低，除非两个(全部)DQ_R信号均为高。即，如果任何DQ—R信号 为低，即，如果任何DQ信道具有比DQS信道更长的传播时间，则施加到用于DQS信道的延迟 和校准控制电路658的信号为低。仅仅在所有DQ—R信号为高，由此表示DQS信道的传播时 间比所有DQ信道更长的情况下，AND门的输出才为高，因而施加到用于DQS信道的延迟和 校准控制电路658的信号才为高。用于DQS信道的延迟和校准控制电路658根据DQS信道 和DQ信道的传播时间之间的期望关系，使用该信号调整用于DQS信道的延迟线615中的延 迟。根据本发明概念的一个方面，用于DQS信道的延迟线615中的延迟被设置为相对于DQ信道引入90度延迟相移，以符合DDR3规范。可基于信道的期望相对传播时间，经由延迟和 校准控制电路658实现其他延迟调整。 图9A包含根据本发明概念的实施例的图8的延迟电路之一 (具体地，延迟电路 617)的详细示意框图。由异步延迟线678通过三态可控通路缓冲器电路674接收RS3输入 信号，三态可控通路缓冲器电路674被控制以允许由接收使能信号RX_EN将信号RS3施加 到延迟线678。延迟线678的输出被通过三态反相缓冲器673和反相缓冲器671传输到信 道。当传送使能控制信号是活跃高时，三态缓冲器673被使能，从而输出信号被输出到信道 作为信号S3。当接收使能信号RX—EN是活跃高时，三态反相缓冲器672被使能。延迟线的 输出还连接到另一三态通路缓冲器676，其由接收使能控制信号RX—EN控制。当从信道接收 到信号并且RX_EN信号是有效高时，缓冲器676被使能，从而信号出现在缓冲器676的输出 处作为信号DQ—R。当信号被传送到信道并且传送使能信号为有效高时，FET 677禁止缓冲 器676的输出。DQ—T信号被施加到另一三态通路缓冲器675的输入。当DQ_T信号要被传 输到信道用于传送时，TX_EN为有效高，从而DQ_T由缓冲器675施加到延迟线678。根据本 发明概念由延迟控制信号CDL3设置延迟线中的延迟。 图9B是根据本发明概念的实施例的生成去偏校准信号TXDATO和TXDAT1的图8 的去偏控制电路的详细示意框图。参照图9B，去偏控制电路618包括多个D触发器级679， 例如，如图9B所示的11个D触发器级679。第一至第十级的每个的Q输出被施加到下一级 的D输入。第十一级的QB输出连接到第一级的D输入。通过反相缓冲器681从第九级的 QB输出得到TXDATO信号，并且通过反相缓冲器680从第十级的QB输出得到TXDAT1信号。 系统时钟信号CLK被施加到第八级的CK输入，并且反相时钟信号CLKB被施加到第九级的 CK输入。结果，TXDATO和TXDAT1信号周期性地每十个时钟信号CLK的周期改变状态，并具 有180度相位差。 图IOA至图IOC是例示了本发明概念的系统中(具体地，图7A和图8的测试电路 520中)的各种信号的时序图。参照图10A，例示了时钟信号CLK、DQ信号和DQS。图10A的 时序图示出了 DQS信号相对于DQ数据信号的90度的延迟相移。如上所述，在这里描述的 测试电路被配置为用于根据本发明概念控制存储器(诸如DDR3 DRAM存储器)的存储器控 制器时，该内置90度相位延迟是有用和有利的。 图10B例示了 DQS、 DQS_T、 DQS_R、 DQ〈0>、 DQ_T、 DQ_R和CLK信号的相对定时。如 时序图所示并如上所述，DQS—T信号相对于DQ_T信号领先180度。而且，根据本发明概念， DQS信号被示出为相对于DQ〈0>信号具有90度相位迟延。同样，在本发明概念应用于用来 控制存储器(诸如DDR3 DRAM存储器)的存储器控制器时，该相位延迟有用和有利。对2TD 的引用表示从信道的传送端传送到信道的接收端再回到信道的传送端的信号中的传播时 间。 图IOC例示了 CLK信号、TXDAT(TXDATO或TXDAT1)信号、S(S2或S3)信号、 DQ(DQ〈0〉或DQ〈1〉)信号、TX—EN信号和RX—EN信号的相对定时。如上所述，S信号被从 TXDAT信号延迟了 DELAY1。而且，TXDAT信号是周期性信号，其每十个CLK信号的周期改变 状态，S卩，TXDAT信号的周期是CLK信号的周期的20倍。 图10D是例示了根据本发明概念的实施例的用于生成TX—EN和RX—EN信号的电路 685的示意框图。参照图10C的时序图和图10D的框图，电路685包括AND门684，其接收信号S3和TXDAT1信号。AND运算的结果被输出为RX_EN信号。从AND门684输出的信号 还被施加到反相缓冲器683，其输出反相信号作为TX—EN信号。 如贯穿本发明概念的本说明书所述，本发明概念的一个特征是在携带DQS数据选 通信号的信道中相对于携带DQ信号的信道引入90度的相移。本发明概念的该特征使得可 应用于如这里所述用于控制存储器(诸如DDR3存储器)的存储器控制器。在这样的存储 器控制器中，不需要如传统的存储器控制器中那样的特殊PLL或DLL电路来提供所要求的 相移。然而，应注意，本发明概念可应用于任何相移，即，不只是90度相移。例如，本发明概 念可应用于根据例如图形双倍数据速率版本5(GDDR5)规范或极端数据速率(XDR)规范或 四倍数据速率(QDR)规范操作的系统。在这样的系统中，要求DQS数据选通信号和DQ数据 信号之间45度的相移。根据本发明概念，与DQS信道相关联的延迟线中的相移可设置为45 度。根据本发明概念的偏差减少/消除可如这里所述地应用于消除信道间偏差。
返回参照图8和图9B，在要使用45度相移的情况下，生成两个去偏校准信号 TXDATO和TXDAT1，使得TXDATO与TXDAT1相比具有90度提前的相位。这通过以与图8和 图9B中所示不同的配置连接这些图中的去偏控制电路的触发器来实现。具体地，图ll是 根据本发明概念的实施例的去偏控制电路618a的示意框图，其中信号TXDATO具有相对于 TXDAT1提前90度的相位。参照图ll，去偏控制电路618a包括多个D触发器级679a，例如， 如图ll所示的11个D触发器级679a。第一至第十级的每个的Q输出被施加到下一级的D 输入。第十一级的QB输出连接到第一级的D输入。从第十级的Q输出得到TXDATO信号， 并且从第九级的Q输出得到TXDAT1信号。系统时钟信号CLK被施加到除第十级外的所有 级的CK输入，并且反相时钟信号CLKB被施加到第十级的CK输入。结果，TXDATO和TXDAT1 信号周期性地改变状态，并具有90度相位差。 图12、图13A、图13B、图14A、图14B包含例示了针对不同情况根据本发明过程的 信道去偏过程的时序图。具体地，图12例示了本发明概念的基本去偏过程。图13A和图13B 例示了 DQS信道具有比DQ信道更低的传播时间并被称为短信道的情况下的去偏过程。图 14A和图14B例示了 DQS信道具有比DQ信道更高的传播时间并被称为长信道的情况下的去 偏过程。注意，图12、图13A、图13B、图14A、图14B的时序图例示了三个DQ信道，即DQ〈0>、 DQ〈1〉和DQ〈2〉。注意，为容易图示，如同前面仅仅示出了两个DQ信道的描述和附图，仅仅 示出了三个信道。将理解的是，本发明概念可应用于任何数目的DQ信道。
参照图12， DQS—R信号被示出为到达去偏参考时间。期望的是，所有DQS_R、 DQ_ R〈0>、DQ_R〈1>、DQ_R〈2>同时到达去偏参考时间，从而消除信道间偏差。因而，如图12中的 箭头所示，期望调整DQ〈0>、 DQ〈1>、 DQ〈2>信道中的延迟，使得它们全部到达去偏参考时间。
通常在两个步骤中执行根据本发明概念的偏差消除过程，S卩，粗调步骤和细调步 骤。在粗调步骤期间，首先调整DQS信道中的延迟，以在时间上将其与至少一个DQ信道对 齐。当这个完成时，执行细调步骤，以调整DQ信道中的延迟，使得它们都与DQS信道对齐并 彼此对齐。 参照图13A，例示了 DQS短信道情况。在此情况下，当DQS_R信号转变为高状态以 对准触发器，例如，图8的触发器661、662时，至少一个DQ—R信号还未转变为高状态，从而 AND门654的输出为低，表示DQS信道具有比至少一个DQ信道更短的传播时间。为补救这 一点，在粗调步骤期间，如图13A中的箭头所示，响应于来自延迟和校准控制电路658的控
20制信号，将附加延迟引入到DQS信道中的延迟线615中。该过程继续重复，其中多个校准信 号通过信道传送并通过信道反射回来，并且DQS信道中的延迟增加，直到AND门的输出为有 效高，由此表示所有DQ—R信号在DQS—R信号到达时为高。在图13A所示的具体例子中，这 将在DQS_R信号基本与DQ_R〈2>信号对齐时发生，允许与通过其触发器对准信号有关的某 一延迟。由此，在该首先的粗调步骤中，DQS信道被延迟为在时间上与具有最长传播时间的 DQ信道(在此情况下为DQ_R〈2>)对齐。 接着，如图13B中的箭头所示，执行细调步骤，以在时间上将所有DQ—R信号与DQS— R信号对齐并彼此对齐。如图13B所示，在粗调步骤之后，DQS_R信号在时间上与DQ_R〈2> 信号对齐。因为校准继续，其中通过信道重复传送校准信号并且根据它们的返回检测反射 信号，DQS_R信号继续通过它们各自的触发器对准DQ_R〈0>、 DQ_R〈1>、 DQ_R〈2>信号，触发 器的输出被施加到各自的延迟和校准控制电路，例如图8中的659、660。因为DQS—R信号 在DQ_R〈0>和DQ_R〈1>信号转变为活跃高之后转换为活跃高，所以它们的触发器的高输出 被施加到它们各自的延迟和校准控制电路，其生成并向它们各自的延迟线电路转发延迟控 制信号，以增加DQ〈0>和DQ〈1>信道中的延迟。因为DQS—R和DQ_R〈2>已经在时间上对齐， 所以这些信道的延迟没有改变。该过程继续，直到每个信号DQ_R〈0>和DQ_R〈1>转变为活 跃的低，表示它们不再在对准它们的触发器的DQS—R信号之前到达。此时，所有DQS_R、DQ_ R〈0>、DQ_R〈 1 >、DQ_R〈2>在时间上对齐。结果，消除了由于信道间的不同传播时间而引起的 信道间偏差。 参照图14A，例示了 DQS长信道情况。在此情况下，当DQS—R信号转变为高状态以 对准触发器，例如，图8的触发器661、662时，所有的DQ—R信号均已转变为高状态，从而AND 门654的输出为高，表示DQS信道具有比所有DQ信道更长的传播时间。为补救这一点，在粗 调步骤期间，如图14A中的箭头所示，响应于来自延迟和校准控制电路658的控制信号，将 延迟的减小引入到DQS信道中的延迟线615中。该过程继续重复，其中多个校准信号通过 信道传送并通过信道反射回来，并且DQS信道中的延迟减少，直到AND门的输出为无效低， 由此表示至少一个DQ—R信号在DQS—R信号到达时为低。在图14A所示的具体例子中，这将 在DQS_R信号基本与DQ_R〈2>信号对齐时发生，允许与通过其触发器对准信号有关的某一 延迟。由此，在该首先的粗调步骤中，减小DQS信道中的延迟使得DQS_R信号在时间上与具 有最短传播时间的DQ信道(在此情况下为DQ_R〈2>)对齐。 接着，如图14B中的箭头所示，执行细调步骤，以在时间上将所有DQ—R信号与DQS— R信号对齐并彼此对齐。如图14B所示，在粗调步骤之后，DQS_R信号在时间上与DQ_R〈2> 信号对齐。因为校准继续，其中通过信道重复传送校准信号并且根据它们的返回检测反射 信号，DQS_R信号继续通过它们各自的触发器对准DQ_R〈0>、 DQ_R〈1>、 DQ_R〈2>信号，触发 器的输出被施加到各自的延迟和校准控制电路，例如图8中的659、660。因为DQS—R信号 在DQ_R〈0>和DQ_R〈1>信号转变为活跃高之后转换回活跃高，所以它们的触发器的高输出 被施加到它们各自的延迟和校准控制电路，其生成并向它们各自的延迟线电路转发延迟控 制信号，以增加DQ〈0>和DQ〈1>信道中的延迟。因为DQS—R和DQ_R〈2>已经在时间上对齐， 所以这些信道的延迟没有改变。该过程继续，直到每个信号DQ_R〈0>和DQ_R〈1>转变为活 跃的低，表示它们不再在对准它们的触发器的DQS—R信号之前到达。此时，所有DQS—R、DQ— R〈0>、DQ_R〈 1 >、DQ_R〈2>在时间上对齐。结果，消除了由于信道间的不同传播时间而引起的
21信道间偏差。 图15包含根据本发明概念的实施例的用于减少或消除多个通信信道间的偏差的方法的流程图。参照图15，在步骤700，诸如阶梯信号的参考信号被传送到多个信道的输入端。在步骤710，在信道的输入端接收来自信道的输出端的多个反射信号。在步骤720，基于反射信号检测信道间的相对信号传播时间差。在步骤730，基于检测到的相对信号传播时间差，设置至少一个信道中的信号传播延迟。 图16包含根据本发明概念的另一实施例的用于减少或消除多个通信信道间的偏
差的方法的流程图。参照图16，在步骤740，诸如阶梯信号的第一信号被从第一信道的传送
端传送到接收端。在步骤750，诸如阶梯信号的第二信号被从第二信道的传送端传送到接收
端。在步骤760，接收表示在第一信道的传送端处接收到第一信号的反射信号的信号。在步
骤770，对表示是否已经在第二信道的传送端接收到第二信号的反射信号的信号进行采样。
由表示在第一信道的传送端接收到第一信号的反射信号的信号触发该采样。 图17包含根据本发明概念的实施例的利用用来与存储器电路通信控制和数据信
号的通信信道中减少的偏差来控制存储器电路的方法的流程图。在步骤780，提供用于在存
储器控制器和存储器电路之间传输信号的多个通信信道。在步骤790，诸如阶梯信号的参考
信号被传送到多个信道的输入端。在步骤800，在信道的输入端接收来自信道的输出端的多
个反射信号。在步骤810，基于反射信号检测信道间的相对信号传播时间差。在步骤820，
基于检测到的相对信号传播时间差，设置至少一个信道中的信号传播延迟。 图18包含根据本发明概念的实施例的存储器系统中的方法的流程图，其中存储
器控制器在多个通信信道上与存储器电路之间来回传输控制和数据信号并且减少或消除
了信道间的偏差。根据该方法，在步骤830，提供存储器电路、存储器控制器和通信信道。在
步骤840，诸如阶梯信号的参考信号被传送到多个信道的输入端。在步骤850，在信道的输
入端接收来自信道的输出端的多个反射信号。在步骤860，基于反射信号检测信道间的相对
信号传播时间差。在步骤870，基于检测到的相对信号传播时间差，设置至少一个信道中的
信号传播延迟。 图19包含根据本发明概念的另一实施例的用于减少或消除多个通信信道间的偏差的方法的流程图。根据该方法，在步骤880，第一信号被从第一信道的传送端传送到第一信道的接收端。在步骤890，第二信号被从第二信道的传送端传送到接收端。在步骤900，接收表示在第一信道的传送端处接收到第一信号的反射信号的信号。在步骤910，对表示是否已经在第二信道的传送端接收到第二信号的反射信号的信号进行采样。由表示在第一信道的传送端接收到第一信号的反射信号的信号触发该采样。在步骤920，调整第一信道中的延迟。重复步骤880至920的过程，直到表示是否已经在第二通信的传送端处接收到第二信号的反射信号的信号已经响应于对第一信道中的延迟的迭代调整而改变状态。为此，在步骤930，确定信号是否已经改变状态。如果其还未改变状态，则重复步骤880至920。当信号确实改变状态，表示第一信号和第二信号在时间上对齐时，过程继续到步骤940。
该步骤880至930的初步调整过程在此被称为粗调过程，在此期间，调整DQS信道(即，第一信道)中的延迟，直到DQS信道和DQ信道之一 (即，第二信道)在时间上对齐。结果，消除了第一信道和第二信道(即，DQS信道和DQ信道之一)之间的偏差。在步骤930中确定完成该粗调过程之后，在步骤940，开始细调过程，其中将所有DQ信道调整为与DQS信道对齐并互相对齐。步骤940至990中例示的细调过程被示出为仅仅针对另一个DQ信道，在流程图中被称为第三信道。对每个DQ信道重复步骤940至990的细调过程。
在步骤940，第三信号被从第一信道(例如，DQS信道)的传送端传送到第一信道的接收端。在步骤950，第四信号被从第三信道(例如，另一DQ信道)的传送端传送到第三接收端。在步骤960，接收表示在第一信道的传送端处接收到第三信号的反射信号的信号。在步骤970，对表示是否已经在第三信道的传送端接收到第四信号的反射信号的信号进行采样。由表示在第一信道的传送端接收到第三信号的反射信号的信号触发该采样。在步骤980，调整第三信道中的延迟。重复步骤940至980的过程，直到表示是否已经在第三通信的传送端处接收到第四信号的反射信号的信号已经响应于对第三信道中的延迟的迭代调整而改变状态。为此，在步骤980，确定信号是否已经改变状态。如果其还未改变状态，则重复步骤940至980。当信号确实改变状态，表示第三信号和第四信号在时间上对齐时，过程结束。对于所有其他信道，即所有DQ信道，重复步骤940至980的该细调调整过程，使得当完成所有信道时，所有的反射信号在时间上对齐，意味着已经消除了所有信道间的偏差。
如上所述，可在存储器测试环境中使用本发明概念的偏差减少方法，其中在提供ATE和被测存储器装置之间的接口的BOT芯片测试电路中实现偏差减少。此外，可在用于控制存储器电路的存储器控制器中实现本发明概念的去偏。图20是根据本发明概念的实施例的在存储器控制器中使用本发明的去偏的存储器系统的示意框图。参照图20，存储器控制器1000经由通信信道1020与存储器电路1010连接。根据这里描述的本发明概念，在信道1020中减少或消除偏差。而且，根据这里描述的本发明概念，可将期望的预定相移引入信道1020中。可在存储器控制器1000外部或在存储器控制器1000内部生成的控制信号SS1、 SS2、 、 SSn被用来生成相应的信号SS1P、 SS2P、. . . 、 SSnP，以通过信道1020传输到存储器电路1010，其具有减少或消除的偏差以及期望的预定相位关系。
图21是根据本发明概念的实施例的具有偏差减小的存储器控制器1000的示意框图，其中存储器控制器1000经由通信信道1020与存储器电路1010连接。图21的框图例示了经由信道1020在控制器1000和存储器1010之间传输的示例信号。例如，信号包括时钟信号C、写时钟信号WCK、命令信号CMD、地址信号ADD、数据信号DATA和错误检测和校正信号EDC。 根据本发明概念，具有偏差减少能力的存储器控制器可与多个存储器连接，如存储器模块(诸如单排存储器模块(SIMM)或双排存储器模块(DI匪))上的多个存储器。图22是例示了存储器系统的示意框图，其中根据本发明概念的具有偏差减少的存储器控制器1000与存储器模块1011上的多个存储器电路1012、1014、1016连接并控制它们。参照图22，控制器IOOO通过根据本发明概念减少了偏差的信道或接口 1020与存储器电路通信。模块1011包括经由信道1020与控制器连接的存储器总线1018。每个存储器1012、 1014、1016分别经由总线接口 1022、 1024、 1026与存储器总线1018连接。 根据本发明概念，可在各种处理系统(即，利用受控存储器的任何系统)中使用具有偏差减少能力的存储器控制器。例如，图23包含可使用根据本发明概念的存储器控制器1000的通用处理系统的示意框图。参照图23，存储器控制器1000通过包括具有根据本发明概念减少了偏差的信道的接口 1020，与存储器电路IOIO(其可以是单存储器电路或多存储器电路，诸如存储器模块上的那些)通信。控制器1000还经由另一接口 1032在监视器上与用户连接。控制器还可经由另一接口 1036与芯片组1034连接，该芯片组包含执行系统的功能所必要的电路。 根据本发明概念，可在通用计算机或处理系统中使用具有偏差减少能力的存储器控制器。图24包含使用根据本发明概念的实施例的具有偏差减少的存储器控制器的通用计算机或处理系统的示意框图。参照图24，在该具体示例实施例中，本发明的存储器控制器1000可被包括在芯片组1042中。存储器控制器1000通过接口 1020(其包括根据本发明概念减少了偏差的信道)，与存储器电路1010 (其可以是单存储器电路或多存储器电路，诸如存储器模块上的那些)通信。芯片组1042通过另一接口 1044与操作以控制系统的CPU1046通信。芯片组1042和或CPU 1046经由监视器1030与用户通信。经由接口 1050在芯片组1042和图形卡1048之间传输用于监视器1030的视频数据。图形卡1048通过另一接口 1032与监视器1030通信。 图25是与多种类型的存储器装置连接的根据本发明概念具有偏差减少的存储器控制器的示意框图，以例示在减少了偏差的通信信道上传输的各种示例信号。参照图25，存储器控制器1000被示出为多个存储器控制器1000a、 1000b、 1000c、 1000d。多个存储器控制器1000a、1000b、1000c、1000d可以是具有用于每个接口的电路的单个控制器1000。存储器控制器1000a、1000b、1000c、1000d分别通过根据本发明概念减少了偏差的接口 1020a、1020b、 1020c、 1020d与存储器装置1010a、 1010b、 1010c、 1010d连接。 参照图25，存储器控制器1000a和存储器装置1010a(例如，其可以是DRAM装置)之间的接口 1020a携带诸如/CS、 DKE、 /RAS、 /CAS、 /WE的控制信号C/S，地址信号ADDR和数据信号DQ。存储器控制器1000b和存储器装置1010b之间的接口 1020b携带作为分组化控制和地址信号的C/A分组信号以及数据DQ信号。存储器控制器1000c和存储器装置1010c之间的接口 1020c携带作为分组化控制和地址信号以及写数据的C/A/WD分组信号、以及Q数据信号。存储器控制器1000d和存储器装置1010d之间的接口 1020d(其可以是闪存SRAM存储器装置)携带C/A/DQ命令、地址和数据信号，以及C/S控制信号。
根据本发明概念，具有偏差减少能力的存储器控制器可用于控制存储器装置以及减少或消除使用前置存储器缓冲器(AMB)配置的信道中的偏差。图26是例示了根据本发明概念的实施例的用于测试使用AMB的存储器系统的系统的示意框图。参照图26，该系统包括ATE IIOO，其与诸如完全缓冲DI匪(FBDI匪)存储器模块1102的存储器模块连接，用于测试存储器模块1102上的存储器装置1104。例如，存储器装置1104可以是DRAM装置。存储器模块还包括AMB单元1106，其经由存储器总线1108与存储器装置连接。AMB单元1106可配有本发明概念的偏差减少能力，从而消除存储器总线上的信道间偏差。图26的系统还可用于正常存储器操作系统(即，不是使用ATE的测试系统)，用于根据本发明概念的通信信道之间的定时校准。例如，在美国专利号7， 343， 533中描述了传统FBDI匪系统的操作和控制，其全部内容通过引用合并于此。 尽管已经参照示例实施例具体示出和描述了本发明概念，但本领域技术人员将理解，在不脱离由以下权利要求限定的本发明概念的精神和范围的条件下，可对其进行各种形式和细节的变化。
权利要求
一种用于校正在与存储器电路通信时使用的多个通信信道之间的偏差的电路，包括传送电路，用于向多个信道的输入端传送参考信号并穿过所述多个信道；多个接收电路，用于在所述多个信道的输入端接收相应的多个反射信号，所述反射信号从所述多个信道的相应的输出端被反射；检测电路，用于接收所述反射信号并检测所述多个信道之间的相对信号传播时间差；以及延迟电路，耦连到至少一个信道，用于基于检测到的相对信号传播时间差设置所述至少一个信道中的信号传播延迟。
2. 如权利要求1所述的电路，还包括多个延迟电路，耦连到多个信道，用于基于检测到 的相对信号传播时间差设置所述多个信道中的多个信号传播延迟。
3. 如权利要求1所述的电路，其中，所述参考信号是阶梯信号。
4. 如权利要求l所述的电路，其中，所述电路是以下中的至少一个在向所述存储器电 路发送测试信号时使用的外置测试(B0T)电路，以及用于控制所述存储器电路的存储器控 制器电路。
5. 如权利要求l所述的电路，其中，所述存储器电路是以下中的至少一个被测试的装置(DUT) 、 DRAM存储器电路和DDR3 DRAM存储器电路。
6. 如权利要求1所述的电路，其中，所述多个信道之一是用于传递DQS数据选通信号的 信道。
7. 如权利要求6所述的电路，其中，所述延迟电路被设置为使得在所述用于传递DQS数 据选通信号的信道中引入90度的相移。
8. 如权利要求l所述的电路，其中，所述延迟电路是以下中的至少一个延迟线、可编 程延迟线和异步可编程延迟线。
9. 如权利要求1所述的电路，其中，所述传送电路包括用于终结所述信道的输入端的 源终结电路。
10. 如权利要求9所述的电路，其中，所述信道的输出端被配置为在所述信号被传送穿 过所述信道时为开路。
11. 如权利要求io所述的电路，其中，所述信道的输出端在所述信号被传送穿过所述信道时从所述存储器电路断开。
12. —种用于控制存储器电路的存储器控制器，所述存储器控制器具有用于校正在与 存储器电路通信时使用的多个通信信道之间的偏差的去偏能力，所述存储器控制器包括传送电路，用于向多个信道的输入端传送参考信号并穿过所述多个信道； 多个接收电路，用于在所述多个信道的输入端接收相应的多个反射信号，所述反射信 号从所述多个信道的相应的输出端被反射；检测电路，用于接收所述反射信号并检测所述多个信道之间的相对信号传播时间差；以及延迟电路，耦连到至少一个信道，用于基于检测到的信号传播时间差设置所述至少一 个信道中的信号传播延迟。
13. 如权利要求12的存储器控制器，还包括多个延迟电路，耦连到多个信道，用于基于检测到的信号传播时间差设置所述多个信道中的多个信号传播延迟。
14. 如权利要求12所述的存储器控制器，其中，所述参考信号是阶梯信号。
15. 如权利要求12所述的存储器控制器，其中，所述存储器电路是以下中的至少一个 DRAM存储器电路和DDR3 DRAM存储器电路
16. 如权利要求12所述的存储器控制器，其中，所述多个信道之一是用于传递DQS数据 选通信号的信道。
17. 如权利要求16所述的存储器控制器，其中，所述延迟电路被设置为使得在所述用 于传递DQS数据选通信号的信道中引入90度的相移。
18. 如权利要求12所述的存储器控制器，其中，所述传送电路包括用于终结所述信道 的输入端的源终结电路。
19. 一种用于校正在与存储器电路通信时使用的多个通信信道之间的偏差的方法，包括向多个信道的输入端传送参考信号并穿过所述多个信道；在所述多个信道的输入端接收相应的多个反射信号，所述反射信号从所述多个信道的 相应的输出端被反射；检测所述多个信道之间的相对信号传播时间差；以及基于检测到的相对信号传播时间差设置所述至少一个信道中的信号传播延迟。
20. 如权利要求19所述的方法，还包括基于检测到的相对信号传播时间差设置所述 多个信道中的多个信号传播延迟。
全文摘要
在用于校正与存储器装置通信时使用的多个通信信道间的偏差的电路和方法中，以及在存储器控制器和存储器控制方法中，以及在存储器系统和方法中，用于校正偏差的电路包括传送电路，用于向多个信道的输入端传送参考信号并通过多个信道；以及多个接收电路，用于在多个信道的输入端接收相应的多个反射信号，所述反射信号从多个信道的相应的输出端被反射。检测电路接收反射信号并检测多个信道之间的相对信号传播时间差。耦连到至少一个信道的延迟电路基于检测到的相对信号传播时间差设置至少一个信道中的信号传播延迟。
文档编号G11C29/56GK101770815SQ200910261460
公开日2010年7月7日 申请日期2009年12月15日 优先权日2008年12月15日
发明者张永赞 申请人:三星电子株式会社