专利名称：在特定操作模式下可降低功率消耗的芯片系统及其方法
技术领域：
本发明涉及一种DDR3芯片，特别是涉及一种可重新指派存储体(bank)逻辑地址 的DDR3芯片及其方法。
背景技术：
双倍数据传输率(Double Data Rate, DDR)的技术使得存储器可在时钟的上升缘 (rising edge)与下降缘(falling edge)同时进行数据传输，如此一来，理论上最高数据 频宽与传输速率便可在不用增加时钟速度的情况下提升到两倍，而DDR3的规格取代DDR2 的规格只要是为了降低功率消耗以及增加内部数据频宽，DDR2使用了四位的数据预取，而 DDR3的规格则是使用了八位的数据预取，此外，DDR2中逻辑存储体的数目是4，而DDR3中 逻辑存储体的数目则是8。DDR3芯片可以在X4、X8或X16模式下运作，虽然操作的最大需求频宽是X8，但为 了降低测试成本，DDR3具有一 X16频宽的数据路径；而该X16频宽数据路径的存储体地址 是采用半存储体的架构来指派，亦即每一个存储体分成两个半存储体(half bank)，两个半 存储体位于芯片上不同半边；在X4以及X8模式中，只有一个半存储体会具有数据线，而该 数据线是用来传送数据至位于该芯片中心的一数据区块，例如，当传送至该数据区块的数 据以64位方式处理时，只有半个芯片被利用到而已，而在X16模式中，会同时从芯片两个半 边的数据线来传送数据，因此，传送至该数据区块的数据将以1 位方式来处理。请参照图1，图1为现有DDR3芯片100的示意图，其示出了存储体地址。传统的 DDR3芯片100包含有一时钟以及一存储器控制器(为简洁起见未显示于图上)，如图1所 示，存储体阵列是环绕位在芯片中心的焊垫的周围，一分支(spoke)(例如右上分支(spoke UR))包含有4个半存储体GU、5U、6U以及7U)，在X4以及X8模式中，因为只有半个芯片被 使用，所以当在这些存储体之间有连续触发(toggle)时，沿着该分支区域(spokeregion) 便会产生较大的电压降(IR drop)。
发明内容
本发明的主要目的在于当存储体之间有触发时可用来降低沿着分支区域的电压 降。在本发明一实施例中，揭示一种在特定操作模式下可降低功率消耗的芯片系统， 其包含有一 DDR3芯片、一时钟以及一存储器控制器。该DDR3芯片包含有多个焊垫，位于 该DDR3芯片的中心；以及一存储体(bank)阵列，包含有多个存储体，其中每一存储体具有 一特定逻辑地址且环绕在该多个焊垫的周围。该时钟耦接于该DDR3芯片，用来控制一数据 传输速率。该存储器控制器耦接于该时钟，用以协调数据的传输及控制相关存储器的运作 程序，以及用来依据特定操作模式而选择性地重新指派存储体逻辑地址。在本发明另一实施例中，揭示了一种用来在特定操作模式下降低芯片消耗功率的 方法，包含有提供一 DDR3芯片，其包含有多个焊垫，位于该DDR3芯片的中心，以及一存储体(bank)阵列，包含有多个存储体，其中每一存储体具有一特定逻辑地址且环绕在该多 个焊垫的周围；提供一时钟，以控制该DDR3芯片的一数据传输速率；以及提供一存储器控 制器，用以协调数据的传输以及控制相关存储器的运作程序，并依据特定操作模式而选择 性地重新指派存储体逻辑地址。在本发明另一实施例中，揭示了一种芯片系统，包含有一 DDR3芯片，具有一存储 体(bank)阵列，包含有多个存储体，其中每一存储体具有一特定逻辑地址；一时钟，耦接于 该DDR3芯片，用来控制一数据传输速率；以及一存储器控制器，耦接于该时钟，用来协调数 据的传输以及控制相关存储器的运作程序，以及用来依据一特定操作模式而选择性地重新 指派存储体逻辑地址。
图1为现有DDR3芯片的示意图。图2本发明一实施例中具有重新指派的存储体地址的芯片的示意图。附图符号说明
权利要求
1.一种在特定操作模式下可降低功率消耗的芯片系统，其特征在于包含有一 DDR3芯片，包含有多个焊垫，位于该DDR3芯片的中心；以及一存储体阵列，包含有多个存储体，其中每一存储体具有一特定逻辑地址且环绕在该 多个焊垫的周围；一时钟，耦接于该DDR3芯片，用来控制一数据传输速率；以及一存储器控制器，耦接于该时钟，用来协调传输数据以及相关程序，以及用来依据特定 操作模式而选择性地重新指派存储体逻辑地址。
2.如权利要求1所述的芯片系统，其特征在于该DDR3芯片可以利用一半存储体架构， 其中四个存储体共享一分支，或者利用一全存储体架构，其中两个存储体共享一分支；以及 该存储器控制器以400MHz以及800MHz来指派存储体逻辑地址至相对应的该全存储体架 构，以及以1600MHz来指派存储体逻辑地址至相对应的该半存储体架构。
3.一种用来在特定操作模式下降低芯片消耗功率的方法，其特征在于包含有提供一 DDR3芯片，其包含有多个焊垫，位于该DDR3芯片的中心；以及一存储体阵列，包含有多个存储体，其中每一存储体具有一特定逻辑地址且环绕在该 多个焊垫的周围；提供一时钟，以控制该DDR3芯片的一数据传输速率；以及提供一存储器控制器，以调整传输数据以及相关程序，并依据特定操作模式而选择性 地重新指派存储体逻辑地址。
4.如权利要求3所述的方法，其中该DDR3芯片可以利用一半存储体架构，其中四个存 储体共享一分支，或者利用一全存储体架构，其中两个存储体共享一分支；以及该方法还包 含有利用该存储器控制器以400MHz以及800MHz来指派存储体逻辑地址至相对应的该全存 储体架构，以及以1600MHz来指派存储体逻辑地址至相对应的该半存储体架构。
5.一种芯片系统，其特征在于包含有一 DDR3芯片，具有一存储体阵列，包含有多个存储体，其中每一存储体具有一特定逻 辑地址；一时钟，耦接于该DDR3芯片，用来控制一数据传输速率；以及一存储器控制器，耦接于该时钟，用来协调传输数据以及相关程序，以及用来依据一特 定操作模式而选择性地重新指派存储体逻辑地址。
6.如权利要求5所述的芯片系统，其特征在于该DDR3芯片可以利用一半存储体架构， 其中四个存储体共享一分支，或者利用一全存储体架构，其中两个存储体共享一分支；以及 该存储器控制器以400MHz以及800MHz来指派存储体逻辑地址至相对应的该全存储体架 构，以及以1600MHz来指派存储体逻辑地址至相对应的该半存储体架构。
全文摘要
本发明涉及一种在特定操作模式下可降低功率消耗的芯片系统及其方法。该在特定操作模式下可降低功率消耗的芯片系统，包含有一DDR3芯片、一时钟以及一存储器控制器。DDR3芯片包含有多个焊垫以及一存储体阵列，存储体阵列包含有多个存储体，其中每一存储体具有特定逻辑地址且环绕着多个焊垫。时钟用来控制数据传输速率。存储器控制器用来调整传输数据以及相关程序，并依据特定操作模式而选择性地重新指派存储体逻辑地址。
文档编号G11C7/10GK102044287SQ20091026189
公开日2011年5月4日 申请日期2009年12月31日 优先权日2009年10月12日
发明者大卫·E·查普曼, 理察·M·派伦特, 里昂·A·结拉西克 申请人:南亚科技股份有限公司