移位寄存器及液晶面板驱动电路的制作方法

专利名称：移位寄存器及液晶面板驱动电路的制作方法
技术领域：
本发明涉及一种移位寄存器及使用该移位寄存器的液晶面板驱动电路。
背景技术：
目前薄膜晶体管(Thin Film Transistor, TFB)液晶显示装置已逐渐成为各种数 字产品的标准输出设备，然，其需要设计适当的驱动电路以保证其稳定工作。通常，液晶显示装置的液晶面板需通过一数据驱动电路及一扫描驱动电路以提供 所需的扫描信号及显示数据信号。二驱动电路均应用移位寄存器作为核心电路单元。通常， 移位寄存器系由多个移位寄存单元串联而成，每一移位寄存单元的输出信号的稳定性直接 影响数据驱动电路或扫描驱动电路输出的显示数据信号或扫描信号的稳定性。然而，由于 每一移位寄存单元的输出与其反馈支路之间会构成一回路，当该移位寄存单元承载较大的 负载时，用于导通输出晶体管的导通电压会经由该反馈回路漏电，从而导致输出晶体管无 法保证正常导通，造成该移位寄存单元的输出不稳定。

发明内容
为了解决现有技术移位寄存器输出不稳定的问题，有必要提供一种输出稳定的移 位寄存器，更进一步地，也有必要提供一种扫描信号输出稳定的液晶面板驱动电路。一种移位寄存器，包括多个第一移位寄存单元及多个第二移位寄存单元。相邻二 第一移位寄存单元分别接收由外部电路提供的一第一时钟信号及一第二时钟信号，该第一 时钟信号与该第二时钟信号为相位相反的周期脉冲信号；相邻二第二移位寄存单元分别接 收外部电路提供的一第三时钟信号及一第四时钟信号，该第三时钟信号与该第四时钟信号 为相位相反的周期脉冲信号，且该第一时钟信号与该第三时钟信号相互间隔半个周期。其 中，每一第一移位寄存单元及第二移位寄存单元均包括一级联数据输入端、一级联数据输 出端、一用于输出移位信号的输出端、一反馈端及一复位端，第M个第二位移寄存单元输出 的移位信号反馈至第N+1个第一移位寄存单元之反馈端，第N个第一位移寄存单元输出的 移位信号反馈至第M个第二移位寄存单元之反馈端，该第N个第一移位寄存单元的复位端 及级联数据输出端分别与该第N+1个第一移位寄存单元的输出端及级联数据输入端相连， 第M个第二移位寄存单元的复位端及级联数据输出端分别与该第M+1个第二移位寄存单元 的输出端及级联数据输入端相连，其中，N取自然数，M = N，当该第N个第一移位寄存单元 的级联数据输入端接收到的一起始电压时，该第N个第一移位寄存单元的输出端输出与该 第一时钟信号同步的移位信号，而该第N+1个第一移位寄存单元输出与该第二时钟信号同 步的移位信号，同时，该第N个第一移位寄存单元的复位端依据该第N+1个第一移位寄存单 元的移位信号控制该第N个第一移位寄存单元的输出信号是否复位；当该第M个第二移位 寄存单元的级联数据输入端接收到一起始电压信号时，该第M个第二移位寄存单元输出与 该第三时钟信号同步的移位信号，而该第M+1个第二移位寄存单元输出与该第四时钟信号 同步的移位信号，同时，该第M个第二移位寄存单元的复位端依据该第M+1个第二移位寄存单元的移位信号控制该第M个第二移位寄存单元的输出信号是否复位。
一种液晶面板驱动电路，其可利用上述移位寄存器为相应的像素电极提供扫描信号。其中，多个第一移位寄存单元依序输出的移位信号可经由奇数行的扫描线向像素电极提供扫描信号，同时该多个第二移位寄存单元依序输出的移位信号可经由偶数行的扫描线向像素电极提供扫描信号。另外，该液晶面板驱动电路也可仅利用该多个第一移位寄存单元或多个第二移位寄存单元所输出的移位信号依序经由该多条扫描线向像素电极提供扫描信号。
相较于现有技术，上述的移位寄存器在实现移位功能的同时，由于第M个第二移位寄存单元的移位信号反馈至该第N+1个第一移位寄存单元的反馈端，第N个第一移位寄存单元的移位信号反馈至第M个第二移位寄存单元的反馈端，即便该第N+1个第一移位寄存单元及该M个第二移位寄存单元承接较大的负载，但用于控制相应输出晶体管不受反馈支路的影响，从而使相应的第一或第二移位寄存单元输出稳定。更进一步地，该液晶面板驱动电路的扫描驱动电路利用该上述移位寄存器来提供扫描信号，故该驱动电路输出的扫描信号的稳定性也较高。


图l是本发明移位寄存器一较佳实施方式的结构框图。
图2是图l所示的移位寄存器的第一移位寄存单元及第二移位寄存单元一较佳实施方式的具体电路结构图。[OO10] 图3是图2所示第一移位寄存单元1第二移位寄存单元及后一个第一移位寄存单元的时序波形图。[OO11] 图4是本发明液晶面板驱动电路的一较佳实施方式的结构框图。[OO12] 主要元件符号说明[OO13] 移位寄存器lo[OO14] 第一移位寄存单元12112A112B[OO15] 第二移位寄存单元14114A114B[OO16] 级联数据输入端L工N[OO17] 级联数据输出端L。UT[OO18] 反馈端邢[OO19] 复位端RE
输出端OUI’11251325
开启信号STV
第一时钟信号CKl
第二时钟信号CK2
第三时钟信号CK3
第四时钟信号CK4
截止电压VGL
输出晶体管Ml l1M211M311M4l
复位晶体管M121M221M32
下拉晶体管第一晶体管级联控制晶体管反馈开关第二晶体管逻辑输出控制模块下拉信号控制模块控制输入端控制输出端节点节点电压电容寄生电容液晶面板驱动电路扫描驱动电路数据驱动电路液晶面板80驱动阵列82扫描线821
数据线822
像素区域P
像素电极823
开关元件824
第一移位信号Voutl、Vout3、Vout5、Vout (2N-1)、Vout(2N+1)、Vout(2N+3)
第二移位信号Vout2、Vout4、Vout6、Vout2 (M-I)、Vout2M、Vout2 (M+l)Vout2 (M+2)
具体实施例方式请参阅图1，是本发明移位寄存器一较佳实施方式的结构框图。该移位寄存器 10包括多个第一移位寄存单元12及多个第二移位寄存单元14。该多个第一移位寄存单
元 12 可依序输出多个第一移位信号 Voutl、Vout3、Vout5......Vout (2N-1)、Vout (2N+1)、
Vout2N+3)……(N取自然数)。而该多个第二移位寄存单元14可依序输出多个第二移位
信号 Vout2、Vout4、Vout6......Vout2(M_l)、Vout2M、Vout2 (M+l)、Vout2(M+2)......(Μ = N)。
其中，第N个第一移位寄存单元12输出的第一移位信号Vout (2N-1)与第M个第二移位寄 存单元14输出的第二移位信号Vout2M相差半个周期，而第N个移位寄存单元输出的第一 移位信号VoutQN-I)与第N+1个移位寄存单元输出的第一移位信号Vout QN+1)相差一个 周期。每一第一移位寄存单元12及每一第二移位寄存单元14具有相类似的电路结构， 均包括一级联数据输入端LIN、一级联数据输出端LOUT、一反馈端FB、一复位端RE及一输
M13、M23、M14、M24、M34、M44
M15、M25、M35
M16、M26、M36、M46
M17、M27、M37、M47
M18、M28、M38、M48
121、221、321
123,223
128,228
129
tll、t31
vtll>vt31
C1、C2、C3、C4
Cgs
60
62
64出端OUT。相邻二第一移位寄存单元12或相邻二第二移位寄存单元14接收不同的时钟信 号，为方便理解，以第N个及第N+1个第一移位寄存单元12、第M个及第M+1个第二移位寄 存单元14为例进行说明。该第N个第一移位寄存单元12接收一第一时钟信号CKl，该第一时钟信号CKl可 驱动控制该第N个第一移位寄存单元12。该第N个第一移位寄存单元12的级联数据输 入端LIN与第N-I个第一移位寄存单元12的级联数据输出端LOUT相连，级联数据输出端 LOUT与第N+1个第一移位寄存单元12的级联数据输入端LIN相连，反馈端FB接收来自第 M 1个第二移位寄存单元14的输出端OUT输出的第二移位信号Vout2 (M-I)，复位端RE接 收来自第N+1个第一移位寄存单元12的输出端OUT输出的第一移位信号Vout QN+1)。该 第N+1个移位寄存单元12则接收一可驱动控制该第N+1个第一移位寄存单元12的第二时 钟信号CK2，且该第二时钟信号CK2与该第一时钟信号CKl为相位相反的周期性脉冲信号。 更进一步地，该第N+1个第一移位寄存单元12接收一第三时钟信号CK3及该第一时钟信号 CKl，该第N个第一移位寄存单元12还接收一第四时钟信号CK4及该第二时钟信号CK2，其 中，该第一及第二时钟信号CK1、CK2分别用于控制第N+1个及第N个第一移位寄存单元12 的输出达到快速复位。该第三及第四时钟信号CK3、CK4分别作为该第N+1个及第N个第一 移位寄存单元12的反馈控制信号。另外，首个第一移位寄存单元12的级联数据输入端LIN 及尾个第一移位寄存单元12的级联数据输出端LOUT均接收一自外部电路发出的开启信号 STV。该第M个第二移位寄存单元14接收一第三时钟信号CK3，该第三时钟信号CK3可 驱动控制该第M个第二移位寄存单元14。该第M个第二移位寄存单元14的级联数据输入 端LIN与第M-I个第二移位寄存单元14的级联数据输出端LOUT相连，级联数据输出端LOUT 与第M+1个第二移位寄存单元14的级联数据输入端LIN相连，反馈端FB接收来自第N个 第一移位寄存单元12的输出端OUT输出的第一移位信号Vout (2N-1)，复位端RE接收来自 第M+1个第二移位寄存单元14的输出端OUT输出的第二移位信号Vout2(M+l)。该第M+1 个第二移位寄存单元14则接收一可驱动控制该第M+1个第二移位寄存单元14的第四时钟 信号CK4。更进一步地，该第M+1个第二移位寄存单元14还接收该第三时钟信号CK3及该 第二时钟信号CK2，该第M个第二移位寄存单元14还接收该第四时钟信号CK4及该第一时 钟信号CK1，其中，该第三及第四时钟信号CK3、CK4对应控制该第M+1及第M个第二移位寄 存单元14的输出达到快速复位。该第一及第二时钟信号CK1、CK2分别作为该第M个及第 M+1个第二移位寄存单元14的反馈控制信号。另外，首个第二移位寄存单元14的级联数据 输入端LIN及尾个第二移位寄存单元14的级联数据输出端LOUT也接收该开启信号STV。当该第N个第一移位寄存单元12的级联数据输入端LIN接收到一高电平的起始 电压时，如首个第一移位寄存单元12接收到的开启信号STV为高电平时，或第N-I个第一 移位寄存单元12的级联数据输出端LOUT输出高电平至该第N个第一移位寄存单元12的 级联数据输入端LIN时，该第N个第一移位寄存单元12的输出端OUT输出该第一移位信号 Vout (2N-1)，而该第N+1个第一移位寄存单元12输出与该第一移位信号Vout (2N-1)相隔 一个周期的第一移位信号Vout (2N+1)。当该第N个第一移位寄存单元12的复位端RE接收 到该第N+1个第一移位寄存单元12输出的第一移位信号Vout (2N+1)时，该第N个第一移 位寄存单元12的输出信号降为低电平，即对输出进行复位。当该第M个第二移位寄存单元14的级联数据输入端LIN接收到一高电平的起始电压时，如首个第二移位寄存单元14接 收到的开启信号STV为高电平，或第M-I个第二移位寄存单元14的级联数据输出端LOUT 输出高电平至该第M个第二移位寄存单元14的级联数据输入端LIN时，该第M个第二移位 寄存单元14的输出端OUT输出第二移位信号Vout2M，而该第M+1个第二移位寄存单元14 输出与该第二移位信号Vout2M相隔一个周期的第二移位信号Vout2 (M+1)。当该第M个第 二移位寄存单元14的复位端RE接收到该第M+1个第二移位寄存单元14输出的第二移位 信号Vout2(M+l)时，该第M个第二移位寄存单元14的输出复位。请参阅图2，是图1所示的移位寄存器10的第一移位寄存单元12及第二移位寄存 单元14 一较佳实施方式的具体电路结构图，其中，图2中仅示当N = 1与2，M = 1与2时， 第一移位寄存单元12及第二移位寄存单元14的具体电路结构，为方便描述，该四个移位寄 存单元分别记为第一移位寄存单元12A及12B，第二移位寄存单元14A及14B。第一移位寄存单元12A包括一输出晶体管M11，一逻辑输出控制模块121、一反馈 开关M17、一复位晶体管M12、二下拉晶体管M13及M14、及一下拉信号控制模块123。该逻辑输出控制模块121由多个晶体管构成，其包括一第一晶体管M15及一级联 控制晶体管M16。该第一晶体管M15的源极作为该第一移位寄存单元12A的级联数据输入 端LIN，从而接收该开启信号STV,该栅极与该源极相连，该漏极作为该逻辑输出控制模块 121的输出端125。该级联控制晶体管M16的栅极连接于该第一晶体管M15的漏极，源极连 接至该输出晶体管Mll的源极，漏极作为该第一移位寄存单元12A的级联数据输出端LOUT。该输出晶体管Mil包括一控制端126、一源极及一漏极，该控制端1 连接于该逻 辑输出控制模块121的输出端125，该源极接收用于驱动该第一移位寄存单元12A的该第一 时钟信号CK1，漏极作为该第一移位寄存单元12A的输出端OUT。该逻辑输出控制模块121 的输出信号用于控制该输出晶体管Mll的导通与截止，当该输出晶体管Mll导通时，与该第 一时钟信号CKl同步的电信号经由该输出晶体管Mll自该输出端OUT输出，从而输出首个 第一移位信号Voutl。该输出电晶体Mil具有较该第一移位寄存单元12A的其他电晶体更 大的寄生电容Cgs。该反馈开关M17可为一三端晶体管，其栅极连接该第四时钟信号CK4，源极作为该 第一移位寄存单元12A的反馈端FB，该反馈端FB接收该开启信号STV，漏极连接于该输出 晶体管Mll的控制端126。该复位晶体管M12的栅极作为该第一移位寄存单元12A的复位端RE，源极与该逻 辑输出控制模块121的输出端125，漏极接收一低电平的截止电压VGL。该二下拉晶体管M13及M14连接于该输出晶体管Ml 1的漏极与一截止电压VGL之 间。该下拉信号控制电路123输出的控制信号控制该下拉晶体管M13的导通与截止，该第 二时钟信号CK2用于控制该下拉晶体管M14的导通与截止。当该二下拉晶体管M13、M14导 通时，该第一移位寄存单元12A输出的第一移位信号Voutl由高电平拉低为低电平，即不再 输出该第一移位信号Voutl。该下拉信号控制电路123接收该第一时钟信号CK1，其包括一控制输入端128、一 控制输出端129、一第二晶体管M18及一电容Cl。该第二晶体管M18的栅极即作为该控制 输入端128，其连接至该级联控制晶体管M16的漏极，并依据该漏极的输出信号，控制该控 制输出端129的输出信号是否导通该下拉晶体管M13 ；该第二晶体管M18的源极经由该电容Cl接收该第一时钟信号CK1，同时该源极也作为该控制输出端129。第二移位寄存单元14A、第一移位寄存单元12B及第二移位寄存单元14B，与该第 一移位寄存单元12A的结构基本相同，其区别如框1及具体电路2所示，包括第二移位寄存单元14A的输出晶体管M21及级联控制晶体管似6的源极接收该第 三时种信号CK3，其反馈开关M27的栅极接收该第一时钟信号CK1，第二晶体管M28的源极 经由电容C2接收该第三时种信号CK3，下拉晶体管MM的栅极接收该第四时种信号CK4，该 第二移位寄存单元14A输出一与该第一移位寄存单元12A相差半个时钟周期的第二移位信 号 Vout2。第一移位寄存单元12B的输出晶体管M31及级联控制晶体管M36的源极接收该第 二时种信号CK2，其反馈开关M37的栅极接收该第一时钟信号CK1，第二晶体管M28的源极 经由电容C3接收该第二时种信号CK2，下拉晶体管M34的栅极接收该第一时钟信号CK1，该 第一移位寄存单元12B输出一与该第一移位寄存单元12A相差一个时钟周期的第一移位信 号 Vout3。第二移位寄存单元14B的输出晶体管M41及级联控制晶体管M46的源极接收该第 四时种信号CK4，其反馈开关M47的栅极接收该第二时钟信号CK2，第二晶体管M48的源极 经由电容C4接收该第四时种信号CK4，下拉晶体管M44的栅极接收该第三时种信号CK3，该 第二移位寄存单元14B输出一与该第一移位寄存单元12A相差一个半时钟周期的第二移位 信号Vout4。此后各第一移位寄存单元12及第二移位寄存单元14的电连接关系与该四个移位 寄存单元12A、12B、14A及14B相同，故不再累述。请一并参阅图3，是图2所示第一移位寄存单元12A、第二移位寄存单元14A及第 一移位寄存单元12B的时序波形图，其中，Vtll表示该第一移位寄存单元12A的逻辑输出控 制电路121的输出端125与其输出晶体管Mll的控制端1 相连接的节点til处的节点电 压波形；Vt31表示该第一移位寄存单元12B的逻辑输出控制电路321的输出端325与其输出 晶体管M31的控制端3 相连接的节点t31处的节点电压波形；Voutl、Vout2及Vout3依 次分别表示该第一移位寄存单元12A、第二移位寄存单元14A、及第一移位寄存单元12B所 输出的相应移位信号的波形。工作初始，即Pl时段，该开启信号STV为高电平，该第一至第四时钟信号CK广CK4 的电平分别为低电平、高电平、低电平及高电平，则对于该第一移位寄存单元12A，其第一晶体管M15导通，逻辑输出控制模块121输 出一高电平，即节点til输出高电平，此时节点电压Vtll记为VGH，该输出晶体管Mll正向偏 置导通，且其寄生电容Cgs开始储能直至等于该高电平，级联控制晶体管M16也导通，然而 由于用于驱动该第一移位寄存单元12A的第一时钟信号CKl为低电平，故输出端OUT及该 级联数据输出端LOUT均维持低电平输出。对于第二移位寄存单元14A，其第一晶体管M25导通，该输出晶体管M21正向偏置 导通，其寄生电容Cgs储能，级联控制晶体管M26导通，然而由于用于驱动该第二移位寄存 单元14A的第三时钟信号CK3为低电平，故输出端OUT及该级联数据输出端LOUT均维持低 电平输出。由于第一及第二移位寄存单元12A、14A的级联数据输出端LOUT均为低电平输出，故后一个第一及第二移位寄存单元12B、14B也维持低电平输出。进入P2时段，第一时钟信号CKl由低电平跳变为高电平，第二时钟信号CK2由高 电平跳变为低电平时，该第三时钟信号CK3维持低电平，第四时钟信号CK4维持高电平， 则对于第一移位寄存单元12A而言，由于受该输出晶体管Mll的寄生电容Cgs的储 能影响，使该节点电压Vtll上升为2VGH，该输出晶体管Ml 1及该级联控制晶体管M16均正向 偏置导通，则输出端OUT输出高电平的第一移位信号Voutl，输出电压为VGH，级联数据输出 端LOUT也输出一高电平。该下拉信号控制电路123的控制输入端128因接收到该级联数 据输出端LOUT输出的高电平而使第二晶体管M18导通，则第一时钟信号CKl对电容Cl充 电，该下拉信号控制电路123的控制输出端1 输出低电平，从而使下拉晶体管M13截止。 同时，由于第二时钟信号CK2也为低电平，下拉晶体管M14截止，故下拉晶体管M13、M14不 影响该第一移位信号Voutl。由于反馈开关M17的漏极电压为2VGH，使该反馈开关M17反 向偏置而截止，其不影响节点电压Vtll,也不影响输出的第一移位信号Voutl的电压。同时，由于用于驱动第二移位寄存单元14A的第三时钟信号CK3维持低电平，故该 第二移位寄存单元14A维持低电平输出。对于第一移位寄存单元12B而言，其级联数据输入端LIN接收到第一移位寄存单 元12A的级联数据输出端LOUT输出的高电平，则第一晶体管M35导通，逻辑 输出控制模块 321输出高电平导通输出晶体管M31及M36，然而由于用于驱动该第一移位寄存单元12B的 第二驱动信号CK2为低电平，故输出端OUT维持低电平输出，则该第一移位寄存单元12A的 复位晶体管M12截止，不影响节点电压Vtll,故该第一移位信号Voutl不受复位晶体管M12 的影响。进入P3时段，由于该第三时钟信号CK3由低电平跳变为高电平，该第四时钟信号 CK4由高电平跳变为低电平，第一及第二时钟信号CK1、CK2维持不变，则对于该第一移位寄存单元12A，由于开启信号STV为低电平，即第一晶体管M15的 栅极与漏极均为低电平，则逻辑输出控制模块121输出不受第一晶体管M15的影响，该第一 移位寄存单元12A维持输出该第一移位信号Voutl。同时，该第二移位寄存单元14A的第一晶体管M25也不影响其逻辑输出控制模块 221的输出，由于CK3为高电平，则输出端OUT开始输出高电平的第二移位信号Vout2，输出 电压为VGH，该第二移位信号Vout2与该第一移位信号Voutl相隔半个周期输出。对于该第一移位寄存单元12B而言，其级联数据输入端LIN继续接收自该第一移 位寄存单元12A的级联数据输出端LOUT输出的高电平，该第一晶体管M35维持导通，逻辑 输出控制模块321输出高电平至该输出晶体管M31及级联控制晶体管M36，即节点t31输出 高电平，此时节点电压V⑶维持VGH输出，该输出晶体管M31正向偏置导通，级联控制晶体管 M36也导通，然而由于用于驱动该第一移位寄存单元12B的第二时钟信号CK2为低电平，故 输出端OUT及该级联数据输出端LOUT均维持低电平输出，则也不影响该第一移位寄存单元 12A输出第一移位信号Voutl。虽然该第三时钟信号CK3为高电平，然而由于反馈开关M37 的三端电压均为VGH，反馈开关M37截止，也不影响节点电压Vt31。进入P4时段，该第一时钟信号CKl由高电平跳变为低电平，第二时钟信号CK2由 低电平跳变为高电平，该第三时钟信号CK3维持高电平，该第四时钟信号CK4维持低电平。则对于该第一移位寄存单元12A而言，由于开启信号STV为低电平，即第一晶体管 M15的栅极与漏极均为低电平，则第一移位寄存单元12A的逻辑输出控制模块121输出不 受第一晶体管M15的影响，此时，输出晶体管Mll及级联控制晶体管M16仍然导通，然由于 作为驱动信号的第一时钟信号CKl为低电平，故该输出端OUT及级联数据输出端LOUT输出 的高电平转变为低电平。另外，由于下拉信号控制模块123的控制输入端1 接收到级联 数据输出端LOUT输出的低电平，该第二晶体管M18截止，该电容Cl放电以使该下拉晶体管 M13导通，则该输出端OUT输出的第一移位信号Voutl能够快速跳变为低电平。同时，对于第一移位寄存单元12B，其级联数据输入端LIN接收的信号也变为低电 平，即该第一晶体管M35的栅极与漏极均为低电平，则该第一晶体管M35不影响逻辑输出控 制电路321的输出，即不影响节点电压Vt31。受输出晶体管M31的寄生电容Cgs的影响，使 节点电压Vt31上升为2VGH，从而使该输出晶体管M31及级联控制晶体管M36维持导通，由于 此时用于驱动该第一移位寄存单元12B的第二时钟信号CK2已跳变为高电平，故该第一移 位寄存单元12B输出高电平的第一移位信号Vout3。接着，该第一移位寄存单元12A的复位端RE接收到该高电平信号，使该复位晶体 管M12导通，节点电压Vtll被强行拉低为一低电平，使该第一移位寄存单元12A的输出晶体 管Ml 1及级联控制晶体管M16截止，该第一移位寄存单元12A结束工作，维持低电平输出。对于第二移位寄存单元14A，由于P4时段用作驱动的第三时钟信号CK3维持高电 平，用作控制下拉晶体管MM的第四时钟信号CK4维持低电平，且其复位晶体管M22、下拉晶 体管M23均处于截止状态，故该第二移位寄存单元14A的输出端OUT不受影响，输出高电平 的第二移位信号Vout2。该第二移位信号Vout2与第一移位信号Voutl相隔半个周期。当该第一移位寄存单元12B的反馈端FB接收到该第二移位信号Vout2时，即便第 三时钟信号CK3为高电平，由于节点电压V⑶为2VGH，故该反馈开关M37的三端处于反向偏 置状态，也不影响该第一移位寄存单元12B输出的第一移位信号Vout3。进入P5时段，该第三时钟信号CK3由高电平跳变为低电平，第四时钟信号CK4由 高电平跳变为低电平，第一及第二时钟信号CK1、CK2维持不变，则对于该第二移位寄存单元14A而言，由于开启信号STV变为低电平，即第一晶体管 M25的栅极与漏极均为低电平，则逻辑输出控制模块221输出不受第一晶体管M25的影响， 此时，输出晶体管M21及级联控制晶体管似6仍然导通，然由于作为驱动信号的第三时钟信 号CK3为低电平，故该输出端OUT及级联数据输出端LOUT输出的高电平转变为低电平。另 外，由于下拉信号控制模块223的控制输入端2 接收到该低电平，该第二晶体管截 止，该电容C2放电以使该下拉晶体管M23导通，则该第二移位信号Vout2能够快速跳变为 低电平。同时，对于第一移位寄存单元12B，节点电压Vwi维持2VGH，从而使该输出晶体管 M31及级联控制晶体管M36维持导通，由于第二时钟信号CK2维持高电平，故该第一移位寄 存单元12B维持输出高电平的第一移位信号Vout3。此后各第一移位寄存单元12及第二移位寄存单元14的工作原理与上述几个移位 寄存单元12A、12B、14A、14B相同，故不再累述。从上述工作原理上可以看出，上述的移位寄存器10在实现移位功能的同时，由于第M个第二移位寄存单元14的第二移位信号反馈至该第N+1个第一移位寄存单元12的反 馈端冊，第N个第一移位寄存单元12的第二移位信号反馈至第M个第二移位寄存单元14 的反馈端FB，即便该第N个第一移位寄存单元12及该M个第二移位寄存单元14承接较大 的负载，但用于控制相应输出晶体管，如Mil、M31的节点电压Vtll、Vt31不受反馈开关M17、 M37所在回路的影响，从而使相应的移位寄存单元12、14输出稳定。请参阅图4，系本发明液晶面板驱动电路的一较佳实施方式的结构框图。该液晶面 板驱动电路60为一液晶面板80提供扫描及显示数据信号。该液晶面板80包括一驱动阵 列82，该驱动阵列82包括多条扫描线821及多条与该扫描线821垂直绝缘相交的数据线 822，相邻二扫描线821与二数据线822围成的最小区域界定一像素区域P。每一像素区域 P均包括一像素电极823及一开关元件824。该扫描信号经由该扫描线321控制开关元件 824的导通与截止，当该开关元件拟4导通时，该显示数据信号经由相应的数据线822传送 至该像素电极823。该驱动电路60包括一用于提供扫描信号的扫描驱动电路62、及一用于提供数据 显示信号的数据驱动电路64。该扫描驱动电路62包括该移位寄存器10，该移位寄存器10 所输出的第一及第二移位信号VOUtl、VOUt2、VOUt3、VOUt4……作为该多条扫描线821的扫 描信号。其中，多个第一移位寄存单元12可依序为奇数行的扫描线821提供扫描信号，同 时该多个第二移位寄存单元14可依序为偶数行的扫描线821提供扫描信号。可变更地，该 驱动电路60也可仅利用该多个第一移位寄存单元12或多个第二移位寄存单元14所输出
的第一移位信号Voutl、Vout3、Vout5......或第二移位信号Vout2、Vout4、Vout6......依序为
该多条扫描线821提供扫描信号。由于该液晶面板驱动电路60的扫描驱动电路62利用该移位寄存器10来提供扫 描信号，故该驱动电路60输出的扫描信号的稳定性也较高。
权利要求
1.一种移位寄存器，包括多个第一移位寄存单元，相邻二第一移位寄存单元分别接收由外部电路提供的一第一 时钟信号及一第二时钟信号，该第一时钟信号与该第二时钟信号为相位相反的周期脉冲信 号；多个第二移位寄存单元，相邻二第二移位寄存单元分别接收外部电路提供的一第三 时钟信号及一第四时钟信号，该第三时钟信号与该第四时钟信号为相位相反的周期脉冲信 号，且该第一时钟信号与该第三时钟信号相互间隔半个周期；其特征在于每一第一移位寄存单元及第二移位寄存单元均包括一级联数据输入端、 一级联数据输出端、一用于输出移位信号的输出端、一反馈端及一复位端，第M个第二移位 寄存单元的移位信号反馈至该第N+1个第一移位寄存单元的反馈端，第N个第一移位寄存 单元的移位信号反馈至第M个第二移位寄存单元的反馈端，其中，M取自然数，N = M，该第 N个第一移位寄存单元的复位端及级联数据输出端分别与该第N+1个第二移位寄存单元的 输出端及级联数据输入端相连，第M个第二移位寄存单元的复位端及级联数据输出端分别 与该第M+1个移位寄存单元的输出端及级联数据输入端相连，当该第N个第一移位寄存单 元的级联数据输入端接收到的一起始电压时，该第N个第一移位寄存单元的输出端输出与 该第一时钟信号同步的移位信号，而该第N+1个第一移位寄存单元输出与该第二时钟信号 同步的移位信号，同时，该第N个第一移位寄存单元的复位端依据该第N+1个第一移位寄存 单元的移位信号控制该第N个第一移位寄存单元的输出信号是否复位；当该第M个第二移 位寄存单元的级联数据输入端接收到一起始电压时，该第M个第二移位寄存单元输出与该 第三时钟信号同步的移位信号，而该第M+1个第二移位寄存单元输出与该第四时钟信号同 步的移位信号，同时，该第M个第二移位寄存单元的复位端依据该第M+1个第二移位寄存单 元的移位信号控制该第M个第二移位寄存单元的输出信号是否复位。
2.如权利要求1所述的移位寄存器，其特征在于每一第一及第二移位寄存单元包括 一输出晶体管，该输出晶体管的控制端控制该输出晶体管的导通与截止，该第N个第一移 位寄存单元的输出晶体管导通时，该第一时钟信号或该第二时钟信号经由该输出晶体管自 该相应的第一移位寄存单元的输出端输出；当该第M个第二移位寄存单元或该第M+1个第 二移位寄存单元的输出晶体管导通时，该第三时钟信号或该第四时钟信号经由该输出晶体 管自该相应的第二移位寄存单元的输出端输出。
3.如权利要求2所述的移位寄存器，其特征在于每一第一及第二移位寄存单元进一 步包括一逻辑输出控制模块，该逻辑输出控制模块的输出端连接于该输出晶体管的控制 端，以控制该起始电压是否提供至该输出晶体管的控制端。
4.如权利要求3所述的移位寄存器，其特征在于该逻辑输出控制模块包括一第一晶 体管，该第一晶体管的源极作为相应移位寄存单元的级联数据输入端，栅极与源极相连，其 漏极作为该逻辑输出控制模块的输出端。
5.如权利要求3所述的移位寄存器，其特征在于每一第一及第二移位寄存单元进一 步包括一反馈开关，该反馈开关连接于该输出晶体管的控制端与相应的反馈端之间。
6.如权利要求5所述的移位寄存器，其特征在于该反馈开关为一三端晶体管。
7.如权利要求6所述的移位寄存器，其特征在于当第N个第一移位寄存单元接收该 第一时钟信号时，第N个第一移位寄存单元的反馈开关的栅极接收该第四时钟信号，第N+1个第一移位寄存单元的反馈开关的栅极接收该第三时钟信号。
8.如权利要求6所述的移位寄存器，其特征在于当该第M个第二移位寄存单元接收 该第三时钟信号时，第M个第二移位寄存单元的反馈开关的栅极接收该第一时钟信号，第 M+1个第二移位寄存单元的反馈开关的栅极接收该第二时钟信号。
9.如权利要求5所述的移位寄存器，其特征在于每一第一及第二移位寄存单元进一 步包括一复位晶体管，该复位晶体管的栅极作为相应的复位端，源极与该输出晶体管的控 制端相连，漏极接收一截止电压。
10.如权利要求9所述的移位寄存器，其特征在于当第N+1个第一移位寄存单元的输 出端输出一导通信号时，第N个第一移位寄存单元的复位晶体管导通，该复位晶体管输出 的截止电压将相应的逻辑输出控制模块输出的起始电压降为一截止电压，以使该第N个第 一移位寄存单元的输出晶体管截止。
11.如权利要求9所述的移位寄存器，其特征在于当第M+1个第二移位寄存单元的输 出端输出一导通信号时，第M个第二移位寄存单元的复位晶体管导通，该复位晶体管输出 的截止电压将相应的逻辑输出控制模块输出的起始电压降为一截止电压，以使该第M个第 二移位寄存单元的输出晶体管截止。
12.如权利要求4所述的移位寄存器，其特征在于该逻辑控制输出模块进一步包括一 级联控制晶体管，该级联控制晶体管的栅极连接至该第一晶体管的漏极，源极连接至相应 的输出晶体管的源极，漏极作为相应的级联数据输出端。
13.如权利要求12所述的移位寄存器，其特征在于每一第一及第二移位寄存单元进 一步包括一至少一下拉晶体管，该至少一下拉晶体管连接于一截止电压与相应的输出晶体 管的漏极之间。
14.如权利要求13所述的移位寄存器，其特征在于每一第一及第二移位寄存单元进 一步包括一下拉信号控制模块，每一下拉信号控制模块包括一控制输入端及一控制输出 端，且该第一移位寄存单元的下拉信号控制模块接收相应的第一或第二时钟信号，该第二 移位寄存单元的下拉信号控制模块接收相应的第三或第四时钟信号，该控制输入端连接至 相应的级联控制晶体管的漏极，并依据该漏极的输出信号，控制该控制输出端的输出信号 是否导通该至少一下拉晶体管，当该至少一下拉晶体管导通时，相应的第一及第二移位寄 存单元输出的第一及第二移位信号被降低。
15.如权利要求14所述的移位寄存器，其特征在于该下拉信号控制模块包括一第二 晶体管，该第二晶体管的栅极作为该下拉信号控制模块的控制输入端，源极经由一电容连 接至相应的时钟信号，漏极连接一截止电压。
16.如权利要求13所述的移位寄存器，其特征在于该第N个第一移位寄存单元进一 步接收该第二时钟信号，该第二时钟信号直接控制相应的至少一下拉晶体管的导通与截 止，该第N+1个第一移位寄存单元进一步接收该第一时钟信号，该第一时钟信号直接控制 相应的至少一下拉晶体管的导通与截止。
17.如权利要求13所述的移位寄存器，其特征在于该第M个第二移位寄存单元进一 步接收该第四时钟信号，该第四时钟信号直接控制相应的至少一下拉晶体管的导通与截 止，该第M+1个第二移位寄存单元进一步接收该第三时钟信号，该第三时钟信号直接控制 相应的至少一下拉晶体管的导通与截止。
18.一种液晶面板驱动电路，包括多个像素电极、多条扫描线、多条数据线、一扫描驱 动电路及一数据驱动电路，该多条数据线与该多条扫描线绝缘相交，该扫描驱动电路经由 该多条扫描线向相应的像素电极提供扫描信号，该数据驱动电路经由该多条数据线向相应 的像素电极提供显示数据信号，该扫描驱动电路包括一移位寄存器，该移位寄存器所输出 的移位信号用作该扫描信号，其特征在于该移位寄存器为权利要求1至17任意一项所述 的移位寄存器。
19.如权利要求18所述的液晶面板驱动电路，其特征在于该多个第一移位寄存单元 依序为奇数行的扫描线提供扫描信号，同时该多个第二移位寄存单元依序为偶数行的扫描 线提供扫描信号。
20.如权利要求18所述的液晶面板驱动电路，其特征在于该扫描驱动电路仅利用该 多个第一移位寄存单元为该多条扫描线提供扫描信号。
21.如权利要求18所述的液晶面板驱动电路，其特征在于该扫描驱动电路仅利用该 多个第二移位寄存单元为该多条扫描线提供扫描信号。
全文摘要
本发明提出一种移位寄存器及一种使用该移位寄存器的液晶面板驱动电路。该移位寄存器包括多个第一及第二移位寄存单元，相邻二第一移位寄存单元分别接收一第一及第二时钟信号，相邻二第二移位寄存单元分别接收一第三及第四时钟信号；每一移位寄存单元包括一级联数据输入端、一级联数据输出端、一输出端、一反馈端及一复位端，第M个第二及第N个第一移位寄存单元的输出分别反馈至第N+1个第一及第M个第二移位寄存单元的反馈端，第N个第一及第M个第二移位寄存单元的复位端及级联数据输出端分别对应连接于第N+1个第一及第M+1个第二移位寄存单元的输出端及级联数据输入端。该移位寄存器具有输出信号稳定的特点。
文档编号G11C19/28GK102097132SQ200910311388
公开日2011年6月15日 申请日期2009年12月14日 优先权日2009年12月14日
发明者江建学 申请人:群创光电股份有限公司, 群康科技(深圳)有限公司