非易失性存储器的擦除-验证处理的制作方法

专利名称：非易失性存储器的擦除-验证处理的制作方法
技术领域：
本发明涉及非易失性存储器的技术。
背景技术：
半导体存储器已经变得更普遍用在各种电子设备中。例如，非易失性半导体存储 器用在蜂窝电话、数码相机、个人数字助理、移动计算设备、非移动计算设备和其他设备中。 电可擦除可编程只读存储器(EEPROM)和闪存位列最普遍使用的非易失性半导体存储器之 中。EEPROM和闪存两者都利用位于半导体衬底中的沟道区上方并与之隔离的浮置栅 极。浮置栅极位于源极和漏极区之间。在浮置栅极上方并与之隔离地提供控制栅极。晶体 管的阈值电压由保留在浮置栅极上的电荷量控制。即在晶体管导通前必须施加到控制栅极 以允许其源极和漏极之间的导电的电压的最小量由浮置栅极上的电荷水平控制。因此，可 以通过改变浮置栅极上的电荷的水平以便改变阈值电压来编程和/或擦除存储器单元(其 可以包括一个或多个晶体管)。当编程EEPROM或诸如NAND闪存器件的闪存器件时，通常编程电压被施加到控制 栅极，并且位线接地。来自沟道的电子被注入到浮置栅极中。当电子在浮置栅极中累积时， 浮置栅极变为充负电，并且存储器单元的阈值电压升高，使得存储器单元处于已编程状态。 可以在题为“Source Side SelfBoosting Technique For Non-Volatile Memory(非易失性 存储器的源极侧自升压技术)”的美国专利6859397以及题为“Detecting Over Programmed Memory (对已编程的存储器的检测)”的美国专利申请公开2005/0024939中找到关于编程 的更多信息，两者通过全部参考被并于此。在许多器件中，在编程操作期间施加到控制栅 极的编程电压被施加为一系列脉冲，其中脉冲的幅度对于每个连续的脉冲增加预定步长大 小。在编程脉冲之间的是一个或多个验证操作以确定存储器单元是否已经被适当地编程。每个存储器单元可以存储数据(模拟的或数字的)。当存储一位数字数据(也称 为二进制存储器单元)时，存储器单元的可能的阈值电压被划分成被分配了逻辑数据“1” 和“0”的两个范围。在一个例子中，在存储器单元被擦除后阈值电压是负的，并被定义为逻 辑“1”。在编程后，阈值电压是正的并被定义为逻辑“0”。当阈值电压是负的，并通过向控 制栅极施加OV而试图读取操作时，存储器单元将导通以指示逻辑1正被存储。当阈值电压 是正的并通过向控制栅极施加OV而试图读取操作时，存储器单元将不导通，这指示逻辑0 被存储。存储器单元还可以存储多级(level)信息(也称为多状态存储器单元)。在存储 多级数据的情况下，可能的阈值电压的范围被划分为数据级的数量。例如，如果存储了四级 信息，则将存在被分配了数据值“11”、“10”、“01”和“00”的四个阈值电压范围。在一个例 子中，在擦除操作后的阈值电压是负的并被定义为“11”。正的阈值电压被用于状态“10”、 “01”和“00”。如果在每个存储器单元中存储八级信息(或状态)(例如用于三位数据)，则 将存在被分配了数据值 “000”、“001”、“010”、“011”、“100”、“101”、“110” 禾口 “111” 的八个阈值电压范围。被编程到存储器单元中的数据和该存储器单元的阈值电压电平之间的具体 关系取决于对存储器单元采用的数据编码方案。例如，都通过全部参考被并于此的美国专 利No. 6222762和美国专利申请公开No. 2004/0255090描述了用于多状态闪存单元的各种 数据编码方案。在一个实施例中，使用格雷码分配将各数据值分配给各阈值电压范围，使得 如果浮置栅极的阈值电压错误地漂移到其相邻的物理状态，则将仅影响一位。在一些实施 例中，可以对于不同的字线而改变数据编码方案，可以随时间改变数据编码方案，或者可以 反相(invert)随机字线的数据位以降低数据样式(pattern)灵敏性以及甚至减少对存储 器单元的磨损。可以使用不同的编码方案。 可以通过将衬底升高到擦除电压(例如20V)达足够的时间段并将所选块的字 线接地同时将源极和位线浮置来擦除存储器单元。由于电容性耦合，未选的字线、位线、 选择线和公共源极线也升高到擦除电压的大分数(significant fraction of the erase voltage) 0因此强电场被施加到所选存储器单元的隧道氧化物层，并且随着通常通过 Fowler-Nordheim隧穿机制将浮置栅极的电子发射到衬底侧，所选存储器单元被擦除。随着 电子从浮置栅极转移到衬底，所选单元的阈值电压降低。可以对整个存储器阵列、对各个块 或者单元的另外的单位执行擦除。当存储器单元被擦除时，重要的是它们不被过度擦除。即，期望已擦除的存储器单 元的阈值电压不在目标范围以下。过度擦除可能降低随后的编程的性能，并可能对存储器 单元的耐久性具有负面影响。

发明内容
为了准确地擦除存储器单元而不过度擦除，在擦除操作之间使用验证处理以确定 非易失性存储器是否已被成功擦除。验证处理包括对非易失性存储元件的不同子集分别执 行验证。一个实施例包括对非易失性存储元件的集合进行擦除功能，以及响应于所述擦 除功能，对所述非易失性存储元件的不同的重叠并邻近的子集分别进行验证。在一个示例 实现方式中，响应于所述特定擦除功能、对所述非易失性存储元件的不同的重叠邻近的子 集分别进行验证包括在不同时间向非易失性存储器件的所述重叠并邻近的子集施加测试 信号的多个集合；以及在所述不同时间并响应于所述测试信号，感测接收所述测试信号的 非易失性存储元件的情况信息。一个实施例包括向非易失性存储元件的第一邻近并连接的组施加一个或多个测 试信号，响应于向非易失性存储元件的第一邻近并连接的组施加的一个或多个测试信号， 感测非易失性存储元件的该第一邻近并连接的组的情况信息，向与非易失性存储元件的所 述第一邻近并连接的组重叠的非易失性存储元件的第二邻近并连接的组施加一个或多个 测试信号，以及响应于向非易失性存储元件的该第二邻近并连接的组施加的一个或多个测 试信号，感测所连接的非易失性存储元件的所述第二邻近并连接的组的情况信息。一个实施例包括多个非易失性存储元件以及与所述多个非易失性存储元件通信 的一个或多个管理电路。所述一个或多个管理电路在不同时间向非易失性存储器件的重叠 并邻近的子集施加测试信号的多个集合。所述一个或多个管理电路感测接收测试信号的非 易失性存储元件的情况信息。所述一个或多个管理电路在不同时间并响应于所述测试信号而进行所述感测。 一个实施例包括多个非易失性存储元件，用于顺序地向所述多个非易失性存储 元件施加不同的测试情形(situation)的部件，以及用于响应于测试情况而感测非易失性 存储元件的子集的情况的部件。每个测试情形包括向非易失性存储元件的多个重叠并邻近 的子集中的不同子集施加测试信号。一个实施例包括对非易失性存储元件的集合进行擦除功能，以及(针对该擦除 功能)分别验证非易失性存储元件的子集，包括向在正被验证的子集的边缘处的非易失性 存储元件施加与施加到在正被验证的子集中但不在边缘处的非易失性存储元件的不同的 测试信号。一个实施例包括向第一组非易失性存储元件施加测试信号，包括向在第一组的 边缘处的非易失性存储元件施加与不在第一组的边缘处的非易失性存储元件不同的测试 信号，以及向不在第一组中的非易失性存储元件施加过驱动信号，感测第一组非易失性存 储元件的情况信息，向第二组非易失性存储元件施加测试信号，包括向在第二组的边缘处 的非易失性存储元件施加与不在第二组的边缘处的非易失性存储元件不同的测试信号，以 及向不在第二组中的非易失性存储元件施加过驱动信号，以及感测第二组的连接的非易失 性存储元件的情况信息。第一组不同于第二组。一个实施例包括多个非易失性存储元件以及与所述多个非易失性存储元件通信 的一个或多个管理电路。所述一个或多个管理电路向非易失性存储器件的不同子集分别施 加测试信号，包括向在特定子集的边缘处的非易失性存储元件施加与不在该特定子集的边 缘处的非易失性存储元件相比不同的测试信号。所述一个或多个管理电路响应于所述测试 信号而感测不同子集的情况信息。一个实施例包括多个非易失性存储元件，用于对非易失性存储元件进行擦除功 能的部件，以及用于(针对该擦除功能)分别验证非易失性存储元件的不同子集、包括向在 正被验证的子集的边缘处的非易失性存储元件施加与不在正被验证的子集的边缘处的非 易失性存储元件不同的测试电压的部件。


图1是NAND串的顶视图。图2是NAND串的等效电路图。图3是非易失性存储器系统的方框图。图4是绘出存储器阵列的一个实施例的方框图。图5是绘出感测块的一个实施例的方框图。图6绘出阈值电压分布的例子集合。图7A绘出NAND串的截面图。图7B描述在读取、擦除、擦除_验证和软编程操作期间NAND串的偏压情况。图8是描述擦除非易失性存储器的处理的一个实施例的流程图。图9是描述验证非易失性存储器的处理的一个实施例的流程图。图10是描述非易失性存储器的验证操作的信号图。图11是绘出如何验证存储器单元的不同子集的表格。
图12是描述验证非易失性存储器的处理的一个实施例的流程图。图12A是描述验证非易失性存储器的处理的一个实施例的流程图。图13是描述擦除非易失性存储器的处理的一个实施例的流程图。图14是描述非易失性存储器的验证操作的信号图。图15是绘出如何验证存储器单元的不同子集的表格。
具体实施例方式闪存系统的一个例子使用NAND结构，其包括在两个选择栅极之间夹着的、串联布 置多个晶体管。串联的晶体管和选择栅极被称为NAND串。图1是示出一个NAND串的顶视 图。图2是其等效电路。图1和图2中所示的NAND串包括串联并夹在第一(漏极侧)选 择栅极120和第二(源极侧)选择栅极122之间的四个晶体管100、102、104和106。选择 栅极120经由位线触点(contact) 126将NAND串连接到位线。选择栅极122将NAND串连 接到源极线128。通过向选择线SGD施加适当的电压来控制选择栅极120。通过向选择线 SGS施加适当的电压来控制选择栅极122。晶体管100、102、104和106每个具有控制栅极 和浮置栅极。例如，晶体管100具有控制栅极100CG和浮置栅极loore。晶体管102包括控 制栅极102CG和浮置栅极102TO。晶体管104包括控制栅极104CG和浮置栅极104TO。晶 体管106包括控制栅极106CG和浮置栅极106TO。控制栅极IOOCG连接到字线WL3，控制栅 极102CG连接到字线WL2，控制栅极104CG连接到字线WL1，并且控制栅极106CG连接到字 线 WL0。注意，尽管图1和图2示出了 NAND串中的四个存储器单元，但是这四个存储器单 元的使用仅被提供作为例子。NAND串可以具有少于四个存储器单元或者多于四个存储器单 元。例如，一些NAND串将包括八个存储器单元、16个存储器单元、32个存储器单元、64个存 储器单元、128个存储器单元等等。在此的讨论不限于NAND串中的任何特定数量的存储器 单元。一个实施例使用具有66个存储器单元的NAND串，其中64个存储器单元用于存储数 据并且这些存储器单元中的两个被称为哑(dummy)存储器单元，因为它们不存储数据。使用NAND结构的闪存系统的典型结构将包括几个NAND串。每个NAND串通过受 选择线SGS控制的其源极选择栅极而连接到公共源极线，并通过受选择线SGD控制的其漏 极选择栅极而连接到其相关位线。每条位线以及经由位线触点连接到该位线的相应的(一 个或多个)NAND串包括存储器单元的阵列的列。与多个NAND串共享位线。通常，位线在与 字线垂直的方向上在NAND串之上延伸，并连接到感测放大器。在以下美国专利/专利申请中提供了 NAND型闪存及其操作的相关例子，其所有通 过参考合并于此美国专利No. 5570315、美国专利No. 5774397、美国专利No. 6046935、美国 专利No. 6456528、以及美国专利公开No. US2003/0002348。 除了 NAND闪存之外，还可以使用其他类型的非易失性存储器件。例如，还可以从 使用介电层来存储电荷的存储器单元来制造非易失性存储器器件。代替早前描述的导电 的浮置栅极元件，使用介电层。利用介电存储元件的这种存储器器件已经由Eitan等人的 "NR0M :A Novel Localized Trapping,2-BitNonvolatile Memory Cell" IEEE Electron Device Letters, vol. 21，no. 11,2000 年 11 月，543-545 页描述。ONO 介电层跨越源极和漏 极扩散之间的沟道而延伸。用于一个数据位的电荷被局限在与漏极相邻的介电层中，并且用于另一数据位的电荷被局限在与源极相邻的介电层中。美国专利no. 5768192和6011725 公开了具有夹在两个二氧化硅层之间的捕获(trapping)电介质的非易失性存储器单元。 通过分别读取在电介质内的空间分离的电荷存储区域的二进制状态来实现多状态数据存 储。也可以使用基于MONOS或TANOS型的结构或纳米晶体的非易失性存储器。也可以使用 其他类型的非易失性存储器。图3图示了具 有用于并行读取和编程一页(或其他单位的)存储器单元(例如 NAND多状态闪存)的读/写电路的存储器器件210。存储器器件210可以包括一个或多个 存储器晶片(die)或芯片(chip)212。存储器晶片212包括存储器单元的阵列(二维或三 维)200、控制电路220和读/写电路230A和230B。在一个实施例中，在阵列的相对侧上以 对称的方式实现各种外围电路对存储器阵列200的存取，使得每侧的存取线和电路的密度 降低一半。读/写电路230A和230B包括多个感测块300，其允许并行读取或编程一页存 储器单元。存储器阵列200可由字线经由行解码器240A和240B以及由位线经由列解码器 242A和242B寻址。字线和位线是控制线的例子。在典型的实施例中，控制器244被包括在 与一个或多个存储器晶片212相同的存储器器件210(例如可移除存储卡或包)中。命令 和数据经由线路232在主机和控制器244之间以及经由线路234在控制器和一个或多个存 储器晶片212之间传送。控制电路220与读/写电路230A和230B合作以对存储器阵列200执行存储器操 作。控制电路220包括状态机222、芯片上地址解码器224和功率控制模块226。状态机 222提供对存储器操作的芯片级控制。芯片上地址解码器224提供在由主机或存储器控制 器使用的地址与由解码器240A、240B、242A和242B使用的硬件地址之间的地址接口。功率 控制模块226控制在存储器操作期间向字线和位线提供的功率和电压。在一个实施例中， 功率控制模块226包括可以建立大于供应电压的电压的一个或多个电荷泵。在一个实施例中，控制电路220、功率控制电路226、解码器电路224、状态机电路 222、解码器电路242A、解码器电路242B、解码器电路240A、解码器电路240B、读/写电路 230A、读/写电路230B和/或控制器224中的一个或任意组合可以被称为一个或多个管理 电路。该一个或多个管理电路进行在此所述的处理。图4描绘了存储器单元阵列200的示例结构。在一个实施例中，存储器单元的阵 列被划分成存储器单元的大量块(例如块0-1023，或另一数量)。如对于闪速EEPROM系统 共同的，块是擦除的单位。即，每块包含一起被擦除的最小数量的存储器单元。还可以使用 擦除的其他单位。块包含经由位线(例如位线BL0-BL69623)和字线(WLO、WL1、WL2、WL3)被存取的 NAND串的集合。图4示出了串联连接以形成NAND串的四个存储器单元。尽管示出四个单 元被包括在每个NAND串中，但是可以使用多于或少于四个(例如16、32、64、128或另一数 量的存储器单元可以在NAND串上)。NAND串的一端经由(连接到选择栅极漏极线SGD的) 漏极选择栅极而连接到相应位线，并且另一端经由(连接到选择栅极源极线SGS的)源极 选择栅极而连接到源极线。每个块通常被划分成大量页。在一个实施例中，页是编程的单位。也可以使用其 他编程单位。一页或多页数据通常被存储在一行存储器单元中。例如，一页或多页数据可 以被存储在与公共字线连接的存储器单元中。一页可以存储一个或多个扇区。扇区包括用户数据和开销 数据(也称为系统数据)。开销数据通常包括头部信息和已经从扇区的用户 数据计算出的纠错码(ECC)。控制器(或其他组件)在数据正被编程到阵列中时计算ECC， 并且还在从该阵列读取数据时检查该ECC。或者，ECC和/或其他开销数据被存储在与它们 所属于的用户数据不同的页中，或甚至不同的块中。用户数据的扇区通常是512字节，对应 于磁盘中的扇区的大小。大量页形成块，无论从8页到例如高达32、64、128或更多页。也 可以使用不同大小的块、页和扇区。图5是被分区为称作感测模块480的核心部分和公共部分490的单个感测块300 的方框图。在一个实施例中，将存在对于每条位线的单独的感测模块480和对于多个感测 模块480的集合的一个公共部分490。在一个例子中，感测块将包括一个公共部分490和八 个感测模块480。一组中的每个感测模块将经由数据总线472与相关的公共部分通信。可 以在美国专利申请公开2006/0140007中找到一个例子，其通过全部参考合并于此。感测模块480包括感测电路470，其确定在连接的位线中的导电电流是在预定水 平以上还是以下。在一些实施例中，感测模块480包括一般称为感测放大器的电路。感测 模块480还包括用于设置在连接的位线上的电压情况的位线锁存器482。例如，锁存在位线 锁存器482中的预定状态将导致连接的位线被拉到指定编程禁止的状态(例如Vdd)。公共部分490包括处理器492、数据锁存器的集合494和耦接在数据锁存器的集合 494与数据总线420之间的I/O接口 496。处理器492进行计算。例如，其功能之一是确定 在感测的存储器单元中存储的数据，并将所确定的数据存储在数据锁存器的集合中。数据 锁存器的集合494用于存储在读取操作期间由处理器492确定的数据位。其还用于存储在 编程操作期间从数据总线420输入的数据位。输入的数据位表示要被编程到存储器中的写 数据。I/O接口 496提供在数据锁存器494和数据总线420之间的接口。在读取或感测期间，系统的操作在状态机222的控制下，状态机222 (使用功率控 制226)控制不同控制栅极电压向被寻址的一个或多个存储器单元的供应。随着其按步经 过与存储器所支持的各种存储器状态对应的各个预定的控制栅极电压，感测模块480可以 行进(trip)在这些电压之一处，并且将从感测模块480经由总线472提供输出给处理器 492。在那时，处理器492通过考虑感测模块的一个或多个行进事件(tripping event)以 及经由输入线493的来自状态机的关于所施加的控制栅极电压的信息来确定得到的存储 器状态。然后其计算用于该存储器状态的二进制编码，并将得到的数据位存储到数据锁存 器494中。在核心部分的另一实施例中，位线锁存器482起着双重作用，作为锁存该感测模 块480的输出的锁存器以及还作为如上所述的位线锁存器。预期一些实现方式将包括多个处理器492。在一个实施例中，每个处理器492将 包括输出线(图5中未绘出)，使得每条输出线一起被布线为或(wired-OR’ d)。在一些实 施例中，输出线在被连接到被布线为或的线之前被反相(invert)。该配置使能够在编程验 证处理期间迅速确定该编程处理何时已完成，因为接收被布线为或的线的状态机可以确定 被编程的所有位线何时达到期望的电平。例如，当每个位已达到其期望的电平时，对于该位 的逻辑0将被发送到被布线为或的线(或数据1被反相)。当所有位输出数据0 (或数据1 被反相)时，则状态机得知终止编程过程。在每个处理器与八个感测模块通信的实施例中， 状态机可能(在一些实施例中)需要读取被布线为或的线八次，或者逻辑被添加到处理器 492以累积相关位线的结果，使得状态机仅需要读取被布线为或的线一次。
数据锁存器堆叠494包含对应于感测模块的数据锁存器的堆叠。在一个实施例 中，每个感测模块480存在三个(或四个或另外数量的)数据锁存器。在一个实施例中，锁 存器是每个一位的。在编程或验证期间，要编程的数据从数据总线420被存储在该数据锁存器的集合 494中。在验证处理期间，处理器492相对于期望的存储器状态监视验证的存储器状态。当 两者一致时，处理器492设置位线锁存器482以便使得位线被拉至指定编程禁止的状态。这 禁止耦接到位线的存储器单元被进一步编程，即使其经历了在其控制栅极上的编程脉冲。 在其他实施例中，处理器最初加载位线锁存器482，并且感测电路在验证处理期间将其设置 为禁止值。在一些实施方式中(但不是必需的)，数据锁存器被实现为移位寄存器，从而在其 中存储的并行数据被转换为用于数据总线420的串行数据，并反之亦然。在一个优选实施 例中，对应于m个存储器单元的读/写块的所有数据锁存器可以链接在一起以形成块移位 寄存器，从而数据的块可以通过串行传送而被输入或输出。具体地，读/写模块的堆(bank) 被适配为使得它的数据锁存器的集合中的每个数据锁存器将按顺序把数据移入或移出数 据总线，就像它们是整个读/写块的移位寄存器的一部分那样。可在以下文件中找到关于感测操作和感测放大器的另外的信息(1)2004年3 月 25 日公开的美国专利申请公开 No. 2004/0057287，“Non-VolatileMemory And Method With Reduced Source Line Bias Errors” ；(2) 2004 年 6 月 10 日公开的美国专利申请公 Jf No. 2004/0109357, "Non-Volatile Memory AndMethod With Improved Sensing" ； (3) 美国专利申请公开No. 20050169082 ;(4) 2005年4月5日提交的发明人Jian Chen的题为 “Compensating for CouplingDuring Read Operations of Non-Volatile Memory，，的美 国专利公开2006/0221692 ；以及(5) 2005年12月28日提交的、发明人Siu Lung Chan和 Raul-Adrian Cernea 的题为"Reference Sense Amplifier For Non-VoIatiIeMemory，，的 美国专利申请公开2006/0158947。所有就在上面列出的五篇专利文档通过引用全文被合并 于此。在成功编程处理(有验证)的结尾处，存储器单元的阈值电压应该适当地在对于 已编程的存储器单元的阈值电压的一个或多个分布内或者在对于已擦除的存储器单元的 阈值电压的分布内。图6图示了当每个存储器单元存储三位数据时存储器单元阵列的示例 阈值电压分布(对应于数据状态)。但是，其他实施例可以使用每存储器单元多于或少于三 位数据(例如诸如每存储器单元两位、或四位或更多位数据)。

在图6的例子中，每个存储器单元存储三位数据；因此，存在八个有效数据状态 S0-S7 (每个数据状态由图6所绘的阈值电压分布表示)。在一个实施例中，数据状态SO在0 伏特以下，并且数据状态S1-S7在0伏特以上。在其他实施例中，所有的八个数据状态都在 0伏特以上，或者可以实现其他布置。在一个实施例中，阈值电压分布SO宽于分布S1-S7。每个数据状态对应于存储器单元中存储的三位的唯一值。在一个实施例中，SO = 111，Sl = 110，S2 = 101，S3 = 100，S4 = 011，S5 = 010，S6 = 001 以及 S7 = 000。也可 以使用数据到状态S0-S7的其他映射。在一个实施例中，存储在存储器单元中的所有数据 位都被存储在相同的逻辑页中。在其他实施例中，存储在存储器单元中的每位数据对应于 不同的逻辑页。因此，存储三位数据的存储器单元将包括在第一页、第二页和第三页中的数据。在一些实施例中，连接到同一字线的所有存储器单元将在同样的三页数据中存储数据。在一些实施例中，连接到一条字线的存储器单元可以被分组成页的不同集合(例如通过奇 数和偶数位线或者通过其他布置)。在一些现有技术的器件中，状态0表示被擦除的数据。因此，擦除处理指示存储器 单元移动到状态0中。可以将存储器单元从状态SO编程到状态S1-S7中的任意一个。在 已知为全序列编程(full sequence programming)的一个实施例中，可以将存储器单元从 已擦除状态SO直接编程到已编程状态S1-S7中的任意一个。例如，要被编程的全体存储器 单元可以首先被擦除，使得全体中的所有存储器单元都处于已擦除状态SO。在一些存储器 单元正从状态SO被编程到状态Sl时，其他存储器单元正从状态SO被编程到状态S2、从状 态SO被编程到状态S3、从状态SO被编程到状态S4、从状态SO被编程到状态S5、从状态SO 被编程到状态S6、以及从状态SO被编程到状态S7。全序列编程由图6的七个曲线箭头图 示地绘出。在其他实施例中，可以使用不同的处理来编程存储器单元。在美国专利7196928 中找到其他类型的编程处理的例子，其通过全部参考合并于此。对于在此公开的擦除和验 证技术不需要任何特别的编程处理。在编程处理的一个例子中，存储器单元被预编程以便维持存储器单元上的平均磨 损。然后存储器单元被擦除(按块或其他单位)。可以进行软编程以使已擦除的存储器单 元的已擦除阈值电压分布变窄。一些存储器单元由于擦除处理可能处于比所需的更深的已 擦除状态。软编程可以施加编程脉冲以将更深的已擦除状态的存储器单元的阈值电压移动 得更接近于擦除验证电平。在擦除和(可选地)软编程之后，编程该块的存储器单元。一般，当编程NAND闪存器件时，通常将编程电压施加到所选存储器单元的控制 栅极，并且位线接地。来自沟道的电子被注入浮置栅极。当电子在浮置栅极中累积时，浮 置栅极变为充负电，并且存储器单元的阈值电压升高，使得存储器单元处于已编程状态。 可以在题为"Source Side Self BoostingTechnique For Non-volatile Memory，，的美 国专利6，859，397和题为“DetectingOver Programmed Memory”的美国专利申请公开 2005/0024939中找到关于编程的更多信息，两者都通过引用全文合并于此。在许多器件中， 在编程操作期间施加到控制栅极的编程电压被施加为一系列电压脉冲(编程脉冲)，其中 编程脉冲的幅度对于每个连续的脉冲增加预定步长大小。在编程脉冲之间，进行验证操作 的集合以便确定所选存储器单元是否已达到其目标阈值电压。达到其目标阈值电压的存储 器单元将被锁定以不能进行该编程处理的另外的编程。在编程之后，可以使用诸如美国专利7196928和美国专利公开2007/0206426中公 开的本领域中已知的处理来读取该块的存储器单元。一般，在读取和验证操作期间，所选字线连接到被规定用于每个读取和验证操作 的电压电平，以便确定所关注的存储器单元的阈值电压是否已达到这样的电平。例如，当进 行验证操作以确定存储器单元是否已被适当地编程到状态S2时，Vv2(参见图6)可以连接 到所选字线。当试图读取存储器单元的数据状态时，可以进行七个读取操作，使得每个读取 操作包括在两个相邻的数据状态之间施加的电压。当在状态SO在0伏特以下并且状态Sl 在0伏特以上的情况下在擦除处理期间进行验证操作时，0伏特可以连接到所选字线。在施 加字线电压后，测量存储器单元的导电电流以确定存储器单元是否响应于施加到字线的电 压而导通了。如果导电电流被测量为大于某个值，则认为存储器单元导通，并且施加到字线的电压大于存储器单元的阈值电压。如果导电电流被测量为不大于该某个值，则认为存储 器单元未曾导通，并且施加到字线的电压不大于存储器单元的阈值电压。 存在许多方式来在读取或验证操作期间测量存储器单元的导电电流。在一个例子 中，通过存储器单元对感测放大器中的专用电容器的放电或充电的速率来测量该存储器单 元的导电电流。在另一例子中，所选存储器单元的导电电流允许(或不能允许)包括了该存 储器单元的NAND串对相应位线放电。在一个时间段后测量该位线上的电压以看其是否已 经被放电。注意，可以通过验证/读取领域中已知的不同方法来使用在此所述的技术。可以 在通过全部参考被合并于此的以下专利文件中找到关于验证/读取的更多信息(1)2004 年3月25日公开的美国专利申请公开No. 2004/0057287, "Non-VolatileMemory And Method With Reduced Source Line Bias Errors，，；(2) 2004 年 6 月 10 日公开的美国专利 Φ it ^JF No. 2004/0109357, “ Non-Volat i 1 e Memory AndMethod With Improved Sensing"； (3)美国专利申请公开No. 2005/0169082 ；以及(4) 2005年4月5日提交的发明人Jian Chen 的题为"Compensating forCoupling During Read Operations of Non-Volatile Memory，， 的美国专利公开2006/0221692。图7A示出NAND串的截面部分，并且图7B示出在读取、擦除、擦除-验证和软编程 操作期间施加到NAND串的偏压情况。图7A的NAND串包括存储器单元564、566、568、570、 572、574、576和578。那些存储单元的每个包括浮置栅极(TO)和控制栅极(CG)。存储器 单元564的控制栅极是字线WLO的一部分或者连接到字线WLO。存储器单元566的控制栅 极是字线WLl的一部分或者连接到字线WLl。存储器单元568的控制栅极是字线WL2的一 部分或者连接到字线WL2。存储器单元570的控制栅极是字线WL3的一部分或者连接到字 线WL3。存储器单元572的控制栅极是字线WL4的一部分或者连接到字线WL4。存储器单 元574的控制栅极是字线WL5的一部分或者连接到字线WL5。存储器单元576的控制栅极 是字线WL6的一部分或者连接到字线WL6。存储器单元578的控制栅极是字线WL7的一部 分或者连接到字线WL7。NAND串还包括漏极侧选择栅极584，其在其栅极处接收信号S⑶。 漏极侧选择栅极允许与位线594的选择的连接。NAND串还包括源极侧选择栅极580，其用 于选择性地连接到源极线592。选择栅极580在其栅极处接收信号SGS。NAND串的那些存 储器单元的每个包括由源极/漏极区590定义的源极和漏极区。图7B的第二列示出在读取操作期间使用的偏压情况。所选NAND串的选择栅极通 常通过施加足够高的电压、例如一般高于电源电压Vdd的电压Vsg而被偏压为处于导电状 态。在一个实施例中，Vsg处于4-4. 5V的量级。足够高的过驱动电压Vread(通常按5到8 伏特的量级)被施加到未选字线以确保未选的存储器单元处于导电状态，甚至当那些存储 器单元已经被编程时也是如此。所选字线(例如图7B中的WL4)接收读取比较电压Vcgrv。 在二进制读取操作的情况下，通常0伏特被施加到所选字线。如果存储器单元具有小于0 伏特的阈值电压，则存储器单元将处于导电状态，并且足够高的读取电流可以在NAND串中 流动。如果存储器单元被编程使得其阈值电压大于0伏特，则没有或非常低的读取电流将 流动。与位线通信的感测放大器(以上讨论的)可以用于区分高和低的读取电流状态。 在多级存储器单元的情况下，可以通过选择被施加到对象存储器单元(例如WL4)的电压以 在所有不同的存储器状态之间区分，来进行多个读取操作。在一个实施例中，位线电压用于对位线预充电(例如到0.7伏特)。如果被选择用于读取的存储器单元导电，则该位线电压 将基于从位线经过NAND串到源极的电流而耗散(dissipate)。在施加了适当的电压之后的 预定时间时，可以通过感测放大器来感测位线电压或电流。图7B的第三列示出用于字线的所选块上的传统擦除操作的偏压(biasing)。在一 个实施例中通过将P阱升高到擦除电压(例如20伏特)达足够的时间段并将所选块的字 线接地同时将源极和位线浮置来擦除存储器单元。选择栅极线SGS和SGD也浮置。在未被 选择来擦除的块中，字线浮置。由于电容性耦合，未选择的字线、位线、选择线和公共源极线 也升高到擦除电压的大分数，由此阻止对未被选择来擦除的块的擦除。在被选择来擦除的 块中，强电场被施加到所选存储器单元的隧道氧化物层，并且随着浮置栅极的电子通常通 过Fowler-Nordheim隧穿机制被发射到衬底侧，所选存储器单元被擦除。由于电子从浮置 栅极转移到P阱区，因此所选单元的阈值电压降低。可以对整个存储器阵列、对各个块或者 单元的另外的单位进行擦除。在一个实施例中，在擦除存储器单元后，所有已擦除的存储器 单元将处于状态SO (参见图6)。擦除处理的一种实现方式包括向ρ阱施加几个擦除脉冲并 在擦除脉冲之间进行擦除_验证操作以确定NAND串是否被适当地擦除。

图7B的第四列示出了擦除-验证操作的偏压情况。可以通过向公共源极线施加 电压Vdd(通常是1.8-3. 3伏特)同时通过向选择栅极施加电压Vsg而使选择栅极(SGS和 SGD)处于导电状态来实行擦除-验证操作。在擦除状态(例如状态SO)在0伏特以下并且 编程状态在0伏特以上的实施例中，字线连接到诸如0伏特的低电压。当NAND串中的一个 或多个存储器单元的阈值电压高于0伏特时，那些存储器单元处于不导电状态，并且没有 电流能从公共源极流到位线。但是，当所有存储器单元都具有低于0伏特的阈值电压时，电 流可以流动。通常，利用此电流对位线充电，并且取决于存储器单元的阈值电压和被允许对 位线充电的时间，位线电压将增加到某个电平、例如0. 5-0. 8伏特。存储器单元被擦除得越 深，在某个时间段期间电流和位线电压可以变得越高。同时对NAND串中的所有存储器单元 进行擦除-验证操作。图7B的第五列示出了软编程的偏压情况。通常通过同时向所选块中的所有字线 施加软编程电压(Vspgm)来实行软编程操作。软编程脉冲处于比常规编程脉冲更低的幅 度，以避免存储器单元达到编程状态。在每个软编程脉冲之后，实行验证操作(类似于擦 除_验证操作)。软编程继续(软编程脉冲加上验证)，直到所选块中的预定数量的NAND 串已经达到不导电状态。这意味着NAND串中的存储器单元的阈值电压分布已经向上偏移 为接近目标电平，即使多个存储器单元最初被过度擦除。在软编程期间，漏极侧选择栅极被 偏压到Vsgd (通常在1. 8-3V的范围内但不一定等于Vdd的电压)。通常，在编程和软编程 操作期间，源极被偏压到1-1. 5V。如从以上关于图7A和7B的讨论可见，读取操作一次一个字线地读取存储器单元， 而擦除-验证操作同时验证所选块中的所有字线上的所有存储器单元的阈值电压。因为一 块中的所有字线在擦除_验证期间同时被测试，因此擦除_验证操作比对于所有字线的读 取操作更不耗时。在读取操作期间，与未选择的存储器单元对应的字线利用Vread被偏压，并因此 处于高度导电状态，而所选存储器单元利用较低电压被偏压，并因此处于较少导电状态。结 果，整个NAND串的I-V特性主要由所选存储器单元确定。另一方面，因为擦除-验证操作包括向所有字线施加测试电压(例如ο伏特或适合于具体实现方式的另一电平)，随着NAND 串中的所有存储器单元处于弱导电状态(接近于阈值条件)，NAND串的I-V特性将受所有 存储器单元的属性所影响。结果，即使施加相同的测试电压，流经其中所有字线被选的NAND 串的电流将小于流经仅有一条被选字线的NAND串的电流(未选字线被偏压在Vread)。实 验结果也已示出一个存储器单元的I-V特性不同于整个NAND串的I-V特性。为了实现行 经NAND串的相同的电流，仅有一格被选的存储器单元的NAND串将需要比具有用相同的字 线电压偏压的所有存储器单元的NAND串更低的字线电压。如此，与擦除-验证操作相比，在 读取操作期间，存储器单元将经历不同的I-V特性。在经过验证操作之后，单个存储器单元 与整体上的NAND串相比将具有比较低的阈值电压，这可能导致比所需的更深的擦除阈值， 并因此对存储器单元的耐久性具有负面影响。进一步恶化该问题的是，存在用比过去更多 的存储器单元制造NAND串的趋势。随着更多的存储器单元被添加到NAND串，NAND串的电 阻将增加。如此，单个存储器单元的I-V特性和整个NAND串的I-V特性之间的差异将由于 向NAND串添加更多存储器单元而增大。对于单个存储器单元与整个NAND串的I_V特性之间的上述差异的一种解释是，当 多个存储器单元活动时，每个存储器单元向NAND串添加另外的电阻。导致I-V特性的差异 的另一因素是由于相邻字线的电容性耦合。例如，如果选择具体字线WLn用于读取，并且向 相邻字线WLn-I和WLn+Ι施加Vread，则施加到两条相邻字线的电压将电容性地耦合到与 WLn连接的浮置栅极。假设所选字线用Vcg被偏压，并且相邻字线用Vread被偏压，则所选 存储器单元的阈值电压可以由以下公式得出
('U ,ζ)βξVih 二 Vih muiml — 2—鲁 Vread — ^^
egLeg其中Qfg是存储在于所选字线相连的浮置栅极中的电荷，Vth_neutral是存储器 单元的中性阈值电压(浮置栅极中没有电荷)，Ccg是在所选字线(WLn)和所选字线上的浮 置栅极之间的电容性耦合，以及Ccgn是相邻字线(WLn-I和WLn+Ι)和所选字线上的浮置栅 极之间的电容性耦合。因子2*Ccgn/Ccg可以取决于诸如存储器单元尺寸、字线之间的间隔 等的参数而具有不同的值。在一个实施例中，该因子近似等于0. 15，使得Vread的1伏特的 增加导致存储器单元阈值电压的大约0. 15伏特的显然降低。与所有字线被偏压在大约0 伏特的情况相比，对于6V的Vread，这对应于存储器单元阈值电压的大约0. 9伏特的降低。解决在读取和擦除-验证之间经历的I-V特性的差异的一种方案是通过一次对单 个字线进行擦除-验证。选择用于验证的字线将接收验证电压(例如0伏特)。未被选择 用于验证的字线将都接收VreacK或类似的电压)。在此情况下，对于擦除-验证所经历的 I-V特性将更接近对于读取的I-V特性。通过字线偏压对字线进行读取验证的一个问题是， 由于擦除-验证所需的额外的时间，将存在性能退化。如果NAND串具有64个存储器单元， 则当过去常常仅存在一个验证操作时，现在将需要64个验证操作。 另一选择是对于奇数字线和对于偶数字线分开进行擦除_验证。当奇数字线正被 验证时，奇数字线将接收验证比较电压Vcgev (例如0伏特)，并且偶数字线将接收Vread。 当偶数字线正被验证时，偶数字线将接收Vcgev，并且奇数字线将接收Vread。因此，现在 仅两个验证操作被用于替代过去的一个验证操作。尽管这是验证操作的两倍，但仍是少于 分开验证每个字线的验证操作。几个实现方式可能用于使用上述奇数/偶数擦除_验证方法。在第一实施例中，在每个擦除脉冲之后，所有偶数字线上的存储器单元和所有奇数 字线上的存储器单元分开被验证，使得在每个擦除脉冲之后存在两个验证操作(对于二 进制)一一个用于奇数字线，一个用于偶数字线。在第二实施例中，为了降低所需的擦 除-验证操作的数量，能够仅对偶数字线或者仅对奇数字线实行擦除-验证操作，并假设其 他的字线也按类似的方式被擦除。这可以降低所需的擦除-验证操作的数量，但是将不能 保证某个NAND串中的所有存储器单元都处于已擦除状态。在第三实施例中，仅对偶数字线 进行擦除_验证操作。在经过仅对偶数字线的擦除_验证操作之后，则可以测试并验证奇 数字线。或者，将首先验证奇数线，并且当验证过奇数线后，将测试偶数字线。注意，在一些情况下，不是NAND串中的所有存储器单元都需要成功被擦除，因为 可以使用误差检测(例如，ECC)来校正为某个数量的未充分擦除的存储器单元。与偶数字 线分离地擦除-验证奇数字线的实施例的一个缺点是，仍存在同时被操作的许多字线。通 过NAND串中的大量字线，合计的电阻仍会很高，由此导致在擦除-验证期间的I-V特性与 读取操作的相比不同。 另一选择是将擦除-验证操作限制为偶数字线的子集或者奇数字线的子集。例 如，如果存在64条字线，则这些字线可以被分成偶数字线的四个(或更多)子集和奇数字 线的四个(或更多)子集。在一个实施例中，在每个擦除脉冲之后，分别验证每个子集。在 其他实施例中，仅验证一个子集并将其用作所有其他子集的代表子集。在另一实施例中，系 统将仅试图在擦除脉冲之间验证一个代表子集，直到验证了代表子集。在那之后，然后将验 证所有子集以保证整个块被适当验证。在以上例子中，正被验证的存储器单元的子集将接 收Vcgev，并且所有其他存储器单元将接收Vread。例如，如果奇数字线的一个子集正被验 证，则那些奇数字线(例如WL1、3、5、7、9、11、13、15)将接收Vcgev，并且所有其他剩余字线 将接收Vread。另一选择是分别验证重叠的邻近组的存储器单元。S卩，NAND串被分成邻近的 (contiguous)存储器单元的组。用邻近一词，这意味着存储器单元彼此挨着。例如，回去查 看图7A，存储器单元564、566、568和570是一组邻近的存储器单元。另一方面，仅由存储器 单元570和576组成的一组将不是邻近的。各组是重叠的，意味着第一组将具有与第二组 共同的存储器单元。例如，回去查看图7A，由存储器单元564、566、568、570、572构成的邻近 的组一与包括存储器单元570、572、574、576和578的邻近的组二重叠，因为两组都包括存 储器单元570和572。使各组重叠的一个原因是为了确保所有存储器单元在至少一个验证操作期间具 有相同的偏压情况。例如，当组一正被验证时，组一的存储器单元(564、566、568、570、572) 将都接收Vcgev，而剩余的存储器单元将接收Vread。这意味着存储器单元572将具有处 于Vread的相邻单元，因此可以经历电容性耦合，而组一的其他存储器单元将不具有处于 Vread的相邻单元。当组二正经历验证时，存储器单元570-578将接收Vcgev，而不在组二中 的存储器单元将接收Vread。因此，当组二正被验证时，存储器单元572将不具有接收Vread 的相邻单元。如此，存储器单元572在对于组二的验证处理期间将被适当地验证。在这样 的实施例中，存储器单元572将经历验证两次。使用分别验证重叠并邻近的组的字线/存储器单元的擦除-验证方法的几个实现 方式是可能的。在一个实施例中，在每个擦除脉冲之后，验证字线的所有子集。例如，在每个擦除脉冲之后，验证第一子集，跟着验证第二子集，跟着验证第三子集，等等。在另一实施 例中，在每个擦除脉冲之后验证一个子集，并将该子集用作所有存储器单元的代表子集。在 第三实施例中，在每个擦除脉冲之后，将仅验证代表子集。当该代表子集成功验证时，则然 后将针对该脉冲和随后的脉冲验证所有其他子集，直到所有子集被验证。 注意，在一些情况下，不是NAND串中的所有存储器单元都需要被成功擦除。可以 使用误差校正(例如ECC)来校正某个数量的未充分擦除的存储器单元或其他类型的误差。用于进行擦除-验证的另一方案是验证不同的邻近组的字线，每组字线针对在该 组的边缘处的字线使用与针对不在该组的边缘处的字线不同的测试信号。例如，回去查看 图7A并考虑一组为存储器单元466、468、470、472和474，不同的Vcgev将被施加到存储器 单元466和474，然后施加到存储器单元468、470和472。在被选择用于验证的组之外的字 线将接收Vread。如上所述，当相邻者正接收Vread时，该Vread电压的一部分被耦合到被选择用于 验证的字线。因此，为了补偿接收Vread的相邻者，挨着接收Vread的字线的字线可以在其 控制栅极处利用较低的Vcgev。考虑接收Vread的相邻字线趋向于增加在所选存储器单元 的浮置栅极处经历的电压。降低所选存储器单元的Vcgev将趋向于降低在所选存储器单元 的浮置栅极处经历的电压，由此导致所选存储器单元的浮置栅极经历期望的电压。在组的 边缘处的存储器单元具有接收Vread的相邻者，并因此将通过具有较低的Vcgev而被补偿。 在该组中间的存储器单元不需要这种补偿，并将具有较高的Vcgev。利用此方案，组中的所 有存储器单元将验证为近似相同的阈值电压电平。还可以在三个不同的实施例中进行该方 案。在第一实施例中，在每个擦除脉冲之后，分别验证每组。在第二实施例中，仅验证一个 代表组。在第三实施例中，系统开始仅验证一个代表组，直到该代表组验证了。在该代表组 验证了之后并对于所有随后的擦除脉冲，将验证所有组的存储器单元。图8-12提供了用于进行分别验证重叠并邻近的各组的字线/存储器单元的擦 除_验证的实施例的更多细节。更具体地，图8是描述用于擦除非易失性存储器的处理的 一个实施例的流程图。在步骤598，验证计数器被初始化为0(或另一数字)。在步骤600， 系统将浮置位线、源极线、漏极选择线(SGD)和源极选择线(SGS)。在步骤602，正被擦除的 块的所有字线将连接到地。在其他实施例中，可以利用不同的擦除单位。在步骤604，擦除 电压作为脉冲被施加到ρ阱。在一个实施例中，在步骤602-604中施加的各种信号由功率 控制226在状态机222的指导下提供。在一个实施例中，如上所述通过将ρ阱升高到擦除 电压(例如16伏特)达足够的时间段并将所选块的字线接地来擦除存储器单元。因此强 电场被施加到存储器单元的隧道氧化物层。通常通过Fowler-Nordheim隧穿机制，将浮置 栅极中的电子发射到P阱。随着电子从浮置栅极转移到P阱区，所选存储器单元的阈值电 压被降低。可以对整个存储器阵列、对各个块或者存储器单元的其他单位进行擦除。在图8的步骤606中，对重叠并邻近的各组字线进行一个或多个验证操作。在步 骤608，确定存储器单元的块是否已被充分验证。如果存储器单元的块已经被充分验证，则 擦除处理已经成功完成(步骤610)。如果存储器单元的块未被充分验证，则在步骤612，确 定验证计数器是否小于验证限制L (例如8)。如果验证计数器不小于验证限制L，则擦除处 理已经失败(步骤614)。如果验证计数器小于验证限制L，则在步骤616中，验证计数器 递增。另外，擦除脉冲的幅度递增，并且处理循环回到步骤600，并准备施加另一擦除脉冲。在一个实 施例中，第一擦除脉冲是16伏特，并且随后的擦除脉冲增加预设的增量值(例如 0. 5-1. 0伏特)。注意，图8中的各步骤的顺序可以变化。图9是描述使用一个或多个测试信号(见图8的步骤606)来验证重叠并邻近的 各组字线的处理的一个实施例的流程图。在步骤640，使用一个或多个测试信号来分别验证 要验证的下一组。在分别验证了下一组之后，在步骤642中存储结果。如果存在更多的要 验证的组(见步骤644)，则处理循环回到步骤640，并分开地验证下一组。如果要验证的所 有组都已被验证了，则在步骤646，系统基于存储的结果的所有(或子集)来确定验证处理 是否成功了。如果每组都验证了并且步骤640的每次重复都具有了成功的结果，则整个验 证处理是成功的。注意，在一个实施例中，顺序地验证各组；但是，在其他实施例中，可以实 现其他顺序。在一个实施例中，如果各组之一验证失败，则可以终止图9的处理。图10是绘出分别验证一组存储器单元的处理(见图9的步骤640)的信号图。图 10示出了对位线、该组中的字线、在正被验证的组之外的字线、源极侧选择栅极(SGS)、源 极、漏极侧选择栅极(SGD)的信号电平。正被分别验证的该组内的字线接收Vcgev。在该实 施例中，Vcgev = O伏特。也可以使用其他值。未在正被分别验证的该组内的字线在tl时 被驱动到Vread，并保持在Vread直到t3。源极线在tl时被驱动到Vdd，并保持在Vdd直到 t3。在t2时，通过向SGS和S⑶施加Vsg而导通选择栅极。如果在正被验证的组内的所有 存储器单元都具有在Vcgev以下的阈值电压，则它们将导通并传导电流，致使位线电压缓 慢上升，如曲线680所绘。如果各存储器单元中的一个或多个具有在Vcgev以上的阈值电 压，则电流将不流动，并且电压降保持在0，如线682所绘。将在t2之后且在t3之前的某个 时间采样(多个)位线的情况。该电压情况将指示与作为未被验证的组的一部分的各字线 连接的各存储器单元的阈值电压情况。尽管图10示出了向组中的所有字线施加的相同的Vcgev，但是在一些实施例中， Vcgev可以对于组中的各字线而变化。类似地，可以向不在该组中的各字线施加不同的 Vread电平。图11是绘出重叠并邻近的各组字线和连接到那些字线的存储器单元的集合以及 它们对于步骤640的每次重复而接收的信号的表格。在一个实施例中，一块存储器单元将 包括66条字线，使得64条字线用于数据，并且两条字线是用于提供适当的偏压情况和/或 存储其他信息的 字线。图11仅示出了那64条字线的一部分。但是，针对未绘出的字线可 以加入(interpolate)图11的教导。或者，图11的教导可以用于具有少于或多于66条字 线的系统。图11的第二列示出对于与WL0-WL4对应的第一组字线/存储器单元的验证操 作。第三列示出对于与WL3到WL8对应的第二组字线/存储器单元的验证操作。注意，该 组中的字线是邻近的，因为它们是相邻者。各组是重叠的，因为组一包括与WL3和WL4连接 的存储器单元，并且组二也包括与WL3和WL4连接的存储器单元。因此，连接到WL3和WL4 的存储器单元将被验证两次，尽管以不同的偏压情况。图11的第四列示出对于与WL7-WL12 对应的第三组字线/存储器单元的验证操作。注意，与WL7和WL8连接的存储器单元出现 在组二和组三两者中。因此，与WL7和WL8连接的存储器单元将被验证两次，尽管以不同的 偏压情况。图11的第五列示出对于与WL11-WL16对应的第四组字线/存储器单元的验证 操作，且与WLll和WL12连接的存储器单元是组三和组四的成员。因此，在步骤640的第一 重复期间，将验证与字线WL0-WL4连接的存储器单元。在步骤640的第二重复中，将验证与字线WL3-WL8连接的存储器单元。在步骤640的第三重复中，将验证与字线WL7-WL12连接的存储器单元。在步骤640的第四重复中，将验证与字线WL11-WL16连接的存储器单元，等 等。如关于图8说明的，在每个擦除脉冲之后进行图9的处理。图12提供了另一实施例，其中首先在每个擦除脉冲后之后仅验证一组。在成功验 证这一组之后，然后验证其他组。一旦一组成功验证了，对该擦除序列不再次测试(例如图 8的处理)。可以在例如图8的步骤606中的当前擦除周期的每个擦除脉冲之后进行图12 的处理。在步骤700，系统确定存储器单元的代表组是否已经被成功验证。如果没有，则在 步骤702中使用关于图10所述的处理对该代表组进行验证操作。在步骤704存储结果。 在一个实施例中，存储器单元的代表组是重叠和邻近的存储器单元的各组中的任一组。在 另一实施例中，代替首先验证存储器单元的一个代表组，在步骤702首先验证存储器单元 的多个代表组(但少于所有组)。如果步骤702的验证操作确定代表组未成功验证(步骤 706)，则图12的验证处理被终止为未成功。如果已经成功验证该代表组(步骤706)，则剩余的组需要被验证。该处理在步骤 710继续，其中下一组被验证。在步骤712，步骤710的结果被存储。如果存在更多要验证 的组(步骤714)，则该处理在步骤708继续。如果所有组已经被处理(步骤714)，则在步 骤716，基于存储的结果来确定存储器单元的集合是否已被成功验证。在一个实施例中，如 果所有组都被成功验证，则存储器单元的集合已经被成功验证。在步骤700，如果代表组已经被成功验证，则验证处理设法处理其他组。但是，已经 被成功验证的任何组不需要再次被验证。因此，步骤708确定要处理的下一组是否已经被 成功验证。如果是，跳过该组，并且该处理继续到下一组(步骤714)。如果要处理的下一组 还没被成功验证，则在步骤710中对该组进行验证操作。图12A提供另一实施例，其中在每个擦除脉冲之后验证代表组。如果该代表组被 成功验证，则验证其他组。可以例如在图8的步骤606中在每个擦除脉冲之后进行图12A 的处理。在图12A的步骤720中，对代表组进行验证操作。如果步骤720的验证操作确定 代表组未成功验证(步骤722)，则图12A的验证处理被终止为未成功。如果代表组已经成功验证(步骤722)，则剩余的组需要被验证。在步骤724，验证 下一组。如果在步骤724的当前重复中验证的该组未成功验证(步骤726)，则终止图12A 的验证处理为不成功。如果在步骤724的当前重复中验证的该组成功验证了(步骤726)， 则确定是否存在更多需要被测试的组(步骤728)。如果存在更多要被测试的组，则该处理 循环回到步骤724，并测试下一组。如果没有更多要被测试的组，则那意味着所有组都成功 验证；因此，图12A的验证处理成功。如上所述，图12A的处理将验证直达所有组，直到一组 不成功或者所有组都成功。图13-15描述了用被提供给在各组的边缘处的存储器单元的、与被提供给不在各 组的边缘处的存储器单元的一个或多个测试信号不同的测试信号来分别验证各组字线的 实施例。在步骤770，初始化验证计数器。在步骤722，位线、源极线、漏极选择栅极线和源极 选择栅极线被浮置。在步骤744，所选块(或其他单位)的字线被连接到地。在步骤778， 擦除电压脉冲被施加到P阱。在步骤780，利用在边缘处使用的不同的测试信号对不同组 的字线分别进行验证处理，如上所述。如果所有组都被验证了(步骤782)，则擦除处理已 经成功完成(步骤784)。如果验证失败，则确定验证计数器是否在预设限制L以下(步骤786)。如果验证计数器大于预设限制L，则擦除处理以失败结束(步骤788)。如果验证计 数器在限制L以下，则在步骤700，验证计数器递增一，并且擦除脉冲幅度递增一个步长大 小。在一些实施例中，擦除脉冲可以保持在相同的幅度。在步骤790后，该处理循环回到步 骤722。注意，在步骤782的一些实施例中，如果小于预定数量的组或存储器单元失败，则将 认为验证处理成功，因为可以利用ECC克服一些误差。 在一个实施例中，图9的处理可以用于进行分别验证各组的步骤(图13的步骤 780)。在另一实施例中，可以使用图12的处理来进行步骤780。或者，可以利用不同于图 13的处理来进行图9或图12的处理。或者，可以使用不同于图9或图12的处理来实现步 骤780。注意，图13中的各步骤的顺序可以变化。图14是绘出在图9或图12的处理被用于实现图13的步骤780时可以用于实现 图9的步骤640或者图12的步骤702或706的验证操作的信号图。图14示出了对于位线、 组内部的字线、组边缘上的字线、组外的字线、源极线、源极侧选择栅极信号SGS和漏极侧 选择栅极信号SGD的电压电平。组内部(在组中并且不在组的边缘处)的字线接收Vcgev。 在组的边缘处的字线接收Vedge。在一个实施例中，Vedge小于Vcgev。Vcgev和Vedge之 间的差取决于Vcgev、Vread的幅度和器件特性、特别是在所选字线上的存储器单元的浮置 栅极与相邻字线的寄生耦合量，如上所述。在一个实施例中，可以使用模拟或器件测试来确 定Vedge。不在组中的字线在tl接收Vread，直到t3。源极线在tl时被升高到Vdd。通过 在t2对SGS和S⑶赋予(assert) Vsg而导通选择栅极。假设Vedge被正确地优化，如果 连接到组中的字线的所有存储器单元都具有高于Vcgev的其阈值电压，则电流将流经NAND 串，并且位线上的电压将如曲线810所绘地升高。如果这些字线上的任意的存储器单元具 有高于Vcgev的阈值电压，则没有电流或者不足够的电流将流经NAND串，并且电压将保持 恒定(例如在0伏特)或者几乎恒定，如直线812所绘。将在t2后且在t3之前的某个时 间采样(多个)位线的情况。该电压情况将指示与作为正被验证的组的一部分的字线连接 的存储器单元的阈值电压情况。尽管图14示出了被施加到组中的所有内部字线的相同的Vcgev，但是在一些实施 例中，对于内部字线，Vcgev可以变化。类似地，可以将不同的Vread电平施加到不在组中 的字线。图15绘出了作图13的处理的一部分而被擦除和验证的各个组。图15的第二列示 出包括字线WL0-WL4和接收测试信号的所连接的存储器单元的第一组。在边缘处仅有一条 字线WL4，其接收Vedge。其他字线接收Vcgev。图15的第三列示出第二组，其包括WL5-WL9 以及接收测试信号的所连接的存储器单元。字线WL5和WL9在边缘处并接收Vedge。内部 字线WL6-WL8接收Vcgev。图15的第四列示出第三组，其包括WL10-WL14以及接收测试 信号的所连接的存储器单元。WLlO和WL14在边缘处并接收Vedge。字线WL11-WL13接收 Vcgev0图15的第五列示出第四组，其包括WL14和WL19以及接收测试信号的所连接的存储 器单元。边缘处的字线包括WL15和WL19，并接收Vedge。不在边缘处的字线(WL16-WL18) 接收Vcgev，等等。因此，在步骤640的第一重复期间，对于此实施例，将验证字线WL0-WL4。 在步骤640的第二重复期间，对于此实施例，将验证字线WL5-WL10。在步骤640的第三重复 期间，对于此实施例，验证字线WL10-WL14，等等。注意，验证各组的顺序可以从图15所绘的 不同。
已经为了例示和描述的目的给出了本发明的前述详细描述。不是意要详尽或将本 发明限制到所公开的精确形式。根据以上教导，许多修改和变化是可能的。选择所描述的 实施例一边最好地说明本发明的原理及其实际应用，由此使得本领域其他技术人员能够在 各种实施例中并利用适合于意图的具体使用的各种修改最佳地利用本发明。意图本发明的 范围由所附权利要求限定。
权利要求
1.一种用于操作非易失性存储器的方法，包括 对非易失性存储元件的集合进行特定擦除功能；以及响应于所述特定擦除功能，对所述非易失性存储元件的不同的重叠并邻近的子集分别 进行验证。
2.根据权利要求1的方法，其中响应于所述特定擦除功能、对所述非易失性存储元件 的不同的重叠并邻近的子集分别进行验证包括在不同时间向非易失性存储器件的所述重叠并邻近的子集施加测试信号的多个集合；以及在所述不同时间并响应于所述测试信号，感测接收所述测试信号的非易失性存储元件 的情况信息。
3.根据权利要求2的方法，其中 所述测试信号处于公共电压。
4.根据权利要求2或3的方法，还包括在施加所述测试信号时，向不在各个子集中的非易失性存储元件施加过驱动信号。
5.根据权利要求1、2、3或4的方法，其中 所述特定擦除功能是擦除脉冲；以及响应于所述特定擦除功能、对所述非易失性存储元件的不同的重叠并邻近的子集分别 进行验证包括针对特定擦除脉冲来对在多个子集中的那些非易失性存储元件验证两次。
6.根据权利要求1或5的方法，其中响应于所述特定擦除功能、对所述非易失性存储元 件的不同的重叠并邻近的子集分别进行验证包括向非易失性存储元件的第一子集施加一个或多个测试信号； 感测非易失性存储元件的所述第一子集的情况信息；向与非易失性存储元件的所述第一子集重叠的非易失性存储元件的第二子集施加一 个或多个测试信号；以及感测连接的非易失性存储元件的所述第二子集的情况信息。
7.根据权利要求6的方法，其中所述非易失性存储元件是布置在NAND串上的NAND闪存器件； 所述第一子集和所述第二子集包括共同的NAND串的部分；以及 所述测试信号被施加到与所述NAND串连接的字线。
8.根据权利要求1-7的任意一项的方法，还包括对非易失性存储元件的所述集合进行多个擦除操作，并在每个所述擦除操作之后对少 于非易失性存储元件的所有子集的非易失性存储元件进行验证，其中，在所述特定擦除功 能之前进行多个擦除操作的执行和在每个所述擦除操作之后对少于非易失性存储元件的 所有子集的非易失性存储元件的验证的执行。
9.一种非易失性存储装置，包括 多个非易失性存储元件；以及与所述多个非易失性存储元件通信的一个或多个管理电路，所述一个或多个管理电路 向非易失性存储器件的不同子集分别施加测试信号，包括向在特定子集的边缘处的非易失 性存储元件施加与不在所述特定子集的边缘处的非易失性存储元件相比不同的测试信号，所述一个或多个管理电路响应于所述测试信号而感测所述不同子集的情况信息。
10.根据权利要求9的非易失性存储装置，其中所述一个或多个管理电路向不在正被感测的子集中的非易失性存储元件施加过驱动 信号；以及所述非易失性存储元件的所述不同子集包括邻近并连接的非易失性存储元件。
11.根据权利要求9或10的非易失性存储装置，其中所述向在特定子集的边缘处的非易失性存储元件施加与不在所述特定子集的边缘处 的非易失性存储元件相比不同的测试信号包括向不在所述特定子集的边缘处的非易失性 存储元件施加较高的电压，并且向在所述特定子集的边缘处的所述非易失性存储元件施加 较低的电压。
12.根据权利要求9、10或11的非易失性存储装置，其中所述一个或多个管理电路进行擦除功能，所述感测情况信息是对验证所述擦除功能的尝试ο
13.根据权利要求9-12的任意一项的非易失性存储装置，其中所述一个或多个管理电路重复地进行所述擦除功能和所述感测，直到一个或多个子集 被成功验证。
14.根据权利要求9的非易失性存储装置，其中所述一个或多个管理电路对所述多个非易失性存储元件进行擦除操作的多次重复，并 在所述一个或多个管理电路向非易失性存储器件的不同子集分别施加测试信号之前对非 易失性存储元件的所述集合中的一个子集进行验证操作。
15.根据权利要求9的非易失性存储装置，其中所述非易失性存储元件的所述不同子集包括布置在NAND串中的非易失性存储元件。
全文摘要
当擦除非易失性存储器时，在擦除操作之间使用验证处理来确定非易失性存储器是否已成功被擦除。该验证处理包括对非易失性存储元件的不同子集分别进行验证。
文档编号G11C16/34GK102099867SQ200980127761
公开日2011年6月15日 申请日期2009年5月28日 优先权日2008年6月3日
发明者万钧, 三轮达, 大和田健, 方家荣, 李世俊, 格里特.J.赫明克 申请人:桑迪士克公司