移位寄存器电路和显示装置以及移位寄存器电路的驱动方法

专利名称：移位寄存器电路和显示装置以及移位寄存器电路的驱动方法
技术领域：
本发明涉及在显示面板中制成单片电路的移位寄存器电路。
背景技术：
近年来，用非晶硅在液晶面板上形成栅极驱动器来实现成本减少的栅极单片电路 化得到发展。栅极单片电路也称为无栅极驱动器、面板内置栅极驱动器、面板内栅极(gate in panel)等。图12表示构成利用栅极单片电路形成的栅极驱动器的移位寄存器电路的结构 例。在该移位寄存器电路中，各级(移位寄存器级)SWc(k为自然数)具备置位端子 SET、输出端子GOUT、复位端子RESET、低电平电源输入端子VSS和时钟输入端子CKA、CKB0 在各级SI k (k彡2)中，置位端子SET中输入前级SWc-I的输出信号GOUT (以输出端子附图 标记代用)。初级SRl的置位端子SET中输入门开始脉冲GSP。输出端子GOUT对对应的扫 描信号线输出输出信号(ik。复位端子RESET中输入下一级SI k+l的输出信号GOUT。低电 平电源输入端子VSS中输入各级SWc中的低电位侧的电源电压即低电平电源电压VSS。时 钟输入端子CKA和时钟端子CKB中的一方中输入时钟信号CKl，并且另一方中输入时钟信号 CK2，在相邻的级之间输入到时钟输入端子CKA的时钟信号和输入到时钟输入端子CKB的时 钟信号CK2交替切换。时钟信号CKl和时钟信号CK2具有如图15所示的激活时钟脉冲期间(在此为高 电平期间)不相互重叠的互补的相位关系。时钟信号CK1、CK2的高电平侧(激活侧)的电 压为VGH，低电平侧(非激活侧)的电压为VGL。低电平电源电压VSS等于时钟信号CK1、 CK2的低电平侧的电压VGL。在该例中，时钟信号CKl和时钟信号CK2处于相互反相的关 系，但是也可以是一方时钟信号的激活时钟脉冲期间包含在另一方时钟信号的非激活期间 内的关系。图13表示图12的移位寄存器电路的各级SIik的结构例。各级SWi具备5个晶体管T1、T2、T3、T4、T5和电容Cl。上述晶体管全是η沟道型 的 TFT。在晶体管Tl中，栅极和漏极连接到置位端子SET，源极连接到晶体管T5的栅极。 在作为各级SWi的输出晶体管的晶体管T5中，漏极连接到时钟输入端子CKA，源极连接到输 出端子GOUT。即，晶体管T5作为传输门进行输入到时钟输入端子CKA的时钟信号的通过和 切断。电容Cl连接于晶体管T5的栅极和源极之间。与晶体管T5的栅极相同电位的节点 称为netA。在晶体管T3中，栅极连接到复位端子RESET，漏极连接到节点netA，源极连接到低 电平电源输入端子VSS。在晶体管T4中，栅极连接到复位端子RESET，漏极连接到输出端子 G0UT，源极连接到低电平电源输入端子VSS。
在晶体管T2中，栅极连接到时钟端子CKB，漏极连接到输出端子G0UT，源极连接到 低电平电源输入端子VSS。下面用图14说明各级SIik的动作。在对置位端子SET输入移位脉冲之前，晶体管T4、T5为高阻抗状态，并且晶体管T2 每当从时钟输入端子CKB输入的时钟信号为高电平时就处于导通状态，输出端子GOUT处于 保持低电平的期间。当对置位端子SET输入作为移位脉冲的前级的输出信号GOUT的门脉冲时，级SWc 处于生成输出脉冲的期间，晶体管Tl处于导通状态，对电容Cl充电。电容Cl被充电，由 此，使门脉冲的高电平为VGH，使晶体管Tl的阈值电压为Vth，节点netA的电位上升到 VGH-Vth。其结果是，晶体管T5成为导通状态，从时钟输入端子CKA输入的时钟信号出现在 晶体管T5的源极，但是在时钟输入端子CKA中输入时钟脉冲(高电平)的瞬间利用电容Cl 的自举效应使节点netA的电位上冲，因此晶体管T5会得到大的过电压。由此，输入的时钟 脉冲的VGH的电位电平传送到级SWc的输出端子GOUT并输出，成为门脉冲Gk(输出信号 GOUT的脉冲)。当对置位端子SET的门脉冲的输入结束时，晶体管Tl为截止状态。然后，为了解 除节点netA和级SIik的输出端子GOUT处于悬浮状态所进行的电荷的保持，利用作为输入 到复位端子RESET的复位脉冲的下一级SI k+l的门脉冲Gk+Ι使晶体管T3、T4为导通状态， 将节点netA和输出端子GOUT连接到低电平电源电压VSS。由此，晶体管T5成为截止状态。 当复位脉冲的输入结束时，级SWc生成输出脉冲的期间结束，输出端子GOUT再次成为保持 低电平的期间。这样，如图15所示，对各栅极线依次输出门脉冲Gk。在上述移位寄存器电路中，在输出端子GOUT保持低电平的期间，晶体管T4、T5为 高阻抗状态，由此，输出端子GOUT成为悬浮状态。因此，为了防止输出端子GOUT由于通过 栅极总线和源极总线的交叉耦合等传输的噪声等而无法保持低电平的情况，如图13所示， 在该低电平保持期间利用晶体管T2将输出端子GOUT连接到作为低电平的低电平电源电压 VSS，进行所谓的下拉。另外，在该低电平保持期间，晶体管T3也成为高阻抗状态，由此，节 点netA成为悬浮状态，因此也设有在该低电平保持期间将节点netA连接到作为低电平的 电源电压VSS的下拉用的晶体管，以使晶体管T5不漏电。专利文献1公开了如图16所示的将节点netA下拉的结构。在该结构中，为了防止第1节点m的电位经过晶体管Q2的栅极、漏极间寄生电容 受第1时钟CKl的电位的影响而变动，具备第5晶体管Q5和第6晶体管Q6。第1时钟CKl 和第2时钟CK2处于相互反相的关系。当第1时钟CKl为高电平时晶体管Q5为导通状态， 第1节点W与输出端子OUT连接。当第2时钟CK2为高电平时晶体管Q6为导通状态，第 ι节点m连接到第ι输入信号mi的输入端子。因此，在第ι输入信号mi或者输出端子OUT不是高电平，第ι时钟CKl为高电平 时，第1节点m利用第5晶体管Q5维持第1电压V0FF，在第2时钟CK2为高电平时，第1 节点W利用第6晶体管Q6维持第1电压V0FF。在专利文献1中，由此防止第2晶体管Q2 的栅极成为悬浮状态。现有技术文献
专利文献专利文献1 日本特开2005-50502 (2005年2月M日公开)

发明内容
发明要解决的问题然而，在上述图13的级结构中，晶体管的温度特性引起在高温时在晶体管T5的漏 极-源极间产生漏电，因此如图17用χ所示，例如时钟信号CKl的高电平漏出到输出端子 GOUT侧时，经过电容Cl导致节点netA的电位上升。当节点netA的电位上升时，晶体管T5 的漏电变得更大，因此由于该正反馈作用导致移位寄存器发生误动作。晶体管如果是TFT 则上述漏电特别大。另外，在引用文献1记载的结构中，晶体管Q5和晶体管Q6交替成为导通状态，但 是当由于晶体管Q2的漏极-源极间漏电而使第1时钟CKl漏出到输出端子OUT时，它会变 成下一级的第1输入信号IN1，因此当该下一级的晶体管Q6成为导通状态时，第1节点m 的电位上升。因此，该下一级的晶体管Q5还加上电容C的自举效应而发生更大的漏电，图 17除了用y表示的正常的门输出Gk以外，用ζ表示的晶体管Q5的漏电造成的异常脉冲在 各级连锁产生而还是会引起误动作。这样，在现有的移位寄存器中，存在由于输出门脉冲的输出开关元件的漏电而产 生误动作的问题。本发明是鉴于上述现有的问题而完成的，其目的在于实现即使移位寄存器级的输 出开关元件发生漏电也能防止引起误动作的移位寄存器电路和具备它的显示装置以及移 位寄存器的驱动方法。用于解决问题的方案为了解决上述问题，在本发明的移位寄存器电路中，对各移位寄存器级分别提供 相位互不相同的第1时钟信号和第2时钟信号，并且在汇集了全部的上述移位寄存器级的 整体中，用包括上述第1时钟信号和上述第2时钟信号的2相以上的时钟信号来进行移位 动作，其特征在于各上述移位寄存器级具备输入门，其仅在输入信号的激活期间导通， 获取上述输入信号；充电节点，其利用从上述输入门输入的上述输入信号来充电；输出开 关元件，其包括开关元件，所述开关元件的导通和切断控制端子与上述充电节点连接，上述 输出开关元件的导通路径的一方端子中输入上述第1时钟信号，并且上述导通路径的另一 方端子连接到各上述移位寄存器级的输出端子；第1开关元件，其连接于上述充电节点和 对上述充电节点提供非激活电位电平的电源之间；以及控制部，其根据上述充电节点处的 上述充电节点的非激活电位电平和上述第2时钟信号的激活期间的上述第2时钟信号的激 活电位电平，生成使上述第1开关元件成为导通状态的控制信号，将其输出到上述第1开关 元件的导通和切断控制端子，在交接移位脉冲的各2个移位寄存器级之间、前级侧的上述 移位寄存器级的上述输出端子连接到后级侧的上述移位寄存器级的上述输入门的输入，由 此全部的上述移位寄存器级被级联连接，在交接移位脉冲的各2个移位寄存器级之间，后 级侧的上述移位寄存器级的上述第2时钟信号是作为上述第1时钟信号而输入到前级侧的 上述移位寄存器级的时钟信号。根据上述发明，即使由于前级的输出开关元件的漏电而在本级输入门的输入端子产生异常脉冲而使输入门导通，每当与前级的第1时钟信号相当的第2时钟信号变为激活 时，充电节点也会由第1开关元件拉到低电平，由此，充电节点不会受到上冲，而是稳定于 非激活电位电平，漏电不会连锁地传递到后级侧。由以上方案，发挥如下效果能实现即使移位寄存器级的输出开关元件发生漏电 也能防止引起误动作的移位寄存器电路。为了解决上述问题，在本发明的移位寄存器电路中，对各移位寄存器级分别提供 相位互不相同的第1时钟信号和第2时钟信号，并且在汇集了全部的上述移位寄存器级的 整体中，用包括上述第1时钟信号和上述第2时钟信号的2相以上的时钟信号来进行移位 动作，其特征在于各上述移位寄存器级具备输入门，其仅在输入信号的激活期间导通， 获取上述输入信号；充电节点，其利用从上述输入门输入的上述输入信号来充电；输出开 关元件，其包括开关元件，所述开关元件的导通和切断控制端子与上述充电节点连接，上述 输出开关元件的导通路径的一方端子中输入上述第1时钟信号，并且上述导通路径的另一 方端子连接到各上述移位寄存器级的输出端子；第1开关元件，其连接于上述充电节点和 上述输出端子之间；以及控制部，其根据上述充电节点处的上述充电节点的非激活电位电 平和上述第2时钟信号的激活期间的上述第2时钟信号的激活电位电平，生成使上述第1 开关元件成为导通状态的控制信号，将其输出到上述第1开关元件的导通和切断控制端 子，在交接移位脉冲的各2个移位寄存器级之间、前级侧的上述移位寄存器级的上述输出 端子连接到后级侧的上述移位寄存器级的上述输入门的输入，由此全部的上述移位寄存器 级被级联连接，在交接移位脉冲的各2个移位寄存器级之间，后级侧的上述移位寄存器级 的上述第2时钟信号是作为上述第1时钟信号而输入到前级侧的上述移位寄存器级的时钟 信号。根据上述发明，即使由于前级的输出开关元件的漏电而在本级输入门的输入端子 产生异常脉冲而使输入门导通，每当与前级的第1时钟信号相当的第2时钟信号成为激活 时，充电节点也会由第1开关元件拉到低电平，由此，充电节点不会受到上冲，而是稳定于 非激活电位电平，漏电不会连锁地传递到后级侧。由以上方案，发挥如下效果能实现即使移位寄存器级的输出开关元件发生漏电 也能防止引起误动作的移位寄存器电路。为了解决上述问题，在本发明的移位寄存器电路中，对各移位寄存器级分别提供 相位互不相同的第1时钟信号和第2时钟信号，并且在汇集了全部的上述移位寄存器级的 整体中，用包括上述第1时钟信号和上述第2时钟信号的2相以上的时钟信号进行移位动 作，其特征在于各上述移位寄存器级具备输入门，其仅在输入信号的激活期间导通，获 取上述输入信号；充电节点，其利用从上述输入门输入的上述输入信号来充电；输出开关 元件，其包括开关元件，所述开关元件的导通和切断控制端子与上述充电节点连接，上述输 出开关元件的导通路径的一方端子中输入上述第1时钟信号，并且上述导通路径的另一方 端子连接到各上述移位寄存器级的输出端子；第1开关元件，其连接于上述充电节点和对 上述充电节点提供非激活电位电平的电源之间；以及控制部，其根据上述充电节点处的上 述充电节点的非激活电位电平和对上述第1开关元件的上述控制端子提供激活电位电平 的电源的供给电位，生成使上述第1开关元件成为导通状态的控制信号，将其输出到上述 第1开关元件的导通和切断控制端子，在交接移位脉冲的各2个移位寄存器级之间，前级侧的上述移位寄存器级的上述输出端子连接到后级侧的上述移位寄存器级的上述输入门的 输入，由此全部的上述移位寄存器级被级联连接，在交接移位脉冲的各2个移位寄存器级 之间，后级侧的上述移位寄存器级的上述第2时钟信号是作为上述第1时钟信号而输入到 前级侧的上述移位寄存器级的时钟信号。根据上述发明，即使由于前级的输出开关元件的漏电而在本级输入门的输入端子 产生异常脉冲而使输入门导通，每当与前级的第1时钟信号相当的第2时钟信号变为激活 时，充电节点也会由第1开关元件拉到低电平，由此，充电节点不受到上冲，而是稳定于非 激活电位电平，漏电不会连锁地传递到后级侧。由以上方案，发挥如下效果能实现即使移位寄存器级的输出开关元件发生漏电 也能防止引起误动作的移位寄存器电路。为了解决上述问题，本发明的移位寄存器电路的特征在于上述控制部具备第1 控制元件，其包括阳极中输入第2时钟信号的二极管型开关元件；以及第2控制元件，其包 括连接于上述第1控制元件的阴极和对上述第1开关元件的上述控制端子提供非激活电位 电平的电源之间的开关元件，上述第1控制元件和上述第2控制元件的连接点连接到上述 第1开关元件的上述控制端子。根据上述发明，发挥如下效果当第2时钟信号为激活时能将充电节点拉到低电 平，因此即使在前级的输出端子产生泄漏电流导致的上冲，充电节点也不会随之被上拉，能 抑制异常脉冲的产生。为了解决上述问题，本发明的移位寄存器电路的特征在于上述控制部具备第1 控制元件，其包括一端中输入第2时钟信号的电容；以及第2控制元件，其包括连接于上述 第1控制元件的另一端和对上述第1开关元件的上述控制端子提供非激活电位电平的电源 之间的开关元件，上述第1控制元件和上述第2控制元件的连接点连接到上述第1开关元 件的上述控制端子。根据上述发明，发挥如下效果在频繁施加第2时钟信号的激活电位电平的位置 使用了电容，因此没有晶体管的阈值电压的漂移这样的特性变化，提高电路整体的可靠性。为了解决上述问题，本发明的移位寄存器电路的特征在于上述控制部具备第1 控制元件，其包括阳极连接到对上述第1开关元件的上述控制端子提供激活电位电平的电 源的二极管型开关元件；以及第2控制元件，其包括连接于上述第1控制元件的阴极和对上 述第1开关元件的上述控制端子提供非激活电位电平的电源之间的开关元件，上述第1控 制元件和上述第2控制元件的连接点连接到上述第1开关元件的上述控制端子。根据上述发明，发挥如下效果第1控制元件的阳极由对第1开关元件的控制端 子提供激活电位电平的电源上拉(pull up)，因此能在充电节点为非激活电位电平时使第1 开关元件导通，并且在充电节点为激活电位电平时使第1开关元件切断。为了解决上述问题，本发明的移位寄存器电路的特征在于上述控制部具备第3 控制元件，所述第3控制元件包括连接于上述第1开关元件的上述控制端子和对上述第1 开关元件的上述控制端子提供非激活电位电平的电源之间的开关元件，上述第3控制元件 由上述第1时钟信号控制导通和切断。根据上述发明，发挥如下效果在使第1开关元件的控制端子保持非激活电位电 平的期间，每当第1时钟信号成为激活时，第3控制元件都成为导通状态，将第1开关元件的控制端子拉到低电平。因此，在第1时钟信号成为激活电位电平的期间，防止第1开关元 件的控制端子成为悬浮状态。因此，在使第1开关元件的控制端子保持非激活电位电平的 期间，能使其稳定于该非激活电位电平。另外，在第1开关元件是由非晶硅制成的晶体管的情况下，晶体管的导通比(ON duty)越大，施加到栅极的直流偏压越大，因此容易发生阈值电压的漂移现象。也存在晶体 管由于漂移现象而不动作的可能性。但是，只要如上述那样将第1开关元件的控制端子拉 到低电平，就能使施加到第1开关元件的控制端子的直流偏压变小，因此能发挥能进一步 提高电路整体的可靠性的效果。为了解决上述问题，本发明的移位寄存器电路的特征在于上述控制部具备第4 控制元件，所述第4控制元件包括连接于上述输入门的输入端子和对上述输入门提供非激 活电位电平的电源之间的开关元件，上述第4控制元件的导通和切断控制端子连接到上述 第1开关元件的上述控制端子。根据上述发明，发挥如下效果每当上述第1开关元件的控制端子成为激活电位 电平时，都能将前级的输出端子拉到低电平。因此，输出端子被拉到低电平，因此在不进行 各级的输出的期间使输出端子稳定于非激活电位电平。为了解决上述问题，本发明的移位寄存器电路的特征在于上述控制部具备第4 控制元件，所述第4控制元件包括连接于上述输入门的输入端子和上述输出端子之间的开 关元件，上述第4控制元件的导通和切断控制端子连接到上述第1开关元件的上述控制端子。根据上述发明，发挥如下效果输出端子在第2时钟信号为激活时被第2开关元件 拉到低电平，因此前级的输出端子在第2时钟信号经过第4控制元件和第2开关元件为激 活时被拉到低电平。为了解决上述问题，本发明的移位寄存器电路的特征在于上述充电节点和上述 输出端子利用电容进行耦合。根据上述发明，发挥如下效果将充电节点与输出端子耦合的电容成为发挥自举 效应的电容，但是即使输出开关元件发生漏电也能抑制充电节点的电位电平的变化。为了解决上述问题，本发明的移位寄存器电路的特征在于在上述充电节点和对 上述充电节点提供非激活电位电平的电源之间连接有第3开关元件，在上述输出端子和对 上述输出端子提供非激活电位电平的电源之间连接有第4开关元件，上述第3开关元件和 上述第4开关元件各自的导通和切断控制端子连接到下一级的上述输出端子。根据上述发明，发挥如下效果能利用下一级的输出使本级充电节点复位为非激 活电位电平。为了解决上述问题，本发明的移位寄存器电路的特征在于在汇集了全部的上述 移位寄存器级的整体中，用上述第1时钟信号和上述第2时钟信号的2相时钟信号来进行 移位动作。根据上述发明，发挥如下效果在以往存在的2相时钟信号供给系统中，能进行适 当的漏电补偿。为了解决上述问题，本发明的移位寄存器电路的特征在于在汇集了全部的上述 移位寄存器级的整体中，用包括上述第1时钟信号和上述第2时钟信号的3相以上的时钟信号来进行移位动作。根据上述发明，发挥如下效果使时钟信号为3相以上，因此除了第1时钟信号和 第2时钟信号以外，还能添加移位寄存器级的其它动作，因此能利用移位寄存器级规定细 致的动作。为了解决上述问题，本发明的移位寄存器电路的特征在于是用非晶硅形成的。根据上述发明，发挥如下效果在用非晶硅的移位寄存器电路中，在将晶体管用作 开关元件的情况下，能抑制阈值电压的漂移现象，将其稳定地拉到低电平。为了解决上述问题，本发明的移位寄存器电路的特征在于是用微晶硅形成的。根据上述发明，发挥如下效果用阈值电压的偏差小的微晶硅的移位寄存器电路 中拉到低电平来进行漏电补偿，因此能比非晶硅更有利地抑制拉到低电平造成的阈值电压 的漂移现象，有助于使晶体管的动作恰如设计的那样稳定。为了解决上述问题，本发明的移位寄存器电路的特征在于是用多晶硅形成的。根据上述发明，发挥如下效果在用迁移率大但阈值电压的偏差也大的多晶硅的 移位寄存器电路中拉到低电平来进行漏电补偿，因此多少能使漏电导致的晶体管的误动作 的余量变大，相应地，有助于进一步活用迁移率大的优点。为了解决上述问题，本发明的显示装置的特征在于将上述移位寄存器电路用于 显示的驱动。根据上述发明，发挥如下效果能实现具备即使移位寄存器级的输出开关元件发 生漏电，也能防止引起误动作的移位寄存器电路的显示装置。为了解决上述问题，本发明的显示装置的特征在于上述移位寄存器电路用于扫 描信号线驱动电路。根据上述发明，发挥如下效果提高移位寄存器电路的动作的可靠性，由此能进行 良好的显示。为了解决上述问题，本发明的显示装置的特征在于上述移位寄存器电路在显示 面板中与显示区域形成为单片电路。根据上述发明，发挥如下效果在移位寄存器电路在显示面板中与显示区域形成 为单片电路的有利于结构简化的显示装置中，使移位寄存器电路的动作高可靠化，由此能 进行良好的显示。为了解决上述问题，本发明的移位寄存器电路的驱动方法用于驱动移位寄存器电 路，在上述移位寄存器电路中，对各移位寄存器级分别提供相位互不相同的第1时钟信号 和第2时钟信号，并且在汇集了全部的上述移位寄存器级的整体中，用包括上述第1时钟信 号和上述第2时钟信号的2相以上的时钟信号来进行移位动作，各上述移位寄存器级具备 输入门，其仅在输入信号的激活期间导通，获取上述输入信号；充电节点，其利用从上述输 入门输入的上述输入信号来充电；输出开关元件，其包括开关元件，所述开关元件的导通和 切断控制端子与上述充电节点连接，上述输出开关元件的导通路径的一方端子中输入上述 第1时钟信号，并且上述导通路径的另一方端子连接到各上述移位寄存器级的输出端子； 以及第1开关元件，其连接于上述充电节点和对上述充电节点提供非激活电位电平的电源 之间，在交接移位脉冲的各2个移位寄存器级之间，前级侧的上述移位寄存器级的上述输 出端子连接到后级侧的上述移位寄存器级的上述输入门的输入，由此全部的上述移位寄存器级被级联连接，在交接移位脉冲的各2个移位寄存器级之间，后级侧的上述移位寄存器 级的上述第2时钟信号是作为上述第1时钟信号而输入到前级侧的上述移位寄存器级的 时钟信号，所述移位寄存器电路的驱动方法的特征在于根据上述充电节点处的上述充电 节点的非激活电位电平和上述第2时钟信号的激活期间的上述第2时钟信号的激活电位电 平，生成使上述第1开关元件成为导通状态的控制信号，将其输出到上述第1开关元件的导 通和切断控制端子。根据上述发明，即使由于前级的输出开关元件的漏电而在本级输入门的输入端子 产生异常脉冲而使输入门导通，每当与前级的第1时钟信号相当的第2时钟信号变为激活 时，充电节点也会由第1开关元件拉到低电平，由此，充电节点不会受到上冲，而是稳定于 非激活电位电平，漏电不会连锁地传递到后级侧。由以上方案，发挥如下效果能实现即使移位寄存器级的输出开关元件发生漏电 也能防止引起误动作的移位寄存器电路的驱动方法。为了解决上述问题，本发明的移位寄存器电路的驱动方法用于驱动移位寄存器电 路，在上述移位寄存器电路中，对各移位寄存器级分别提供相位互不相同的第1时钟信号 和第2时钟信号，并且在汇集了全部的上述移位寄存器级的整体中，用包括上述第1时钟信 号和上述第2时钟信号的2相以上的时钟信号来进行移位动作，各上述移位寄存器级具备 输入门，其仅在输入信号的激活期间导通，获取上述输入信号；充电节点，其利用从上述输 入门输入的上述输入信号来充电；输出开关元件，其包括开关元件，所述开关元件的导通和 切断控制端子与上述充电节点连接，上述输出开关元件的导通路径的一方端子中输入上述 第1时钟信号，并且上述导通路径的另一方端子连接到各上述移位寄存器级的输出端子； 以及第1开关元件，其连接于上述充电节点和上述输出端子之间，在交接移位脉冲的各2个 移位寄存器级之间，前级侧的上述移位寄存器级的上述输出端子连接到后级侧的上述移位 寄存器级的上述输入门的输入，由此全部的上述移位寄存器级被级联连接，在交接移位脉 冲的各2个移位寄存器级之间，后级侧的上述移位寄存器级的上述第2时钟信号是作为上 述第1时钟信号而输入到前级侧的上述移位寄存器级的时钟信号，所述移位寄存器电路的 驱动方法的特征在于根据上述充电节点处的上述充电节点的非激活电位电平和上述第2 时钟信号的激活期间的上述第2时钟信号的激活电位电平，生成使上述第1开关元件成为 导通状态的控制信号，将其输出到上述第1开关元件的导通和切断控制端子。根据上述发明，即使由于前级的输出开关元件的漏电而在本级输入门的输入端子 产生异常脉冲而使输入门导通，每当与前级的第1时钟信号相当的第2时钟信号成为激活 时，充电节点也会由第1开关元件拉到低电平，由此，充电节点不会受到上冲，而是稳定于 非激活电位电平，漏电不会连锁地传递到后级侧。由以上方案，发挥如下效果能实现即使移位寄存器级的输出开关元件发生漏电 也能防止引起误动作的移位寄存器电路的驱动方法。为了解决上述问题，本发明的移位寄存器电路的驱动方法用于驱动移位寄存器电 路，在上述移位寄存器电路中，对各移位寄存器级分别提供相位互不相同的第1时钟信号 和第2时钟信号，并且在汇集了全部的上述移位寄存器级的整体中，用包括上述第1时钟信 号和上述第2时钟信号的2相以上的时钟信号来进行移位动作，各上述移位寄存器级具备 输入门，其仅在输入信号的激活期间导通，获取上述输入信号；充电节点，其利用从上述输入门输入的上述输入信号来充电；输出开关元件，其包括开关元件，所述开关元件的导通和 切断控制端子与上述充电节点连接，上述输出开关元件的导通路径的一方端子中输入上述 第1时钟信号，并且上述导通路径的另一方端子连接到各上述移位寄存器级的输出端子； 以及第1开关元件，其连接于上述充电节点和对上述充电节点提供非激活电位电平的电源 之间，在交接移位脉冲的各2个移位寄存器级之间，前级侧的上述移位寄存器级的上述输 出端子连接到后级侧的上述移位寄存器级的上述输入门的输入，由此全部的上述移位寄存 器级被级联连接，在交接移位脉冲的各2个移位寄存器级之间，后级侧的上述移位寄存器 级的上述第2时钟信号是作为上述第1时钟信号而输入到前级侧的上述移位寄存器级的时 钟信号，所述移位寄存器电路的驱动方法的特征在于根据上述充电节点处的上述充电节 点的非激活电位电平和对上述第1开关元件的上述控制端子提供激活电位电平的电源的 供给电位，生成使上述第1开关元件成为导通状态的控制信号，将其输出到上述第1开关元 件的导通和切断控制端子。根据上述发明，即使由于前级的输出开关元件的漏电而在本级输入门的输入端子 产生异常脉冲而使输入门导通，每当与前级的第1时钟信号相当的第2时钟信号变为激活 时，充电节点也会由第1开关元件拉到低电平，由此，充电节点不会受到上冲，而是稳定于 非激活电位电平，漏电不会连锁地传递到后级侧。由以上方案，发挥如下效果能实现即使移位寄存器级的输出开关元件发生漏电 也能防止引起误动作的移位寄存器电路的驱动方法。发明效果在本发明的移位寄存器电路中，如上所述，对各移位寄存器级分别提供相位互不 相同的第1时钟信号和第2时钟信号，并且在汇集了全部的上述移位寄存器级的整体中，用 包括上述第1时钟信号和上述第2时钟信号的2相以上的时钟信号来进行移位动作，各上 述移位寄存器级具备输入门，其仅在输入信号的激活期间导通，获取上述输入信号；充电 节点，其利用从上述输入门输入的上述输入信号来充电；输出开关元件，其包括开关元件， 所述开关元件的导通和切断控制端子与上述充电节点连接，上述输出开关元件的导通路径 的一方端子中输入上述第1时钟信号，并且上述导通路径的另一方端子连接到各上述移位 寄存器级的输出端子；第1开关元件，其连接于上述充电节点和对上述充电节点提供非激 活电位电平的电源之间；以及控制部，其根据上述充电节点处的上述充电节点的非激活电 位电平和上述第2时钟信号的激活期间的上述第2时钟信号的激活电位电平，生成使上述 第1开关元件成为导通状态的控制信号，将其输出到上述第1开关元件的导通和切断控制 端子，在交接移位脉冲的各2个移位寄存器级之间，前级侧的上述移位寄存器级的上述输 出端子连接到后级侧的上述移位寄存器级的上述输入门的输入，由此全部的上述移位寄存 器级被级联连接，在交接移位脉冲的各2个移位寄存器级之间，后级侧的上述移位寄存器 级的上述第2时钟信号是作为上述第1时钟信号而输入到前级侧的上述移位寄存器级的时 钟信号。由以上方案，发挥如下效果能实现即使移位寄存器级的输出开关元件发生漏电 也能防止引起误动作的移位寄存器电路。


图1示出本发明的实施方式，是表示移位寄存器电路的各级的结构的电路图。图2是表示图1的结构的各级的动作的时序图。图3是说明图1的结构的各级在输出开关元件产生漏电的情况下的动作的时序图。图4是更详细地示出图1的结构的电路图。图5是示出图4的第1变形例的结构的电路图。图6是示出图4的第2变形例的结构的电路图。图7是示出图4的第3变形例的结构的电路图。图8是示出图4的第4变形例的结构的电路图。图9是示出图4的第5的变形例的结构的电路图。图10示出本发明的实施方式，是表示移位寄存器电路的各级的其他结构的电路 图。图11示出本发明的实施方式，是表示显示装置的结构的框图。图12示出现有技术，是表示移位寄存器电路的结构的框图。图13是表示图12的移位寄存器电路所具备的各级的结构的电路图。图14是表示图13的各级的动作的时序图。图15是表示图12的移位寄存器电路的动作的时序图。图16示出现有技术，是表示移位寄存器电路的各级的其它结构的框图。图17示出现有技术，是表示随着移位寄存器电路的漏电的动作的时序图。
具体实施例方式根据图1 图11如下说明本发明的一个实施方式。图11表示作为本实施方式的显示装置的液晶显示装置11的结构。液晶显示装置11具备显示面板12、柔性印刷电路基板13和控制基板14。显示面板12是在玻璃基板上用非晶硅制成显示区域12a、多个栅极线(扫描信号 线)GL···、多个源极线(数据信号线)SL···和栅极驱动器(扫描信号线驱动电路)15的有源 矩阵型的显示面板。也能用多晶硅、CG硅、微晶硅等来制作显示面板12。显示区域1 是 多个像素PIX…矩阵状配置的区域。像素PIX具备作为像素的选择元件的TFT21、液晶电容 CL和辅助电容Cs。TFT21的栅极连接到栅极线GL，TFT21的源极连接到源极线SL。液晶电 容CL和辅助电容Cs连接到TFT21的漏极。多个栅极线GL…包括栅极线GL1、GL2、GL3、…、GLn，分别连接到栅极驱动器(扫 描信号线驱动电路)15的输出。多个源极线SL···包括源极线SL1、SL2、SL3、…、SLm，分别 连接到后述的源极驱动器16的输出。另外，虽未图示，形成有对像素PIX…的各辅助电容 Cs提供辅助电容电压的辅助电容配线。栅极驱动器15设于在显示面板12上相对于显示区域1 在栅极线GL···的延伸方 向的一方侧相邻的区域，对各个栅极线GL···分别依次提供门脉冲(扫描脉冲)。其它栅极 驱动器可以设于在显示面板12上相对于显示区域1 在栅极线GL···的延伸方向的另一方 侧相邻的区域，扫描与上述栅极驱动器15互不相同的栅极线GL。这些栅极驱动器在显示面 板12中，用非晶硅、多晶硅，与显示区域1 制成单片电路，称为栅极单片电路、无栅极驱动器、面板内置栅极驱动器、面板内栅极等的栅极驱动器都能包含于栅极驱动器15。柔性印刷电路基板13具备源极驱动器16。源极驱动器16对源极线SL···分别提 供数据信号。控制基板14连接到柔性印刷电路基板13，对栅极驱动器15和源极驱动器16 提供需要的信号、电源。从控制基板14输出的提供给栅极驱动器15的信号和电源经过柔 性印刷电路基板13从显示面板12上提供给栅极驱动器15。在如栅极驱动器15那样用栅极单片电路构成栅极驱动器的情况下，适合于一行 像素Pix…全部由同色像素构成，栅极驱动器15按RGB的每一种颜色来驱动栅极线GL···。 在这种情况下，不需要按每一种颜色准备源极驱动器16，因此能缩小源极驱动器16、柔性 印刷电路基板13的规模，因此是有利的。在栅极驱动器15的结构中，能使用与前述图12的移位寄存器电路同样的级联连 接结构。即，在交接移位脉冲的各2个移位寄存器级之间，前级侧的上述移位寄存器级的上 述输出端子连接到后级侧的上述移位寄存器级的上述输入门的输入，由此全部的上述移位 寄存器级被级联连接。时钟信号CK1、CK2、低电平电源电压VSS和栅极开始脉冲GSP也能 用与图12 图15同样的信号。特别是，在交接移位脉冲的各2个移位寄存器级之间，后级 侧的移位寄存器级的第2时钟信号是作为上述第1时钟信号输入到前级侧的移位寄存器级 的时钟信号。图1表示本实施方式的移位寄存器电路的各级(移位寄存器级)SWc (k为自然数) 的结构。在本实施方式中，在k为奇数的级SWc中，设时钟信号CKl为第1时钟信号，设时 钟信号CK2为第2时钟信号，在k为偶数的级SWc中，设时钟信号CK2为第1时钟信号，设 时钟信号CKl为第2时钟信号。即，设输入到时钟输入端子CKA的时钟信号为第1时钟信 号，设输入到时钟输入端子CKB的时钟信号为第2时钟信号。在移位寄存器电路整体中，用 相位互不相同的第1时钟信号和第2时钟信号的2相时钟信号来进行移位动作。各级SRk具备晶体管T1、T2、T3、T4、T5、控制部1和电容Cl。晶体管Τ5构成输出 开关元件，晶体管Tl构成输入门，晶体管Τ2构成第2开关元件，晶体管Τ6构成第1开关 元件，晶体管Τ3构成第3开关元件，晶体管Τ4构成第4开关元件。另外，控制部1具备与 (AND)电路2和晶体管T6。在此，上述晶体管全是η沟道型的TFT，也可以是ρ沟道型，也 可以是η沟道型和ρ沟道型混杂。此外，在各开关元件中，漏极和源极相互处于开关元件的 导通路径的一方端子和另一方端子的关系，栅极相当于上述导通路径的导通和切断控制端 子。另外，各开关元件也可以是TFT以外的场效应晶体管。关于这种晶体管的极性和型、开 关元件的种类，在本实施方式的其它结构例中也同样。在晶体管Tl中，栅极和漏极连接到置位端子SET，源极连接到晶体管Τ5的栅极。 在作为各级SWc的输出晶体管的晶体管T5中，漏极连接到时钟输入端子CKA，源极连接到输 出端子GOUT。S卩，晶体管T5作为传输门进行输入到时钟输入端子CKA的时钟信号的放行和 切断。电容Cl连接于晶体管T5的栅极和源极之间。与晶体管T5的栅极相同电位的节点 称为netA。在晶体管T3中，栅极连接到复位端子RESET，漏极连接到节点netA，源极连接到低 电平电源输入端子VSS。在晶体管T4中，栅极连接到复位端子RESET，漏极连接到输出端子 G0UT，源极连接到低电平电源输入端子VSS。
在晶体管T2中，栅极连接到时钟端子CKB，漏极连接到输出端子G0UT，源极连接到 低电平电源输入端子VSS。在控制部1中，与电路2是2输入的门电路，一方输入是低电平激活(active low)，另一方输入是高电平激活(active high)。低电平激活的输入连接到节点netA，高电 平激活的输入连接到时钟端子CKB。另外，在控制部1的晶体管T6中，栅极连接到与电路2 的输出端子，漏极连接到节点netA，源极连接到低电平电源输入端子VSS。下面，用图2和图3说明各级SIik的动作。到作为输入门(晶体管Tl)的输入端子的置位端子SET中输入移位脉冲以前，晶 体管T4、T5为高阻抗状态，并且晶体管Τ2每当从时钟输入端子CKB输入的时钟信号为高电 平时都成为导通状态，输出端子GOUT成为保持低电平的期间。另外，在该期间，在作为充电 节点的节点netA也成为保持低电平的期间，而在输入到时钟输入端子CKB的时钟信号为激 活(高电平)的期间，作为栅极2的输出的节点netB变成高电平，因此晶体管T6变成导通 状态，因此节点netA被拉到低电平到低电平电源电压VSS。在此，低电平电源电压VSS是对 晶体管T5的栅极和输出端子GOUT提供非激活电位电平的电源。当对置位端子SET输入作为移位脉冲的前级的输出信号GOUT的门脉冲时，级SWc 成为生成输出脉冲的期间，晶体管Tl成为导通状态，对电容Cl充电。电容Cl被充电，由此， 使门脉冲的高电平为VGH，晶体管Tl的阈值电压为Vth，节点netA的电位上升到VGH_Vth。 其结果是，晶体管T5成为导通状态，从时钟输入端子CKA输入的时钟信号出现在晶体管T5 的源极，而在时钟脉冲(高电平)输入到时钟输入端子CK的瞬间，节点netA的电位由于电 容Cl的自举效应而上冲，因此晶体管T5会得到大的过电压。由此，输入的时钟脉冲的VGH 的电位电平传送到级SWc的输出端子GOUT并输出，成为门脉冲Gk (输出信号GOUT的脉冲)。节点netA的电位这样对晶体管T5的栅极处于激活电位电平时，与电路2的输出 成为低电平，因此晶体管T6处于截止状态。当对置位端子SET的门脉冲的输入结束时，晶体管T 1为截止状态。然后，为了解 除节点netA和级SIik的输出端子GOUT处于悬浮状态所进行的电荷的保持，利用作为输入 到复位端子RESET的复位脉冲的下一级SI k+l的门脉冲Gk+Ι使晶体管T3、T4成为导通状 态，将节点netA和输出端子GOUT连接到低电平电源输入端子VSS。由此，晶体管T5成为截 止状态。当复位脉冲的输入结束时，级SWc生成输出脉冲的期间结束，输出端子GOUT再次 成为保持低电平的期间。当输出端子GOUT成为保持低电平的期间时，再次在输入到时钟输入端子CKB的时 钟信号的激活期间，与电路2的输出成为高电平，晶体管T6成为导通状态，节点neU被拉 到低电平。如上述那样控制部1进行动作，因此例如如图3所示，在c处利用复位脉冲使节点 netA复位后，即使输入到时钟输入端子CKA的时钟信号成为激活(高电平)，它由于晶体管 T5的漏电而如用a所示在输出端子GOUT侧漏出，每当与输入到前级的时钟端子CKA的时 钟信号相当的输入到时钟端子CKB的时钟信号成为激活(高电平)时，节点netA也会被拉 到低电平，由此，如用b所示，节点netA不受到上冲，而是稳定于非激活电位电平(低电平 VSS)，漏电不会连锁地传递到后级侧。由以上方案，发挥如下效果能实现即使移位寄存器级的输出开关元件发生漏电也能防止引起误动作的移位寄存器电路和具备它的显示装置以及移位寄存器的驱动方法。另外，不用提供移位寄存器电路的移位动作所用的信号以外的特别的信号就能防 止这种漏电导致的误动作。下面，图4示出控制部1的更详细的结构。在图4中，示出了与电路2由晶体管T7、T8构成的例子。晶体管Τ7构成第1控制 元件，晶体管Τ8构成第2控制元件。在晶体管Τ7中，栅极和漏极连接到时钟输入端子CKB， 发挥栅极和漏极为阳极、源极为阴极的二极管型开关元件的功能。在晶体管Τ8中，栅极连 接到节点netA，漏极连接到晶体管T7的源极，源极连接到低电平电源输入端子VSS。晶体 管T7与晶体管T8的连接点是与电路2的输出端子即节点netB，连接到晶体管T6的栅极。晶体管T7连接成二极管，因此在输入到时钟输入端子CKB的时钟信号为激活(高 电平)时，将节点netB上拉到激活电位电平(高电平)。晶体管T8在节点netA成为激活 电位电平(高电平)时，将节点netB下拉到非激活电位电平(低电平)，发挥使晶体管T6 不成为导通状态的屏蔽作用。利用晶体管T7、T8，能在时钟输入端子CKB为激活电位电平(高电平)时将节点 netA拉到低电平，因此即使在前级的输出端子GOUT发生泄漏电流导致的上冲，节点netA也 不会随之被上拉，能抑制异常脉冲的产生。下面，图5示出控制部1的第1变形例的结构。在图5的控制部1中，对图4的控制部1进一步添加晶体管T9。晶体管T9构成第 3控制元件。在晶体管T9中，栅极连接到时钟输入端子CKA，漏极连接到节点netA，源极连 接到低电平电源输入端子VSS。由此，在使节点netB保持非激活电位电平(低电平、VSS)的期间，每当输入到时钟 输入端子CKA的时钟信号成为激活，晶体管T9都成为导通状态，将节点netB拉到低电平。 因此，在时钟输入端子CKA成为时钟信号的激活电位电平(高电平)的期间，防止节点netB 成为悬浮状态。因此，在使节点netB保持非激活电位电平(低电平、VSQ的期间，能使其 稳定于该非激活电位电平。另外，在晶体管是由非晶硅制成的情况下，晶体管的导通比越大，施加到栅极的直 流偏压变得越大，因此容易发生阈值电压Vth的漂移现象。有可能由于漂移现象而晶体管 不动作。但是，只要如上述那样将节点netB拉到低电平，就能使施加到晶体管T6的栅极的 直流偏压变小，因此能进一步提高电路整体的可靠性。下面，图6表示控制部1的第2变形例的结构。在图6的控制部1中，对图5的控制部1进一步添加晶体管T10。晶体管TlO构成 第4控制元件。在晶体管TlO中，栅极连接到节点netB，漏极连接到置位端子SET，源极连 接到低电平电源输入端子VSS。由此，每当节点netB成为激活电位电平(高电平)，都能将前级的输出端子GOUT 拉到低电平。输出端子GOUT被拉到低电平，因此在不进行各级的门输出的期间，能使输出 端子GOUT稳定于非激活电位电平。下面，图7示出控制部1的第3变形例的结构。图7的控制部1是图5的控制部1中的晶体管T6的源极连接到输出端子GOUT而 不是连接到低电平电源输入端子VSS的结构。由此，输出端子GOUT在输入到时钟输入端子CKB的时钟信号成为激活(高电平)时由晶体管T2拉到低电平，因此节点netA在经过晶体 管T6、T2输入到时钟输入端子CKB的时钟信号为激活(高电平)时被拉到低电平。因此， 得到与图5的结构同样的效果。另外，即使将晶体管T6的源极不是连接到输出端子GOUT而是连接到时钟输入端 子CKA，输入到时钟输入端子CKB的时钟信号成为激活(高电平)时，输入到时钟输入端子 CKA的时钟信号也会成为非激活(低电平、VSS)，因此得到同样的效果。下面，图8示出控制部1的第4变形例的结构。图8的控制部1是图6的控制部1中的晶体管TlO的源极连接到输出端子GOUT 而不是连接到低电平电源输入端子VSS的结构。由此，输出端子GOUT在输入到时钟输入端 子CKB的时钟信号为激活(高电平)时由晶体管T2拉到低电平，因此前级的输出端子GOUT 在经过晶体管T10、T2输入到时钟输入端子CKB的时钟信号为激活(高电平)时被拉到低 电平。因此，得到与图6的结构同样的效果。另外，即使将晶体管T6的源极不是连接到输出端子GOUT而是连接到时钟输入端 子CKA，在输入到时钟输入端子CKB的时钟信号成为激活(高电平)时，输入到时钟输入端 子CKA的时钟信号也会成为非激活(低电平、VSS)，因此得到同样的效果。下面，图9示出控制部1的第5的变形例的结构。图9的控制部1是在图4的控制部1中的时钟输入端子CKB和晶体管T8的漏极 之间作为第1控制元件而连接有电容C2来代替晶体管T7的结构。由此，节点netB经过电容C2与时钟输入端子CKB进行电容耦合，因此如果在节点 netA为非激活电位电平(低电平)时，输入到时钟输入端子CKB的时钟信号为激活(高电 平)，就能使节点netB为激活电位电平(高电平)，如果在节点netA为激活电位电平(高 电平)时，输入到时钟输入端子CKB的时钟信号为非激活(低电平)，就能使节点netB为非 激活电位电平(低电平)。在这种情况下，与图4不同，在频繁施加输入到时钟输入端子CKB的时钟信号的激 活电位电平(高电平)的位置使用电容C2，因此没有晶体管的阈值电压的漂移那样的特性 变化，电路整体的可靠性提高。下面，图10示出本实施方式的其它控制部的结构。图10的控制部是图5的控制部1中晶体管T7的栅极和漏极连接到高电平(High) 电源VDD而不是连接到时钟输入端子CKB的结构。高电平电源VDD是对节点netB即晶体 管T6的栅极提供激活电位电平(高电平)的电源。由此，晶体管T7的栅极和漏极由高电平电源VDD上拉，因此在节点netA为非激活 电位电平(低电平)时，节点netB成为激活电位电平(高电平)，在节点netA为激活电位 电平(高电平)时，节点netB成为非激活电位电平(低电平)。因此，能得到与图4和图5 的结构同样的效果。另外，节点netB由晶体管T9在输入到时钟输入端子CKA的时钟信号成 为激活(高电平)的定时被拉到低电平，因此能实现与图4同样的节点netB的电位变化。此外，在以上的各结构中，各个晶体管T9、TlO各自的使用、晶体管T6、TlO的源极 的上述连接目的地的选择、晶体管T7的使用或者电容C2的使用的选择、晶体管T7的栅极 和漏极的上述连接目的地的选择等都能自由决定。另外，在汇集了全部的移位寄存器级的整体的移位动作中，能使用包括第1时钟信号和第2时钟信号的相位互不相同的3相以上的时钟信号，一般能设为2相以上的时钟 信号。在3相以上的情况下，除了第1时钟信号和第2时钟信号以外，还能添加移位寄存器 级的其它动作，因此能利用移位寄存器级规定细致的动作。在前述的2相的情况下，存在能 在现有的时钟信号供给系统中进行适当的漏电补偿的优点。以上说明了本实施方式。本发明也能应用于EL显示装置等采用移位寄存器电路 的其它显示装置。本发明不限于上述实施方式，能在权利要求示出的范围内进行各种变更。S卩，将在 权利要求示出的范围内适当地变更的技术手段组合得到的实施方式也包含在本发明的技 术的范围中。工业实用件本发明能特别合适地应用于液晶显示装置、EL显示装置等显示装置。附图标记说明1 控制部；2 与电路；11 液晶显示装置(显示装置)；15 栅极驱动器(扫描信号 线驱动电路)；SR:级；CK1、CK2:时钟信号(第1时钟信号、第2时钟信号)；netA 节点(充 电节点)；GOUT:输出端子；Tl 晶体管(输入门、二极管型开关元件)；T2:晶体管(第2开 关元件)；T5:晶体管(输出开关元件)；T6:晶体管(第1开关元件)。
权利要求
1.一种移位寄存器电路，其特征在于对各移位寄存器级分别提供相位互不相同的第1时钟信号和第2时钟信号，并且在汇 集了全部的上述移位寄存器级的整体中，用包括上述第1时钟信号和上述第2时钟信号的 2相以上的时钟信号来进行移位动作， 各上述移位寄存器级具备输入门，其仅在输入信号的激活期间导通，获取上述输入信号； 充电节点，其利用从上述输入门输入的上述输入信号来充电； 输出开关元件，其包括开关元件，所述开关元件的导通和切断控制端子与上述充电节 点连接，上述输出开关元件的导通路径的一方端子中输入上述第1时钟信号，并且上述导 通路径的另一方端子连接到各上述移位寄存器级的输出端子；第1开关元件，其连接于上述充电节点和对上述充电节点提供非激活电位电平的电源 之间；以及控制部，其根据上述充电节点处的上述充电节点的非激活电位电平和上述第2时钟信 号的激活期间的上述第2时钟信号的激活电位电平，生成使上述第1开关元件成为导通状 态的控制信号，将其输出到上述第1开关元件的导通和切断控制端子，在交接移位脉冲的各2个移位寄存器级之间，前级侧的上述移位寄存器级的上述输出 端子连接到后级侧的上述移位寄存器级的上述输入门的输入，由此全部的上述移位寄存器 级被级联连接，在交接移位脉冲的各2个移位寄存器级之间，后级侧的上述移位寄存器级的上述第2 时钟信号是作为上述第1时钟信号而输入到前级侧的上述移位寄存器级的时钟信号。
2.—种移位寄存器电路，其特征在于对各移位寄存器级分别提供相位互不相同的第1时钟信号和第2时钟信号，并且在汇 集了全部的上述移位寄存器级的整体中，用包括上述第1时钟信号和上述第2时钟信号的 2相以上的时钟信号来进行移位动作， 各上述移位寄存器级具备输入门，其仅在输入信号的激活期间导通，获取上述输入信号； 充电节点，其利用从上述输入门输入的上述输入信号来充电； 输出开关元件，其包括开关元件，所述开关元件的导通和切断控制端子与上述充电节 点连接，上述输出开关元件的导通路径的一方端子中输入上述第1时钟信号，并且上述导 通路径的另一方端子连接到各上述移位寄存器级的输出端子；第1开关元件，其连接于上述充电节点和上述输出端子之间；以及 控制部，其根据上述充电节点处的上述充电节点的非激活电位电平和上述第2时钟信 号的激活期间的上述第2时钟信号的激活电位电平，生成使上述第1开关元件成为导通状 态的控制信号，将其输出到上述第1开关元件的导通和切断控制端子，在交接移位脉冲的各2个移位寄存器级之间、前级侧的上述移位寄存器级的上述输出 端子连接到后级侧的上述移位寄存器级的上述输入门的输入，由此全部的上述移位寄存器 级被级联连接，在交接移位脉冲的各2个移位寄存器级之间，后级侧的上述移位寄存器级的上述第2 时钟信号是作为上述第1时钟信号而输入到前级侧的上述移位寄存器级的时钟信号。
3.一种移位寄存器电路，其特征在于对各移位寄存器级分别提供相位互不相同的第1时钟信号和第2时钟信号，并且在汇 集了全部的上述移位寄存器级的整体中，用包括上述第1时钟信号和上述第2时钟信号的 2相以上的时钟信号进行移位动作，各上述移位寄存器级具备输入门，其仅在输入信号的激活期间导通，获取上述输入信号；充电节点，其利用从上述输入门输入的上述输入信号来充电；输出开关元件，其包括开关元件，所述开关元件的导通和切断控制端子与上述充电节 点连接，上述输出开关元件的导通路径的一方端子中输入上述第1时钟信号，并且上述导 通路径的另一方端子连接到各上述移位寄存器级的输出端子；第1开关元件，其连接于上述充电节点和对上述充电节点提供非激活电位电平的电源 之间；以及控制部，其根据上述充电节点处的上述充电节点的非激活电位电平和对上述第1开关 元件的上述控制端子提供激活电位电平的电源的供给电位，生成使上述第1开关元件成为 导通状态的控制信号，将其输出到上述第1开关元件的导通和切断控制端子，在交接移位脉冲的各2个移位寄存器级之间、前级侧的上述移位寄存器级的上述输出 端子连接到后级侧的上述移位寄存器级的上述输入门的输入，由此全部的上述移位寄存器 级被级联连接，在交接移位脉冲的各2个移位寄存器级之间，后级侧的上述移位寄存器级的上述第2 时钟信号是作为上述第1时钟信号而输入到前级侧的上述移位寄存器级的时钟信号。
4.根据权利要求1或2所述的移位寄存器电路，其特征在于上述控制部具备第1控制元件，其包括阳极中输入第2时钟信号的二极管型开关元 件；以及第2控制元件，其包括连接于上述第1控制元件的阴极和对上述第1开关元件的上 述控制端子提供非激活电位电平的电源之间的开关元件，上述第1控制元件和上述第2控 制元件的连接点连接到上述第1开关元件的上述控制端子。
5.根据权利要求1或2所述的移位寄存器电路，其特征在于上述控制部具备第1控制元件，其包括一端中输入第2时钟信号的电容；以及第2控 制元件，其包括连接于上述第1控制元件的另一端和对上述第1开关元件的上述控制端子 提供非激活电位电平的电源之间的开关元件，上述第1控制元件和上述第2控制元件的连 接点连接到上述第1开关元件的上述控制端子。
6.根据权利要求3所述的移位寄存器电路，其特征在于上述控制部具备第1控制元件，其包括阳极连接到对上述第1开关元件的上述控制端 子提供激活电位电平的电源的二极管型开关元件；以及第2控制元件，其包括连接于上述 第1控制元件的阴极和对上述第1开关元件的上述控制端子提供非激活电位电平的电源之 间的开关元件，上述第1控制元件和上述第2控制元件的连接点连接到上述第1开关元件 的上述控制端子。
7.根据权利要求4 6中的任一项所述的移位寄存器电路，其特征在于上述控制部具备第3控制元件，所述第3控制元件包括连接于上述第1开关元件的上 述控制端子和对上述第1开关元件的上述控制端子提供非激活电位电平的电源之间的开关元件，上述第3控制元件由上述第1时钟信号控制导通和切断。
8.根据权利要求4 7中的任一项所述的移位寄存器电路，其特征在于上述控制部具备第4控制元件，所述第4控制元件包括连接于上述输入门的输入端子 和对上述输入门提供非激活电位电平的电源之间的开关元件，上述第4控制元件的导通和 切断控制端子连接到上述第1开关元件的上述控制端子。
9.根据权利要求4 7中的任一项所述的移位寄存器电路，其特征在于上述控制部具备第4控制元件，所述第4控制元件包括连接于上述输入门的输入端子 和上述输出端子之间的开关元件，上述第4控制元件的导通和切断控制端子连接到上述第 1开关元件的上述控制端子。
10.根据权利要求1 9中的任一项所述的移位寄存器电路，其特征在于 上述充电节点和上述输出端子利用电容进行耦合。
11.根据权利要求1 10中的任一项所述的移位寄存器电路，其特征在于 在上述输出端子和对上述输出端子提供非激活电位电平的电源之间连接有第2开关元件，上述第2开关元件由上述第2时钟信号控制导通和切断。
12.根据权利要求1 11中的任一项所述的移位寄存器电路，其特征在于 在上述充电节点和对上述充电节点提供非激活电位电平的电源之间连接有第3开关元件，上述第3开关元件的导通和切断控制端子连接到下一级的上述输出端子。
13.根据权利要求1 12中的任一项所述的移位寄存器电路，其特征在于 在上述输出端子和对上述输出端子提供非激活电位电平的电源之间连接有第4开关元件，上述第4开关元件的导通和切断控制端子连接到下一级的上述输出端子。
14.根据权利要求1 13中的任一项所述的移位寄存器电路，其特征在于在汇集了全部的上述移位寄存器级的整体中，用上述第1时钟信号和上述第2时钟信 号的2相时钟信号来进行移位动作。
15.根据权利要求1 13中的任一项所述的移位寄存器电路，其特征在于在汇集了全部的上述移位寄存器级的整体中，用包括上述第1时钟信号和上述第2时 钟信号的3相以上的时钟信号来进行移位动作。
16.根据权利要求1 15中的任一项所述的移位寄存器电路，其特征在于 是用非晶硅形成的。
17.根据权利要求1 15中的任一项所述的移位寄存器电路，其特征在于 是用微晶硅形成的。
18.根据权利要求1 15中的任一项所述的移位寄存器电路，其特征在于 是用多晶硅形成的。
19.一种显示装置，其特征在于将权利要求1 18中的任一项所述的移位寄存器电路用于显示的驱动。
20.根据权利要求19所述的显示装置，其特征在于 上述移位寄存器电路用于扫描信号线驱动电路。
21.根据权利要求19或20所述的显示装置，其特征在于上述移位寄存器电路在显示面板中与显示区域形成为单片电路。
22.—种移位寄存器电路的驱动方法，其特征在于 用于驱动移位寄存器电路，在上述移位寄存器电路中，对各移位寄存器级分别提供相位互不相同的第1时钟信号 和第2时钟信号，并且在汇集了全部的上述移位寄存器级的整体中，用包括上述第1时钟信 号和上述第2时钟信号的2相以上的时钟信号来进行移位动作， 各上述移位寄存器级具备输入门，其仅在输入信号的激活期间导通，获取上述输入信号； 充电节点，其利用从上述输入门输入的上述输入信号来充电； 输出开关元件，其包括开关元件，所述开关元件的导通和切断控制端子与上述充电节 点连接，上述输出开关元件的导通路径的一方端子中输入上述第1时钟信号，并且上述导 通路径的另一方端子连接到各上述移位寄存器级的输出端子；以及第1开关元件，其连接于上述充电节点和对上述充电节点提供非激活电位电平的电源 之间，在交接移位脉冲的各2个移位寄存器级之间，前级侧的上述移位寄存器级的上述输出 端子连接到后级侧的上述移位寄存器级的上述输入门的输入，由此全部的上述移位寄存器 级被级联连接，在交接移位脉冲的各2个移位寄存器级之间，后级侧的上述移位寄存器级的上述第2 时钟信号是作为上述第1时钟信号而输入到前级侧的上述移位寄存器级的时钟信号，根据上述充电节点处的上述充电节点的非激活电位电平和上述第2时钟信号的激活 期间的上述第2时钟信号的激活电位电平，生成使上述第1开关元件成为导通状态的控制 信号，将其输出到上述第1开关元件的导通和切断控制端子。
23.一种移位寄存器电路的驱动方法，其特征在于 用于驱动移位寄存器电路，在上述移位寄存器电路中，对各移位寄存器级分别提供相位互不相同的第1时钟信号 和第2时钟信号，并且在汇集了全部的上述移位寄存器级的整体中，用包括上述第1时钟信 号和上述第2时钟信号的2相以上的时钟信号来进行移位动作， 各上述移位寄存器级具备输入门，其仅在输入信号的激活期间导通，获取上述输入信号； 充电节点，其利用从上述输入门输入的上述输入信号来充电； 输出开关元件，其包括开关元件，所述开关元件的导通和切断控制端子与上述充电节 点连接，上述输出开关元件的导通路径的一方端子中输入上述第1时钟信号，并且上述导 通路径的另一方端子连接到各上述移位寄存器级的输出端子；以及 第1开关元件，其连接于上述充电节点和上述输出端子之间， 在交接移位脉冲的各2个移位寄存器级之间，前级侧的上述移位寄存器级的上述输出 端子连接到后级侧的上述移位寄存器级的上述输入门的输入，由此全部的上述移位寄存器 级被级联连接，在交接移位脉冲的各2个移位寄存器级之间，后级侧的上述移位寄存器级的上述第2时钟信号是作为上述第1时钟信号而输入到前级侧的上述移位寄存器级的时钟信号，根据上述充电节点处的上述充电节点的非激活电位电平和上述第2时钟信号的激活 期间的上述第2时钟信号的激活电位电平，生成使上述第1开关元件成为导通状态的控制 信号，将其输出到上述第1开关元件的导通和切断控制端子。
24. 一种移位寄存器电路的驱动方法，其特征在于 用于驱动移位寄存器电路，在上述移位寄存器电路中，对各移位寄存器级分别提供相位互不相同的第1时钟信号 和第2时钟信号，并且在汇集了全部的上述移位寄存器级的整体中，用包括上述第1时钟信 号和上述第2时钟信号的2相以上的时钟信号来进行移位动作， 各上述移位寄存器级具备输入门，其仅在输入信号的激活期间导通，获取上述输入信号； 充电节点，其利用从上述输入门输入的上述输入信号来充电； 输出开关元件，其包括开关元件，所述开关元件的导通和切断控制端子与上述充电节 点连接，上述输出开关元件的导通路径的一方端子中输入上述第1时钟信号，并且上述导 通路径的另一方端子连接到各上述移位寄存器级的输出端子；以及第1开关元件，其连接于上述充电节点和对上述充电节点提供非激活电位电平的电源 之间，在交接移位脉冲的各2个移位寄存器级之间，前级侧的上述移位寄存器级的上述输出 端子连接到后级侧的上述移位寄存器级的上述输入门的输入，由此全部的上述移位寄存器 级被级联连接，在交接移位脉冲的各2个移位寄存器级之间，后级侧的上述移位寄存器级 的上述第2时钟信号是作为上述第1时钟信号而输入到前级侧的上述移位寄存器级的时钟信号，根据上述充电节点处的上述充电节点的非激活电位电平和对上述第1开关元件的上 述控制端子提供激活电位电平的电源的供给电位，生成使上述第1开关元件成为导通状态 的控制信号，将其输出到上述第1开关元件的导通和切断控制端子。
全文摘要
控制部(1)根据充电节点(netA)处的充电节点(netA)的非激活电位电平和第2时钟信号的激活期间的第2时钟信号的激活电位电平，生成使第1开关元件(T6)成为导通状态的控制信号，将其输出到第1开关元件(T6)的导通和切断控制端子(netB)。
文档编号G11C19/00GK102132356SQ200980132938
公开日2011年7月20日 申请日期2009年5月27日 优先权日2008年10月30日
发明者太田裕己, 岩本明久, 森井秀树, 水永隆行, 生田庆 申请人:夏普株式会社