专利名称：补偿在非易失性存储器中的读操作期间的耦合的制作方法
技术领域：
本发明涉及非易失性存储器。
背景技术：
半导体存储器已经变得越来越流行用于各种电子设备中。例如，在蜂窝电话、数码相机、个人数字助理、移动计算设备、非移动计算设备和其他设备中使用非易失性半导体存储器。电可擦除可编程只读存储器(EEPROM)和闪存位列最流行的非易失性半导体存储器之间。通过也是一种EEPROM的闪存，相比于传统的、全特征的EEPR0M，可以在一步中擦除整个存储器阵列或该存储器的一部分的内容。传统的EEPROM和闪存两者都使用在半导体衬底中的沟道区域上方且与其隔离的浮置栅极。浮置栅极位于源极和漏极区域之间。在浮置栅极上且与其绝缘地提供控制栅极。 如此形成的晶体管的阈值电压(Vth)受浮置栅极上保留的电荷量控制。也就是说，在导通晶体管以允许其源极和漏极之间的导电之前必须被施加到控制栅极的最小量的电压受浮置栅极上的电荷的水平控制。一些EEPROM和闪存器件具有用于擦除两个范围的电荷的浮置栅极，且因此，可以在两个状态、例如擦除状态和已编程状态之间编程/擦除该存储器元件。这种闪存器件有时被称为二进制闪存器件，因为每个存储器元件可以擦除一位数据。通过识别不同的已允许/有效的已编程阈值电压范围来实现多状态(也称为多电平)闪存器件。每个不同的阈值范围对应于在存储器器件中编码的该组数据位的预定值。 例如，每个存储器元件当该元件可以位于对应于四个不同的阈值范围的四个离散的电荷带之一中时可以擦除两位数据。典型地，在编程操作器件被施加到控制栅极的编程电压VreM被施加作为随时间量值增加的一系列脉冲。在一个可能的方法中，通过预定步长、例如0. 2-0. 4V来随着每个连续脉冲而增加脉冲的量值。可以向闪存元件的控制栅极施加VreM。在编程脉冲之间的时间段中，进行验证操作。也就是说，在连续的编程脉冲之间读正被并行编程的一群元件的每个元件的编程电平，以确定其是否等于或大于该源极正被编程到的验证电平。对于多状态闪存元件的阵列，可以对元件的每个状态进行验证步骤，以确定该元件是否达到了其数据相关的验证电平。例如，能够在四个状态中存储数据的多状态存储器元件可能需要进行对三个比较点的验证操作。另外，当编程EEPROM或闪存器件、例如在NAND串中的NAND闪存器件时，典型地， VreM被施加到控制栅极，且位线接地，使得电子从单元或存储器元件、例如存储元件的沟道注入到浮置栅极中。当电子在浮置栅极中累积时，浮置栅极变为充负电，且存储器元件的阈值电压升高以便存储器元件被考虑为处于已编程状态中。关于这种编程的更多信息可以在2005年7月12日公告的美国专利6，859，397、题为“Source Side Self Boosting Technique For Non-Volatile Memory” 和美国专利 6，917，542、题为 “Detecting Over Programmed Memory中找到，两者整体被引用附于此。”
进一步存在问题的一个问题是读准确性。读处理必须准确，以便可以以高保真度来读回数据。例如，将阈值电压范围放置为接近到一起的多级器件给误差留下了很少的空间。可能由包括导致电容性耦合的其他未选存储元件的已编程数据状态的许多变数导致在读所选存储元件时的不准确性。因此，需要改善读准确度的技术。
发明内容
本发明通过提供用于补偿电容性耦合来改善非易失性存储器中的读准确性来解决上述和其他问题。在一个实施例中，操作非易失性存储器的方法包括读所选存储元件的至少一个位线-相邻的存储元件，来确知至少一个位线-相邻的存储元件的数据状态。该至少一个位线-相邻的存储元件和所选存储元件与各个位线相关联。该方法还包括读所选存储元件来确知所选存储元件的数据状态，包括一次一个地向所选存储元件施加不同控制栅极读电压，同时基于其所确知的数据状态和控制栅极读电压来设置至少一个位线-相邻的存储元件的各个位线的电压。在另一实施例中，用于操作非易失性存储器的方法包括读存储元件来确知它们的数据状态，作为多步骤读操作的第一步的部分。这些存储元件与多个相邻的位线相关联。该方法还包括再次读存储元件来再次确知它们的数据状态、包括一个接一个地向存储元件施加不同的控制栅极读电压并基于第一步的所确知的数据状态且基于控制栅极读电压来设置在位线上的电压，作为多步骤读操作的第二步骤的部分。在另一实施例中，用于操作非易失性存储器的方法包括读在所选字线的相邻字线上的存储元件来确知它们的数据状态，包括读与所选字线相关联的所选存储元件的字线相邻存储元件，并读所选存储元件的至少一个位线-相邻的存储元件。该方法还包括读所选存储元件来确知其数据状态，同时响应于对字线相邻的存储元件的读来补偿与字线相邻的存储元件相关联的耦合且同时响应于对至少一个位线-相邻的存储元件的读来补偿与至少一个位线-相邻的存储元件相关联的耦合。在另一实施例中，非易失性存储器包括一组存储元件和至少一个控制电路。至少一个控制电路读所选存储元件的至少一个位线-相邻的存储元件来确知至少一个位线-相邻的存储元件的数据状态。该至少一个位线-相邻的存储元件和所选存储元件与各个位线相关联。该至少一个控制电路还包括读所选存储元件来确知所选存储元件的数据状态，包括一次一个地向所选存储元件施加不同控制栅极读电压，同时基于其所确知的数据状态和控制栅极读电压来设置至少一个位线-相邻的存储元件的各个位线的电压。还可以提供用于进行在此提供的方法的对应的方法、系统和计算机或处理器可读的存储器件。
图Ia是NAND串的顶视图。图Ib是图Ia的NAND串的等效电路图。图Ic是NAND闪存元件的阵列的方框图。图加描述NAND串的剖面图。图2b描述在编程期间的存储元件的字线方向上的剖面图。
图2c描述在完成编程之后在存储元件的字线方向上的剖面图，包括对一个存储元件的电容性耦合效应。图2d描述在偶数位线编程-验证、奇数位线编程-验证编程技术中施加到非易失性存储元件的控制栅极的示例脉冲串。图2e描述在所有位线编程、偶数位线验证、奇数位线验证编程技术中施加到非易失性存储元件的控制栅极的示例脉冲串。图2f描述在所有位线编程、所有位线验证编程技术中施加到非易失性存储元件的控制栅极的示例脉冲串。图3a描述了对应于图2d的编程技术。图北描述了对应于图加的编程技术。图3c描述了对应于图2f的编程技术。图如描述一个存储元件与相邻的存储元件的电容性耦合效应。图4b描述位线电压调整来偏移电容性耦合。图fe描述了有和没有耦合的阈值电压分布。图恥描述具有耦合的阈值电压分布的细节。图6a描述了在读操作期间施加到所选字线的控制栅极读电压。图6b描述了当在对应于图2d的编程之后读偶数位线存储元件时施加到奇数位线存储元件的位线电压。图6c描述了在对应于图2e的编程之后基于它们的状态且基于控制栅极读电压而施加到存储元件的位线电压。图6d描述了在对应于图2f的编程之后基于它们的状态且基于控制栅极读电压而施加到存储元件的位线电压。图6e描述基于它们的状态且基于控制栅极读电压而施加到存储元件的替换的位线电压。图7a描述了对应于图6b的读技术。图7b描述了对应于图6c的读技术。图7c描述了对应于图6d的读技术。图描述了在读操作期间施加到所选字线的控制栅极读电压。图8b描述了在读操作期间施加到相邻字线的控制栅极读通过电压(control gate read pass voltages)。图9a描述了包括对于对角地位线-相邻的存储元件的补偿的读操作。图9b描述了包括对于字线相邻的存储元件的补偿的读操作。图IOa描述了包括对于对角地位线-相邻的存储元件和字线相邻的存储元件的补偿的读操作。图IOb描述了包括对于相同字线、位线-相邻的存储元件和字线相邻的存储元件的补偿的读操作。图11是NAND闪存元件的阵列的方框图。图12是使用单行/列解码器和读/写电路的非易失性存储器系统的方框图。图13是描述感测块的一个实施例的方框图。
14图示了将存储器阵列组织为用于所有位线存储器架构的块或用于奇偶存储器架构的块的例子。图15描述了阈值电压分布和一遍(one-pass)编程的示例组。图16描述了阈值电压分布和两遍编程的示例组。图17a_c示出了各种阈值电压分布并描述用于编程非易失性存储器的处理。
具体实施例方式本发明提供用于通过补偿电容性耦合来改善在非易失性存储器中的读准确性的方法。适用于实现本发明的存储器系统的一个例子使用NAND闪存结构，其包括在两个选择门之间串联地连接多个晶体管。串联连接的晶体管和选择门被称为NAND串。图Ia是示出一个NAND串的顶视图。图Ib是其等效电路。NAND串包括串联且夹在第一选择门120 和第二选择门122之间的四个晶体管、100、102、104和106。选择门120选通NAND串与位线126的连接。选择门122选通NAND串与源极线128的连接。通过向控制栅极120CG施加适当的电压来控制选择门120。通过向控制栅极122CG施加适当的电压来控制选择门 122。晶体管100、102、104和106的每个具有控制栅极和浮置栅极。晶体管100具有控制栅极100CG和浮置栅极10(FG。晶体管102具有控制栅极102CG和浮置栅极102TO。晶体管104具有控制栅极104CG和浮置栅极104TO。晶体管106具有控制栅极106CG和浮置栅极106TO。控制栅极100CG连接到(或是)字线WL3(其中，WL指示"字线")，控制栅极 102CG连接到字线WL2，控制栅极104CG连接到字线WLl，且控制栅极106CG连接到字线Wi)。 在一个实施例中，晶体管100、102、104和106每个是存储元件，也称为存储器单元。在其他实施例中，存储元件可以包括多个晶体管或可以不同于所描述的。选择门120连接到选择线S⑶。选择门122连接到选择线SGS。图Ic是三个NAND串的电路图。使用NAND结构的闪存系统的典型架构将包括若干NAND串。例如，在具有多得多的NAND串的存储器阵列中示出了三个NAND串320、340和 360。NAND串的每个包括两个选择门和四个存储元件。虽然图示了四个存储元件为了简化， 现代的NAND串可以具有高达例如三十二或六十四个存储元件。例如，NAND串320包括选择门322和327和存储元件323-326，NAND串340包括选择门342和347和存储元件；343-；346，NAND串360包括选择门362和367和存储器元件 363-366。每个NAND串通过其选择门(例如选择门327、347或367)连接到源极线。选择线SGS用于控制源极侧选择门。各个NAND串320、340和360通过选择门322、342、362等中的选择晶体管而连接到各个位线321、341和361。这些选择晶体管受漏极选择线S⑶控制。在其他实施例中，选择线不一定需要在NAND串中共同；也就是说，可以对不同的NAND 串提供不同的选择线。WL3连接到存储元件323、343和363的控制栅极。WL2连接到存储元件324、344和364的控制栅极。连接到存储元件325、345和365的控制栅极。Wi) 连接到存储元件326、346和366的控制栅极。如可以看出的，每个位线和各个NAND串包括该存储器元件的阵列或组的列。字线(WL3、ffL2、ffLl和Wi))包括该阵列或组的行。每个字线连接该行中的每个存储元件的控制栅极。或者，可以通过字线它们自己来提供控制栅极。 例如，WL2提供存储元件324、344和364的控制栅极。实际上，可能存在一个字线上的数千存储元件。每个存储元件可以存储数据。例如，当存储一位数字数据时，存储元件的可能的阈值电压(Vth)的范围被划分为被分配了逻辑数据"1"和"0"的两个范围。在NAND类闪存的一个例子中，Vth在存储元件被擦除之后是负的，且被定义为逻辑"1"。Vth在编程操作之后是正的，且被定义为逻辑"0"。当Vth是负的且试图读时，存储元件将导通以指示正存储逻辑"1"。当Vth是正的且试图读操作时，存储元件将不导通，指示存储了逻辑"0"。存储元件还可以存储多电平的信息、例如多位数字数据。在该情况下，Vth值的范围被划分为多个水平的数据。例如，如果存储了四个电平的信息，将存在被分配给数据值四个"11〃、〃 10〃、“ 01"、和〃 00"的Vth范围在NAND类闪存的一个例子中，Vth在存储元件被擦除之后是负的，且被定义为逻辑〃 11"。正Vth值用于〃 10〃、“ 01"、和〃 00" 的状态。在被编程到存储元件中的数据和该存储元件的阈值电压范围之间的具体关系取决于适用于存储元件的数据编码机制。当编程闪存元件时，向存储元件的控制栅极施加编程电压，且与存储元件相关联的位线接地。来自该沟道的电子被注入浮置栅极。当电子在浮置栅极中累积时，浮置栅极变为充负电，且存储元件的Vth升高。为了向正被编程的控制栅极施加编程电压，该编程电压被施加到适当的字线的存储元件。如上所述，在每个NAND串中的一个存储元件共享相同字线。例如，当编程图Ic的存储元件324时，编程电压也将被施加到存储元件344和364 的控制栅极。图加描述NAND串的剖面图。该视图被简化且不按比例。NAND串400包括在衬底 490上形成的源极侧选择门406、漏极侧选择门似4和八个存储元件408、410、412、414、416、 418、420和422。这些组件可以在ρ阱区域492上形成，该ρ阱区域492本身在该衬底的η 阱区域494中形成。又可以在ρ衬底496中形成η阱。供电线402和403可以分别与ρ阱区域492和η阱区域494通信。除了具有V皿的电势的位线426以外，还提供具有Vsqukce的电势的源极供应线404。向选择门406施加Vses,且向选择门似4施加VseD。字线或非易失性存储元件的源极侧指的是面向NAND串的源极端、例如在源极供电线404处的侧，而字线或非易失性存储元件的漏极侧指的是面向NAND串的漏极端、例如在位线4 处的侧。在一个方法中，编程在Wi)处开始逐字线地继续。图2b描述在编程期间的存储元件的字线方向上的剖面图。与相关联的浮置栅极 FGn-1502、FGn 504和FGn+1506来描述沟道区域508、510和512。字线500在浮置栅极之上且在浮置栅极之间延伸。在典型的编程序列中，诸如结合图2d-2f描述的，施加到字线500 的编程电压Vpgm逐个脉冲地增加，以便存储元件的阈值电压Vth增加直到存储元件被验证且被锁止。当在NAND块中的字线上编程数据时，例如，可以向不同的Vth状态编程不同的存储元件。例如，在所有位线编程中，在NAND串-η上(或与位线BLn连接)的存储元件可以被编程到A状态，而与BLn-I或BLn+Ι相关联的其位线-相邻的邻近存储元件可以被编程到更高的状态、诸如C状态。该例子假设存在四个状态已擦除状态E和已编程状态A、B和 C。在多级存储器器件中，使用2N状态，其中N >2。例如，可以使用四个、八个或十六个状态。在这种情形下，当我们将在BLn上的存储元件编程验证到状态A并将其锁止时，其邻近者层处于相同状态(状态A)或当其被锁止时的较低状态(状态E)。但是，在进一步编程和完成将相邻存储元件编程到状态C之后，例如，在图2c中描述的，相邻存储元件的Vth已增加到较高C状态。在所选存储元件完成编程时和其随后被读时之间的邻近者的数据状态的该改变导致了与所选存储元件的电容性耦合。图2c描述在完成编程之后在存储元件的字线方向上的剖面图，包括对一个存储元件的电容性耦合效应。在完成编程操作之后，当稍后读回存储元件504时，其Vth显得高于当其被初始地编程时。这是使得FGn的Vth显得更高的与相邻的浮置栅极FGn+Ι和FGn-I 的电容性耦合的结果。这被称为位线与位线干扰或耦合效应。各种电容性耦合可能发生， 包括在浮置栅极之间、沟道之间且在沟道和浮置栅极之间的耦合，如所述的。主要由于浮置栅极与浮置栅极的耦合，当正被读的所选存储元件的邻近者具有比所选存储元件更高的Vth 较高数据状态)时，所选存储元件的Vth将显得相对较高。类似地，如果邻近者具有比所选存储元件较低的Vth (较低数据状态)，所选存储元件的Vth将显得相对较低，且几乎与其被验证且当其完成编程时被锁止的Vth相同。在Vth的这些变化使得整个分布宽得多，且由于读失败的增加的概率而减小失败留白(包括过编程和数据保留留白)。通常，当随机地编程数据时，存储元件可以具有数据状态中的任意组合。一些存储元件将具有高Vth邻近者，而一些将具有低Vth邻近者。例如，具有高Vth邻近者(诸如B状态或C状态邻近者)的A状态存储元件将显得Vth比具有低Vth的邻近者(诸如E状态或A 状态邻近者)的A状态存储元件更高。可以部分地或完全地使用自此讨论的各种技术来补偿电容性耦合效应。这种技术可以有利地导致更紧密的阈值电压分布。注意，耦合的效应根据编程技术而改变。为例示，以下讨论三个编程技术。其他编程技术还是可能的。第一可能的编程技术是包含分别编程和验证偶数和奇数的位线的存储元件的偶数-奇数编程。见图2d，图2d描述向非易失性存储元件的控制栅极施加的示例的脉冲串，且见图3a，图3a描述了对应的编程方法。脉冲串包括用于编程和验证偶数位线存储元件的第一部分520，然后是用于编程和验证奇数位线存储元件的第二部分M0。第一部分520包括多个编程脉冲522、524、526、528、530...和在用于验证偶数位线存储元件的每对编程脉冲之间的一组验证脉冲(其一个例子是验证脉冲组52 。第二部分540包括多个编程脉冲M2、M4、M6、M8、550...和在用于验证奇数位线存储元件的每对编程脉冲之间的一组验证脉冲(其一个例子是验证脉冲组M3)。在一个实施例中，编程脉冲具有在12V开始且对每个相继的编程脉冲而增加了例如0. 5V的增量的电压VreM，直到到达例如20-25V的最大值。在一些实施例中，可能存在对于数据正被编程到的每个状态、例如状态A、B和C的确认脉冲。在其他实施例中，可能存在更多或更少的确认脉冲。在每组中的验证脉冲可以具有例如诸如图如中描述的Vv_A、Vv_B和 Vv-C的幅度。该编程方法可以包括编程和验证偶数位线的存储元件(例如，偶数存储元件)直到它们到达了意图的状态的第一阶段，然后，编程和验证奇数位线的存储元件(例如，奇数存储元件)直到它们到达了意图的状态的第二阶段。在这种情况下，偶数存储元件首先结束，之后，对奇数存储元件的编程开始。奇数存储元件不接收BL与BL的耦合，因为它们被最后编程。仅偶数存储元件(从奇数存储元件)接收BL与BL的耦合，因为导致在偶数存储元件被编程之后该耦合发生的附加的编程。因此，仅对于偶数存储元件需要补偿。具体地，当偶数存储元件结束编程时，奇数存储元件将都在E状态。当奇数存储元件随后被编程时，偶数存储元件由于奇数存储元件的增加的Vth而接收全耦合效应。
另外，由偶数存储元件经历的耦合量取决于位线-相邻的存储元件的状态，但通常与偶数存储元件的状态无关。换句话说，由给定的偶数存储元件经历的耦合量不取决于在给定的偶数存储元件的状态和相邻的存储元件的状态之间的差异。例如，在状态E、A、B 或C中的偶数存储元件从在给定状态中的相邻奇数存储元件接收相同的干扰量。因此，所有偶数存储元件从在A状态中的相邻的奇数存储元件接收相同的耦合CA。类似地，所有偶数存储元件从在B状态中的相邻的奇数存储元件接收相同的耦合CB，且所有偶数存储元件从在B状态中的相邻的奇数存储元件接收相同的耦合C。，其中C。> Cb > CA。参考图3a，该编程奇数利用在步骤600处的偶数位线的编程操作而开始。在步骤 601中，向所选字线施加编程脉冲。在步骤602处，偶数位线存储元件被验证。在步骤603 处，如果存在下一编程脉冲，该处理在步骤601处继续。如果不存在要施加的进一步的编程脉冲，偶数位线的编程操作在步骤604处结束。在步骤605处，该编程奇数利用对于奇数位线的编程操作而继续。在步骤606中，向所选字线施加编程脉冲。在步骤607处，奇数位线存储元件被验证。在步骤608处，如果存在下一编程脉冲，该处理在步骤606处继续。如果不存在要施加的进一步的编程脉冲，奇数位线的编程操作在步骤609处结束。第二可能的编程技术包括向所有位线的存储元件一起施加编程脉冲，且分别对偶数和奇数位线的存储元件进行验证操作。这是所有位线编程、偶数验证、奇数验证方法。见图2e，图2e描述了在所有BL编程、偶数验证、奇数验证方法中向非易失性存储元件的控制栅极施加的示例脉冲串，且见图3b，图北描述对应的编程方法。脉冲串560包括多个编程脉冲562、564、566、568、570...和在每对编程脉冲之间的两组验证脉冲。一组验证脉冲(其一个例子是验证脉冲组561)用于验证偶数BL存储元件，且另一组验证脉冲(其一个例子是验证脉冲组56 用于验证奇数BL存储元件。在该情况下，同时向所有位线施加编程脉冲，但分别对偶数和奇数位线施加验证脉冲。例如，在施加了一个编程脉冲之后，向偶数位线施加一组验证电压，然后向奇数位线施加一组验证电压，然后该处理通过下一编程脉冲而重复。参考图北，在步骤610处，该编程奇数通过对于所有位线的编程操作而开始。在步骤611处，向所选字线施加编程脉冲。在步骤612处， 偶数位线存储元件被验证。在步骤613处，奇数位线存储元件被验证。在步骤614处，如果存在下一编程脉冲，该处理在步骤611处继续。如果不存在要施加的进一步的编程脉冲，编程操作在步骤615处结束。第三个可能的编程奇数包括所有位线编程和验证，其中，在所选字线上的所有位线的存储元件被一起编程和验证。这是所有位线编程、所有位线验证方法。见图2f，图2f 描述在该奇数中向非易失性存储元件的控制栅极施加的示例的脉冲串，且见图3c，图3c描述了对应的编程方法。脉冲串580包括多个编程脉冲582、584、586、588、590...和在每对编程脉冲之间的一组验证脉冲(其一个例子是验证脉冲组58 。使用每组验证脉冲来用于验证所有BL存储元件。在此，偶数和奇数位线两者的存储元件一起结束了编程。在该情况下，在给定的状态中的存储元件经历了仅来自处于较高状态中的位线-相邻的存储元件的 BL与BL的干扰。例如，A状态存储元件经历来自相邻的存储元件的干扰，如果这些相邻的存储元件处于B和/或C状态但不处于E和/或A状态中。B状态存储元件经历来自相邻的存储元件的干扰，如果这些相邻的存储元件处于C状态但不处于E、A和/或B状态中。C 状态存储元件不经历来自相邻的存储元件的干扰。
参考图3c，该编程奇数通过对于在步骤616处的所有位线的编程操作而开始。在步骤617处，向所选字线施加编程脉冲。在步骤618处，验证所有存储元件。在步骤619处， 如果存在下一编程脉冲，该处理在步骤617处继续。如果不存在要施加的进一步的编程脉冲，编程操作在步骤620处结束。除了不同的编程技术以外，可以使用不同的对应的读技术，包括其中同时读所有位线的所有位线读和其中在奇数位线之前读偶数位线的奇偶读。以下进一步详细描述具体的读和补偿技术。图如描述一个存储元件与相邻的存储元件的电容性耦合效应。虽然图2c描述了与在相同字线上的相邻的存储元件的耦合，但是也可能由于在相邻的字线上的存储元件而发生耦合。例如，描述字线WLn-1、WLn和WLn+Ι作为在存储元件的块或其他组中的所有字线的子集，且描述位线BLi-l、BLi和BLi+1作为在该组中的所有位线的子集。通常，耦合是在存储元件之间的距离的函数，以便主要影响是由于相邻的存储元件。例如，考虑到由存储元件625经历耦合。在WLn上的存储元件6 和6 是与存储元件625相邻的位线，因为它们位于与所选存储元件625相邻的位线上。存储元件621和623还是在相邻字线WLn+1 上对角地与存储元件625相邻的位线。存储元件622是在WLn+Ι上与存储元件625相邻的字线。由存储元件625由于存储元件621、622、623、6M和拟6而经历的耦合分别是C1、C2、 C3、C4 禾口 C5。在该例子中，字线编程顺序可以是:WLn-l、WLn和WLn+Ι。通常，耦合主要是由于在相同字线或在WLn之后编程的相邻的字线WLn+Ι上的存储元件，而非来自在WLn之前编程的WLn-I上的存储元件。这是成立的，因为在WLn-I上的存储元件在当在WLn上的存储元件完成了编程时和当读它们时之间具有相同的数据状态。因此，不描述与在WLn-I上的存储元件627、6观和629的电容性耦合。相反，在WLn或WLn+Ι上的存储元件中的一些将在当在WLn上的存储元件完成了编程时和当读它们时之间具有不同的数据状态。但是，存储元件可能在一些情况下经历与Wn-I的耦合。补偿耦合的各种方法包括使用多遍以便逐渐升高存储元件的Vth的编程技术和其中在较低状态的编程之前完成了较高状态的编程的编程方案。通过这些方法，通常仅在已编程状态上减小或补偿BL-BL耦合。因此，不补偿已擦除状态(E状态)。补偿在E状态上的BL-BL干扰将在其中E状态更宽且占据Vth窗的更大部分的未来生成设备上更重要。在此提供的技术至少部分地补偿在E状态以及其他状态上的BL-BL干扰。另外，这些技术适用于不同的存储器器件类型、包括诸如NAND和NOR的非易失性器件、以及不同的存储元件维度(dimension)。整个性能影响与先前的方法相比可能更小。图4b描述位线电压调整来偏移电容性耦合。一种方法包括与耦合量(C)成比例地调整位线电压(VJ，以便I对于具有比正被读的所选存储元件相对更高的Vth的相邻存储元件更高。更高的导致对于耦合于所选存储元件的浮置栅极和沟道、例如FGn的相邻的存储元件的更高的沟道电势，使得其Vth显得更低，因此补偿还使得Vth显得更高的耦合干扰。被表述为耦合量值的函数。可以在读操作期间施加调整的V%，如以下将详细描述的。图fe描述了有和没有耦合的阈值电压分布。如所述，耦合效应使得给定的存储元件的显式(apparent) Vth增加。在一组存储元件之上，诸如通过图2f的所有位线编程技术，每个状态的集中(collective)的Vth分布也将增加，如由没有耦合、例如就在编程之后的状态E、A、B和C的Vth分布640,644,648和652分别描述的，和由有耦合的状态Ε、A和B的 Vth分布642、646和650分别描述的。在该例子中，最高状态、状态C将经历少量耦合或没有耦合。另外，每个Vth分布包括基于耦合的成分，如图4b所示。在读操作期间使用状态A、 B和C的控制栅极读电压VraK_A、VCGE_B和VraK_。来确知一个或多个所选存储元件的数据状态。 在编程-验证操作的验证部分期间分别使用状态A、B和C的控制栅极验证电压Vv_A、Vv_B和 Vv_c，以验证是否已经将一个或多个所选存储元件编程到意图的状态。图恥描述具有耦合的阈值电压分布的细节。对于状态E中的存储元件，实质上将存在与也在如由分布成分656指示的状态E中的相邻的存储元件的少量耦合或没有耦合。 但是，在状态E中的存储元件将通过在如分别由分布成分658、660和662所指示的状态A、 状态B和状态C中的相邻的存储元件使得其Vth耦合得更高。因此，整个E状态分布642由分布成分656、658、660和662构成。对于状态A中的存储元件，实质上将存在与在如由分布成分664指示的状态E或A中的相邻的存储元件的少量耦合或没有耦合。但是，在状态 A中的存储元件将通过在如分别由分布成分666和668所指示的状态B和状态C中的相邻的存储元件使得其Vth耦合得更高。对于状态B中的存储元件，实质上将存在与在如由分布成分670指示的状态Ε、A或B中的相邻的存储元件的少量耦合或没有耦合。但是，在状态 B中的存储元件将通过在如由分布成分672所指示的状态C中的相邻的存储元件使得其Vth 耦合得更高。对于状态C中的存储元件，实质上将存在与在如由分布成分652指示的状态 E、A、B或C中的相邻的存储元件的少量耦合或没有耦合。图6a描述了在读取操作期间施加到所选字线的控制栅极读取电压。在读操作期间，分别具有状态A、B和C的连续的幅度Vm+V^^和VraK_。的控制栅极电压波形被施加到正在时间段t0-tl、tl-t2和t2-t3中分别被读的一个或多个所选存储元件的字线。也在图
fe中描述V CGR-A、 Vcge-B 和 V CGR-C°该例子应用于其中存在四个可用的数据状态的情况。通常，当存在2N个可能的数据状态时，控制栅极电压波形将具有2N_1个幅度。为了进一步图示示例的补偿技术，分别考虑E、A、B和C状态为状态0、1、2和3。也考虑VraK_A、VCGE_B和VraK_e分别表示读电平1、2和 3。另外，四个不同的位线电压V_< Vbu < < Vbu是可用的。如果控制栅极电压处于第m个读电平(m= 1、2或3)且相邻的存储元件处于第η个(η = 0、1、2或3)状态，则，如果111 > η，使用在相邻的存储元件的位线上的来偏移其耦合。如果m = < n，使用在相邻的存储元件的位线上的VBM_m来偏移其耦合。表1提供进一步的细节。表 权利要求
1.一种用于操作非易失性存储器的方法，包括读所选存储元件(625)的至少一个位线-相邻的存储元件(621、624、623、626)来确知所述至少一个位线-相邻存储元件的数据状态，所述至少一个位线-相邻存储元件和所选存储元件与各个位线(BLi-1、BL、BLi+l)相关联；以及读所选存储元件来确知所选存储元件的数据状态，包括向所选存储元件一次一个地施加不同的控制栅极读电压(VCGR-A、VGR-B, VCGR-C)，同时基于其确知的数据状态和控制栅极读电压来设置所述至少一个位线-相邻存储元件的各个位线的电压(VBL0-VBL3 ；VBL-E ； VBL-A2、VBL-A3 ； VBL-B1、VBL-B2、VBL-B3 ； VBL-C1、VBL-C2、VBL-C3)。
2.根据权利要求1的方法，其中对于每个控制栅极读电压，所述至少一个位线-相邻的存储元件的各个位线的电压根据在其确知的数据状态(Ε、A、B、C)和与控制栅极读电压相关联的数据状态(A、B、C)之间的差来设置。
3.根据权利要求1或2的方法，其中存在2N个可能的数据状态，其中N^ 2，且每个各个位线的电压被调整到2N个可用的电平(VBL0-VBL3)之一。
4.根据权利要求1或2的方法，其中存在2N个可能的数据状态，其中，N> 2，且每个各个位线的电压被调整到多于2N个可用的电平(VBL-E ；VBL-A2, VBL-A3 ；VBL-B1, VBL-B2, VBL-B3 ；VBL-Cl，VBL-C2, VBL-C3)之一。
5.根据权利要求1-4中的任一的方法，其中所述至少一个位线-相邻的存储元件和所选存储元件沿着公共字线(WLn)布置。
6.根据权利要求1-4中的任一的方法，其中所选存储元件沿着所选字线(WLn)布置，且所述至少一个位线-相邻的存储元件沿着所选字线的相邻字线(WLn+Ι)对角地布置。
7.根据权利要求1-6中的任一的方法，其中当向所选存储元件施加对应的不同控制栅极读电压时，在至少一个位线-相邻的存储元件的各个位线上设置不同电压。
8.根据权利要求1-7中的任一的方法，其中读至少一个位线-相邻的存储元件以多步骤读操作(701 ；711 ；721)的第一步骤的部分出现；以及读所选存储元件以多步骤读操作(702 ；712,713 ；722)的第二步骤的部分出现。
9.根据权利要求8的方法，其中所述多步骤读操作是奇偶读操作，其中分别从与偶数位线(713)相关联的存储元件中读(71 与奇数位线相关联的存储元件。
10.一种非易失性存储系统，包括一组存储元件(1100)，包括所选存储元件(62 和所选存储元件的至少一个位线-相邻的存储元件(621,624,623,626)；各个位线(BLi-l、BL、BLi+l)，所述至少一个位线-相邻的存储元件和所选存储元件与各个位线相关联；以及至少一个控制电路(1210、1250)，与所述存储元件组通信，所述至少一个控制电路读至少一个位线-相邻的存储元件来确知所述至少一个位线-相邻的存储元件的数据状态，并读所选存储元件来确知所选存储元件的数据状态，其中，为读所选存储元件，所述至少一个控制电路一次一个地向所选存储元件施加不同控制栅极读电压(VCGR-A、VGR-B, VCGR-C)，同时基于其确知的数据状态和控制栅极读电压来设置所述至少一个位线-相邻的存储元件的各个位线的电压(VBL0-VBL3、VBL-E、VBL-A2、VBL-A3、VBL-B1、VBL-B2、VBL-B3、VBL-C1、 VBL-C2.VBL-C3)。
11.根据权利要求10的非易失性存储系统，其中对于每个控制栅极读电压，所述至少一个控制电路根据在其确知的数据状态(Ε、A、B、 C)和与控制栅极读电压相关联的数据状态(A、B、C)之间的差来设置所述至少一个位线-相邻的存储元件的各个位线的电压。
12.根据权利要求10或11的非易失性存储系统，其中存在可能的数据状态，其中N彡2，且每个各个位线的电压被调整到2N个可用的电平(VBL0-VBL3)之一。
13.根据权利要求10-12中的任一的非易失性存储系统，其中该至少一个位线-相邻的存储元件和所选存储元件沿着公共字线(WLn)布置。
14.根据权利要求10-12中的任一的非易失性存储系统，其中所选存储元件沿着所选字线(WLn)布置，且所述至少一个位线-相邻的存储元件沿着所选字线的相邻字线(WLn+Ι)对角地布置。
15.根据权利要求10-14中的任一的非易失性存储系统，其中当向所选存储元件施加对应的不同控制栅极读电压时，至少一个控制电路在至少一个位线-相邻的存储元件的各个位线上设置不同电压。
全文摘要
本发明涉及通过调整施加到相邻的位线的电压来补偿与在相邻的位线上的存储元件的电容性耦合。进行初始的粗糙读来确知位线-相邻的存储元件的数据状态，且在随后的精细读期间，基于确知的状态和施加到所选字线的当前控制栅极读电压来设置位线电压。当当前控制栅极读电压对应于比相邻的存储元件的确知的状态更低的数据状态时，使用补偿的位线电压。还可以通过向相邻的字线施加不同的读通过电压，并使用基于字线相邻的存储元件的数据状态而识别的具体读通过电压来获得读的数据来提供与相邻的字线上的存储元件的耦合的补偿。
文档编号G11C16/24GK102177554SQ200980139823
公开日2011年9月7日 申请日期2009年7月17日 优先权日2008年8月8日
发明者亨利.钦, 杰弗里.W.卢茨, 石垣达, 董颖达, 迪潘舒.达塔 申请人:桑迪士克公司