专利名称：非易失性状态保持锁存器的制作方法
技术领域：
本发明大体上涉及存储器，且更特定来说，涉及与非易失性保持锁存器相关联的存储器。
背景技术：
现代电子装置(尤其靠电池操作的电子装置)通常考虑到电力节省而设计。桌上型计算机在一段不活动时期之后通常切换为备用模式，显示监视器也在不活动时期之后进入睡眠模式，移动电话在不使用时隐缩大多数非必需的功能性，等等。然而，许多装置虽然断电以进入此暂时中止状态，但仍消耗不可忽略的量的电力来维持非易失性存储器。此电力消耗中的许多是仅无法完成关闭的半导体装置上的漏电的结果。虽然此电力成本限制了连接到A/C电源插座的装置的总电力节省，但电池供电装置的电力成本是电池寿命，所述电池寿命严重地影响装置的功能可靠性。一个挑战在于当移动装置经断电而进入电力节省模式时，用户希望装置从进入所述电力节省模式时起保持其状态。通常使用在装置的核心网络内的锁存器及触发器来维持此状态信息。通常认为装置的核心网络是操作所述装置的核心功能性的电路。装置还将通常具有输入/输出(I/O)网络，所述输入/输出(I/O)网络处置所述装置与外部组件或装置之间的所有外部通信。核心网络将与所述I/O网络进行通信以便发射或接收在装置外部的信号。时常地，I/O网络将在不同于核心网络的电压电平的较高电压电平下操作。在所述情况下，核心网络经由多个电平偏移器而与I/O网络进行通信。可替代地将状态信息置放于外部存储器(即，动态随机存取存储器(DRAM)或非易失性存储器或其类似者)中，而并非将状态信息在内部保持于核心网络内。然而，在将状态信息写入到DRAM时，装置通常将使用电力来驱动I/O网络，且DRAM自身将仍使用电力来维持及刷新存储器内容。因此，外部状态维持通常不提供胜过内部存储的任何电力节省优点。 此外，并非所有状态信息均存储于架构上可见(即，对于读取及写入可被存取)的寄存器内。已针对核心网络状态存储而实施的两种方法为(1)将状态扫描到芯片上(即，核心网络)存储器中；或( 使用锁存器及触发器。两种方法均使得装置被关闭或大体上隐缩电力。然而，两种方法还维持到芯片上存储器或锁存器的电力以保留存储于所述组件中的状态。为维持到这些组件的电力，通常提供第二电源或功率轨。关闭或隐缩电力可通过使用开关(例如，互补金属氧化物半导体(CMOS)晶体管开关)断开电源或通过将主供电电压(在本文中称为Vdd)隐缩到接地来执行。由于在CMOS及其它晶体管技术方面的限制，通常会发生漏电，因为即使Vdd已经断开连接或现为接地，CMOS开关上将仍存在电位。因此， 即使在装置被断电的情况下，也会从电池汲出电力。现转向图1A，说明典型触发器10的电路图。触发器10为在前端处具有功能测试模式多路复用器100的典型主从配置。将取决于功能测试模式多路复用器100的输入而选择扫描输入(scanned in) (Si)或功能(D)路径。提供如从扫描选择电路106接收的扫描选择信号&及其反相SeN作为多路复用器100的输入。多路复用器100耦合到主控锁存器 101，所述主控锁存器101耦合到从属锁存器102。主控锁存器101及从属锁存器102通常在时钟的相反相位上操作。控制电路104使用时钟信号Clk产生两个内部时钟相位信号Ck 及CkN以用于驱动触发器10。输出103提供输出信号Q及其负相Q-BAR。控制电路104及保持器电路105 (其由从属锁存器102及三态装置107组成)为状态保持组件，且因此即使在电路10的其余部分被隐缩或断电的情况下也是始终接通的。因而，控制电路104及保持器电路105由VDD_Ketain(图1B)供电，而电路10的其余组件由Vdd (图 1B)供电。在操作中，经由多路复用器100的操作而将主控锁存器101设定具有一状态。接着从主控锁存器101将从属锁存器102设定具有所述状态。当关闭电力时，除控制电路104 及保持器电路105外的所有组件失去其与Vdd的相应电力连接。然而，Vrautetain维持到控制电路104及保持器电路105的电力。因此，虽然主控锁存器101现未连接到电源，但从属锁存器102保持主控锁存器101的状态。当其中定位有触发器10的装置重新通电时，来自从属锁存器102的状态信息并非直接在主控锁存器101中重新进行设定。在一典型配置中，触发器(例如由触发器10表示的触发器)串联地耦合。当电力重新出现于装置中时， Retain-BAR信号触发主控锁存器101的透通性。因此，从属锁存器102中的状态信息沿串行向下传播到下一触发器，从而设定所述触发器的主控锁存器中的状态。在最后的“唤醒” 操作中，经由唤醒状态传播而最终将主控锁存器101复位到适当的状态。图IB为说明含有触发器10 (图1A)的触发器封装11的引脚图。因为触发器10中的若干部分为始终接通的，所以触发器封装11使用两个电源Vdd 107及Vdd Ketain 108。还存在用于Vss 115的连接端子，其可连接到接地。retain-BAR信号109为触发器封装11的输入，其在电力恢复发生且正恢复所述状态时影响控制电路104(图1A)。数据⑶输入110 为触发器10的功能输入。时钟(Clk)输入111为提供到触发器封装11的外部时钟输入， 其用于控制电路104中以驱动触发器10。扫描选择(SE)控制输入112用于扫描选择电路 106中以为多路复用器100(图1A)提供选择。最后，输出端子Q 113及Q-BAR 114将基于功能输入的所要触发器输出提供到触发器封装11。此布置显示使用当前方法的另一缺点，S卩，增加了半导体芯片制造的复杂性。第二、单独功率轨或电源(例如，VDD Ketain 108(图IB))使用针对金属化层的额外制造步骤，所述金属化层除了将第二电源与用于控制第二电源的控制信令网络连接外，还将所述第二电源与适当电路元件连接。所有此额外处理使制造商花费金钱。图2A为说明另一典型触发器20的电路图。触发器20说明另一典型主从触发器配置。功能测试模式多路复用器200选择扫描输入或数据路径来馈入主控锁存器201。主控锁存器201接着将其状态馈入到从属锁存器202中。触发器20包括另一锁存器(保持锁存器20 ，所述锁存器获得来自从属锁存器202的当前状态信息。因此，保持锁存器203经外加来自从属锁存器202的状态信息。输出电路204提供所得触发器交替输出Q及Q-BAR。 时钟电路205接受外部时钟信号(Clk)作为输入，且产生内部时钟信号CkN及Ck两者。扫描选择电路206提供&及SeN两者以用于触发器20的操作。触发器20的配置将状态保持电路(保持锁存器20 置放于触发器20的关键路径外。所述关键路径为从多路复用器200通过主控锁存器201及从属锁存器202且接着到输出204的主路径。通过保存电路207及恢复节点209来实现保持锁存器203的控制。保存电路207提供Save信号及Mve-BAR信号两者以用于触发器20的操作。Save及Mve-BAR 操作以将来自从属锁存器202的当前状态写入到保持锁存器203。当触发器20被断电时， 除保存电路207及保持电路208 (其包含从属锁存器203及电路210)外的所有电路被消除所有电力。保存电路207及保持电路208为始终接通的，其从Vdd Kest。re(图2B)接收电力。 当触发器20经供电时，输入信号Restore及NRestore触发三态装置209以将所保存的先前状态外加回到主控锁存器201上。在设计现有触发器(例如，图1A、图1B、图2A及图2B中所说明的那些触发器)的组件时，在应用建议使用较高阈值电压装置时，装置自身也可能较为昂贵。常常选择较稳固且能够处置较高电压而不泄漏的始终接通的组件(即，图IA中的控制电路104与保持器电路106及图2A中的保存电路207与保持电路208)。一般来说，可以如下基本上三个“等级”制造CMOS技术高阈值电压(HVT)、正常阈值电压(NVT)及低阈值电压(LVT)。阈值电压越高，在晶体管“断开”时通常将产生的漏电越少。HVT CMOS通常比NVT或LVT更昂贵。 因此，如果制造商试图通过在这些装置中用HVT CMOS建置关键的“始终接通”组件来减少电力泄漏，那么同样将存在附加费用。图2B为说明含有触发器20(图2A)的触发器封装21的引脚图。因为触发器20 中的若干部分为始终接通的，所以如同触发器封装11(图1B) —样，触发器封装21使用两个电源Vdd 107及Vdd Ketain 108。触发器封装21还包括Vss 115端子。NRestore信号211为在供电时使用的输入信号，其在供电时指引保存电路208(图2A)将所保存的状态信息外加回到主控锁存器201 (图2A)上。数据⑶输入110为触发器20的功能输入。时钟(Clk) 输入111为提供到触发器封装21的外部时钟输入，其用于控制电路104中以驱动触发器 20。扫描选择(SE)控制输入112用于扫描选择电路106中以为多路复用器200(图2A)提供选择。输出端子Q 113及Q-BAR 114将基于功能输入的所要触发器输出提供到触发器封装11。不同于触发器10 (图1A)，触发器20使用Save信号及SaveN信号来控制将状态信息保存到保持锁存器203中。由此，Save输入212将此输入提供到触发器封装21中。
发明内容
本发明的各种代表性实施例涉及使用锁存器的电子电路，所述锁存器包括磁性隧道结(MTJ)结构及经布置以在所述MTJ结构中产生选择性状态的逻辑电路。因为所述选择性状态是以磁性方式维持，所以即使在从电子装置移除电力的情况下也可维持所述锁存器或电子电路的所述状态。代表性实施例涉及用于电子电路中的锁存器。所述锁存器包括MTJ结构及经布置以在所述MTJ结构中产生选择性状态的逻辑电路。额外的代表性实施例涉及用于维持电子电路中的状态的方法。所述方法包括接收输入信号及保存信号；响应于所述输入信号与所述保存信号之间的组合关系而确立MTJ 结构的自由磁性层中的第一极性。通过第一磁性层与第二磁性层之间的极性关系来确定所述电子电路的所述状态。其它代表性实施例涉及电子电路，其包括至少一个非磁性锁存器；磁性锁存器， 其耦合到所述非磁性锁存器且经配置以保持代表所述非磁性锁存器的当前状态的状态；及用以在所述电子电路经供电时操作以使用所述状态来恢复所述非磁性锁存器的所述当前状态的装置。再其它代表性实施例涉及电子电路，其包括主控非磁性锁存器，其经配置以保持当前状态；零个或零个以上从属非磁性锁存器，其耦合到所述主控非磁性锁存器且经配置以保持所述当前状态；及磁性锁存器，其耦合到所述主控非磁性锁存器及所述从属非磁性锁存器。所述磁性锁存器经配置以保持对应于所述当前状态的选定状态。所述磁性锁存器在从所述电子电路移除电力时保持所述选定状态，且在对所述电子电路恢复所述电力时使用所述选定状态来恢复所述主控非磁性锁存器的所述当前状态。前述内容已相当广泛地概述了本发明的特征及技术优点以便可较好地理解下文的本发明的详细描述。在下文中将描述本发明的额外特征及优点，其形成本发明的权利要求书的标的物。所属领域的技术人员应了解，所揭示的概念及特定实施例可易于用作修改或设计其它结构以进行本发明的相同目的的基础。所属领域的技术人员还应认识到，等效构造并不偏离如在所附权利要求书中阐述的本发明的精神及范围。当结合附图考虑时，从以下描述将更好地理解据信为本发明所特有的新颖特征(关于其组织及操作方法两者)以及其它目标及优点。然而，应明确理解，仅为了说明及描述的目的而提供所述图式中的每一者，且并既定不作为本发明的限制的界定。
为更完整地理解本发明，现结合附图参考以下描述，其中图IA为说明常规触发器的电路图；图IB为说明含有根据图IA的常规触发器的常规触发器封装的引脚图；图2A为说明另一常规触发器的电路图；图2B为说明含有根据图2A的常规触发器的另一常规触发器封装的引脚图；图3为说明根据本发明的教示而配置的磁性锁存器的电路图；图4A为说明包括根据本发明的教示而配置的磁性锁存器的触发器的电路图；图4B为说明含有根据本发明的教示而配置的触发器的触发器封装的引脚图；图5A为说明包括根据本发明的教示而配置的磁性锁存器的触发器的电路图；图5B为说明包括根据本发明的教示而配置的触发器的触发器封装的引脚图；及图6为说明经执行以实施根据本发明的教示的各种实施例的实例块的流程图。
具体实施例方式图3为说明根据本发明的一个实施例而配置的磁性锁存器30的电路图。磁性锁存器30包括磁性隧道结(MTJ) 300，所述MTJ 300包括磁性层301、绝缘体层302及磁性层 303。磁性层301及303可从各种过渡金属铁磁体及其它磁性材料(包括钴铁或其类似物) 建构，而绝缘体层302可从各种绝缘材料(例如，氧化铝或其类似物)而建构。磁性层301 及303的相对极性取决于施加到MTJ 300的电流或电压电平而受到影响。在一个实例中， 施加特定电流或电压电平将引起磁性层301中的极性反平行于磁性层303中的极性。类似地，另一电流或电压电平将引起磁性层301及303的极性相同或平行。磁性锁存器30经配置以使得晶体管Ml及M2彼此并联地耦合，其中Ml在一个端子处耦合到Vdd且M2在一个端子处耦合到Vss。Ml及M2的另一端子耦合到MTJ 300。晶体管Ml及M2两者的栅极耦合到提供IN Retention信号的电路304。Ml经配置为ρ型金属氧化物半导体(PMOS)晶体管，而Μ2经配置为η型MOS (NMOS)。因此，取决于从电路304接收的信号，Ml将被接通，从而将MTJ 300上的电压上拉到VDD，而M2断开；或M2将被接通， 从而将MTJ 300上的电压拉到Vss。由于不同的晶体管类型，因此Ml及M2通常将不会同时接通。晶体管M3及M4也彼此并联地耦合，其中每一者的一端子连接到MTJ 300，且其中每一者的另一端子连接到Vss及VDD。M3及M4的栅极端子中的每一者连接到“同或(XNOR)，， 门305。如所展示，晶体管M3经配置为NM0S，而晶体管M4经配置为PM0S。因此，如同Ml及 M2，如通过由XNOR门305提供的IN Retention信号与SAVE信号之间的组合关系而确定， M3断开而M4接通，或M3接通而M4断开。取决于MTJ 300是从Vdd连接到Vss还是从Vss连接到Vdd ( S卩，是Ml及M3接通还是M2及M4接通)，磁性层301及303中的极性将为平行的或反平行的(存储0状态或1状态)。通过测量MTJ 300的电阻，可确定MTJ 300内所保存的特定状态。将此状态信息提供给缓冲电路306 (或读出放大器)，且将其保持为来自锁存器30的输出SA. out0因此，通过利用确定性&ive信号结合IN Retention信号，可以磁性方式设定MTJ 300内的状态，且在输出SA. out (读出放大器输出)中提供所述状态。因为MTJ 300以磁性方式设定及保持状态信息，所以不需要电力来维持磁性锁存器30中的状态。在一个实施例中，当SAVE信号经启用时，将DC连接提供到MTJ 300，从而启用写入操作。在一个实例中，为将1写入到MTJ 300，将1外加于IN Retention引线上，且启用 SAVE信号。因此，晶体管Ml及M3接通，使得从Vdd到Vss的电流行进通过MTJ 300。类似地，为将0写入到MTJ 300，将0提供于IN Retention引线上，且将1提供于SAVE引线上。 因此，晶体管M2及M4接通，使得从Vss到Vdd的电流行进通过MTJ 300。如上文所提，可以电阻方式感测MTJ 300的状态(平行或反平行)以从MTJ 300读取状态。现转到图4A，其说明触发器40的电路图，触发器40包括根据一个实施例而配置的磁性锁存器30。触发器40被配置为图1的主从触发器10的改进版本，其中以磁性锁存器 30替换从属锁存器102。类似于图1，功能测试模式多路复用器400包含三路装置401及 402，其可操作以选择扫描输入或数据路径来经由三路装置403馈入主控锁存器404。主控锁存器404存储接收到的值。经由扫描启用电路408将扫描启用信号&及SeN提供给多路复用器400。始终接通内部时钟信号Ck以及反相信号CkN控制着三路装置403、405-1、406。经由时钟电路409 提供信号Ck及CkN。主控锁存器404(其包含三路装置405-1及405- 将状态信息输出到三路装置 406，三路装置406接着输出到从属锁存器407，在此实施例中从属锁存器407为磁性锁存器30。磁性锁存器30的SA. out信号以Q及Q_BAR(经由反相器电路411而反相)将触发器40的输出提供到输出级410。[***LEW 图式将410展示为包括两个反相器。是否应展示单一反相器加上一缓冲器？ 由内部时钟信号Ck提供确定性保存信号SAVE。接收 IN Retention信号作为主控锁存器404的输出。通过使用磁性锁存器30作为从属锁存器 407，触发器40能够在不维持始终接通的电源的情况下保持状态。当触发器40断电时，在MTJ 300(图3)中以磁性方式维持状态信息。 图4B为根据一个实施例而配置的触发器封装41的引脚图。触发器封装41内含有触发器40(图4A)。触发器封装41的引脚连接器包括Vdd 412、Retain-BAR 413、数据 (D) 414、时钟(Clk) 415、扫描启用(SE) 416、Vss 417 及输出 Q 418 与 Q-BAR 419。与触发器封装11 (图1B)及21 (图2B)相比较，触发器封装41不包括触发器10及20用以维持状态的第二电源轨。因此，存在较少的所涉及电路(即，较小的复杂性)，因为不再需要用于第二电源的额外布线。此外，当触发器40断电时，不使用额外的电力来维持状态。当触发器40 重新供电时，经由缓冲电路306(图3)从MTJ 300(图3)读取状态，且电路如断电之前一样继续进行。 现转到图5A，说明触发器50的电路图，所述触发器50包括根据一个实施例而配置的磁性锁存器30。触发器50类似于图2A而经配置为主从触发器，然而，触发器50包括在关键路径外的磁性锁存器30。多路复用器500使用由扫描启用电路504提供的扫描启用信号&及SeN来选择适当的路径。主控锁存器501接收来自多路复用器500的信号，且将其状态信息传递到从属锁存器502。从属锁存器502将输出提供到输出端子503，从而从触发器50输出Q及Q-BAR。时钟电路505提供内部时钟信号Ck及反相时钟信号CkN以用于触发器50的操作。 经由扫描启用电路504将扫描启用信号&及SeN提供给多路复用器500。磁性锁存器30还接收来自主控锁存器501的状态信息。将接收到的状态信息用作磁性锁存器30的h Retention信号。此外，磁性锁存器30接收特定的始终接通确定性保存输入信号SAVE以便将异步SAVE信号提供到磁性锁存器30。如上文所描述，当断电时，从触发器50移除所有电力，磁性锁存器30以磁性方式保持状态信息。当触发器50再次被供电时，使用Restore信号及NRestore信号来触发磁性锁存器30，以经由三路装置506将所保存的状态信息馈入回到主控锁存器501中。Restore 及NRestore基本上接通三路装置506，从而允许磁性锁存器30中的状态信息被传输到主控锁存器501。又，如同触发器40(图4)，不需要额外的电源来保留所述状态。因此，触发器 50的复杂性及电力使用比现有触发器中的复杂性及电力使用低得多。图5B为根据本发明的一个实施例而配置的触发器封装51的引脚图。触发器封装 51内含有触发器50 (图5A)。触发器封装51的引脚连接器包括与触发器封装41的引脚连接器相同的引脚连接器，例如Vdd 412、数据(D)414、时钟(Clk)415、扫描启用(SE)416, Vss 417及输出Q 418与Q-BAR 419。然而，因为触发器50使用Restore信号及NRestore信号， 且提供异步确定性保存信号，所以触发器封装51还包括引脚连接器NRestore 507及SAVE 508。图6为说明用于实施一实施例的实例块的流程图。在块600中，接收输入信号。在块601中，接收保存信号。在块602中，响应于基于所述输入信号与所述保存信号之间的组合关系而产生的电流来确定磁性隧道结(MTJ)结构的自由磁性层中的极性。通过所述自由磁性层与固定磁性层之间的极性关系来确定电子电路的状态。尽管已阐述特定电路，但所属领域的技术人员应了解，并非需要所有所揭示的电路来实践本发明。此外，尚未描述某些众所周知的电路以维持注意力集中于本发明。类似地，尽管描述在特定位置中提及逻辑“0”及逻辑“ 1 ”，但所属领域的技术人员应了解，可在不影响本发明的操作的情况下切换逻辑值，相应地调整电路的其余部分。
尽管已详细描述本发明及其优点，但应理解，可在不脱离如所附权利要求书所界定的本发明的精神及范围的情况下在本文中作出各种改变、替代及变更。此外，本申请案的范围既定不限制于说明书中所描述的过程、机器、制造、物质组成、手段、方法及步骤的特定实施例。如一般所属领域的技术人员将易于从本发明的揭示内容了解，可根据本发明利用目前现存或稍后将开发的执行与本文中所描述的对应实施例大体上相同的功能或实现与其大体上相同的结果的过程、机器、制造、物质组成、手段、方法或步骤。因此，所附权利要求书既定在其范围内包括此些过程、机器、制造、物质组成、手段、方法或步骤。
权利要求
1.一种在电子电路中使用的锁存器，所述锁存器包含 磁性隧道结(MTJ)结构；及经配置以在隐缩所述电子电路中的电力之前在所述MTJ结构中产生选定互斥状态的逻辑电路。
2.根据权利要求1所述的锁存器，其进一步包含用于读取所述MTJ结构中的所述选定状态的输出缓冲器。
3.根据权利要求2所述的锁存器，其中所述输出缓冲器包含读出放大器。
4.根据权利要求1所述的锁存器，其中所述逻辑电路是由始终接通保存信号结合输入保持信号来限定。
5.根据权利要求4所述的锁存器，其中所述保存信号对所述选定状态为确定性的。
6.根据权利要求4所述的锁存器，其中所述逻辑电路包含 第一晶体管对，其耦合到所述MTJ结构；第二晶体管对，其耦合到所述MTJ结构；及选择电路，其耦合到所述第一晶体管对及所述第二晶体管对的每一栅极端子，其中所述选择电路经配置以响应于所述输入保持信号及所述保存信号而选择电压电平来经由所述第一晶体管对中的一者及所述第二晶体管对中的一者施加到所述MTJ结构。
7.根据权利要求6所述的锁存器，其中所述选择电路包含所述第一晶体管对的输入电路，其中，响应于所述输入保持信号，所述输入电路致使所述第一晶体管对中的一者接通，同时所述第一晶体管对中的另一者切断；及组合电路，其耦合到所述第二晶体管对且经配置以接收所述输入保持信号及所述保存信号作为输入，其中，基于所述组合电路的输出，所述组合电路致使所述第二晶体管对中的一者接通，同时其致使所述第二晶体管对中的另一者切断。
8.根据权利要求1所述的锁存器，其中所述MTJ结构包含 固定磁性层；绝缘层，其在第一侧上耦合到所述固定磁性层；及自由磁性层，其具有电压可选极性且耦合到所述绝缘层的第二侧，以使得所述绝缘层位于所述固定磁性层与所述自由磁性层之间。
9.一种用于维持电子电路中的状态的方法，所述方法包含 接收输入信号；接收保存信号；响应于所述输入信号与所述保存信号之间的组合关系而确立磁性隧道结(MTJ)结构的自由磁性层中的极性，其中所述电子电路的所述状态由所述自由磁性层与固定磁性层之间的极性关系来确定。
10.根据权利要求9所述的方法，其进一步包含响应于所述组合关系而选择第一电压电平或第二电压电平来施加到所述MTJ结构。
11.根据权利要求9所述的方法，其中所述极性关系提供 在所述固定层与所述自由层为平行时的第一状态；及在所述固定层与所述自由层为反平行时的第二状态。
12.根据权利要求9所述的方法，其进一步包含测试所述MTJ结构的电阻以确定所述极性关系。
13.根据权利要求9所述的方法，其中通过“与”门产生所述组合关系。
14.一种电子电路，其包含 至少一个非磁性锁存器；磁性锁存器，其耦合到所述至少一个非磁性锁存器且经配置以保持表示所述至少一个非磁性锁存器的当前状态的状态；及用以在所述电子电路被供电时操作以使用所述状态来恢复所述至少一个非磁性锁存器的所述当前状态的装置。
15.根据权利要求14所述的电子电路，其中所述磁性锁存器包含 磁性隧道结(MTJ)结构，其包含自由磁性层，其具有电压可选极性； 固定磁性层；及绝缘层，其位于所述自由磁性层与所述固定磁性层之间；选择电路，其耦合到所述MTJ结构，其中所述选择电路经配置以响应于输入保持信号与保存信号之间的组合关系而选择电压电平来施加到所述MTJ结构。
16.根据权利要求15所述的电子电路，其中所述磁性锁存器进一步包含输出电路，其用于测量所述MTJ结构的电阻，其中所述电阻确定所述磁性锁存器的所述状态。
17.根据权利要求14所述的电子电路，其中所述用以恢复的装置包含开关，其耦合到所述磁性锁存器及所述至少一个非磁性锁存器，所述开关经配置以响应于接收到恢复信号而将所述状态从所述磁性锁存器传送到所述至少一个非磁性锁存器。
18.根据权利要求14所述的电子电路，其进一步包含所述磁性锁存器的输入端子，其耦合到所述至少一个非磁性锁存器的从属锁存器；及所述磁性锁存器的输出端子，其耦合到所述开关，其中耦合到所述开关的所述至少一个非磁性锁存器为主控锁存器。
19.一种电子电路，其包含主控非磁性锁存器，其经配置以保持当前状态；及磁性锁存器，其耦合到所述主控非磁性锁存器及零个或零个以上从属非磁性锁存器， 所述磁性锁存器经配置以保持对应于所述当前状态的选定状态，其中所述磁性锁存器在从所述电子电路移除电力时保持所述选定状态且在对所述电子电路恢复所述电力时使用所述选定状态来恢复所述主控非磁性锁存器的所述当前状态。
20.根据权利要求19所述的电子电路，其中所述磁性锁存器包含 磁性隧道结(MTJ)结构，其包含自由磁性层，其具有电压可选极性； 固定磁性层；及绝缘层，其位于所述固定磁性层与所述自由磁性层之间；选择电路，其耦合到所述MTJ结构，所述选择电路经配置以响应于输入保持信号与保存信号之间的组合关系而选择电压电平来施加到所述MTJ结构。
21.根据权利要求20所述的电子电路，其中所述保存信号是异步地施加。
22.根据权利要求19所述的电子电路，其进一步包含恢复开关，其耦合到所述磁性锁存器及所述主控非磁性锁存器，其中所述恢复开关经配置以响应于接收到恢复信号而将所述选定状态从所述磁性锁存器传送到所述主控非磁性锁存器。
23.根据权利要求19所述的电子电路，其进一步包含输入多路复用器，其经配置以在所述电子电路的数据路径与扫描启用路径之间进行选择；及输出电路，其耦合到所述零个或零个以上从属非磁性锁存器或所述磁性锁存器中的一者，其中所述输出电路产生对应于所述当前状态及所述当前状态的互补状态中的一者或一者以上的输出。
24.根据权利要求19所述的电子电路，其进一步包含零个或零个以上从属非磁性锁存器，其耦合到所述主控非磁性锁存器且经配置以保持所述当前状态。
全文摘要
电子电路使用锁存器，所述锁存器包括磁性隧道结(MTJ)结构及经布置以在所述MTJ结构中产生选择性状态的逻辑电路。因为所述选择性状态是以磁性方式维持，所以即使在从电子装置移除电力的情况下也可维持所述锁存器或电子电路的所述状态。
文档编号G11C11/00GK102227777SQ200980147665
公开日2011年10月26日 申请日期2009年12月3日 优先权日2008年12月4日
发明者刘·G·蔡-奥安 申请人:高通股份有限公司