专利名称：用于读出放大器的可数字控制延迟的制作方法
技术领域：
本发明大体上涉及读取存储于随机存取存储器(RAM)装置中的数据。
背景技术：
读出放大器用以读取存储于例如磁性随机存取存储器(MRAM)装置的基于电阻的存储器装置中的数据。通常，在MRAM装置中，第一模拟放大器放大选定MRAM单元的输出值， 且第二模拟放大器放大参考单元的输出。读出放大器比较所接收的输出值。取决于MRAM 单元的相对于参考单元的输出的输出，读出放大器确定MRAM单元的输出应读取为高值还是低值，并分别产生能够由数字逻辑电路读取的高输出或低输出。从起始MRAM单元的读取操作的时间到所述值可由数字读出放大器准确地读取的时间通常存在延迟。当起始读取操作时，读取选定MRAM单元及参考单元的模拟放大器产生类似输出，所述输出在短延迟之后发散，从而指示MRAM单元的输出应确定为高电平输出还是低电平输出。当数字读出放大器在起始读取操作之后过早地比较输出时，选定MRAM单元的输出及参考输出可能尚未经充分发散，从而不能实现选定存储器单元中表示的数据值的准确读取。另一方面，比适于允许模拟放大器的输出发散长地延迟数字读出放大器处的比较会减慢存储器装置的性能。
发明内容
在特定实施例中，揭示一种用于在读取数据时应用受控延迟的电路。所述电路包括读出放大器，所述读出放大器具有第一输入、第二输入及启用输入。还提供耦合到基于磁阻的存储器单元的输出的第一放大器及耦合到所述单元的参考输出的第二放大器。所述电路进一步包括耦合到追踪电路单元的可数字控制放大器。所述追踪电路单元包括类似于所述基于磁阻的存储器的所述单元的至少一个元件。所述读出放大器的第一输入耦合到所述第一放大器，所述读出放大器的第二输入耦合到所述第二放大器，且所述启用输入经由逻辑电路耦合到所述第三可数字控制放大器。一旦所述读出放大器经由逻辑电路从可数字控制放大器接收启用信号，随即所述读出放大器可基于从基于磁阻的存储器单元的输出及参考单元接收的经放大值而产生输出值。在另一特定实施例中，揭示一种包括追踪单元的设备。所述追踪单元包括安置于磁性随机存取存储器(MRAM)阵列中的MRAM单元，其中所述MRAM阵列包括多个MRAM单元。 追踪放大器包括模拟放大器，所述模拟放大器经配置以接收所述追踪单元的输出。可控制延迟电路经配置以接收数字控制信号，从而基于所述接收的数字控制信号控制所述追踪放大器的输出的时序。在又一实施例中，揭示一种用于控制启用信号的时序的方法，所述启用信号是用以起始读取磁性随机存取存储器(MRAM)装置中的数据值。包括多个存储器单元电路的 MRAM装置经配置以包括至少一个MRAM追踪单元电路。所述追踪电路包括至少一个MRAM追踪单元。所述MRAM追踪单元经配置以响应于接收到在所述MRAM装置处施加的读取信号而产生MRAM追踪单元输出。所述追踪电路还包括所述MRAM装置中的追踪放大器以响应所述 MRAM追踪单元输出。基于所述MRAM追踪单元输出，所述追踪放大器在选择性延迟之后产生用以起始所述启用信号的追踪信号。由本文中所揭示的实施例提供的一个特定优点使得在从基于磁阻的存储器单元读取数据时能够强加可控延迟，从而使得在不强加不必要长的读取延迟的情况下能够准确地读取所述数据。通过本文中所揭示的实施例提供的另一特定优点为通过包括待编程以使 MRAM装置能够实现可接受错误率而无关于过程变化的可控制延迟装置而实现的MRAM装置的改进的合格率。在审阅完整个申请案之后，本发明的其它方面、优点及特征将变得显而易见，整个申请案包括以下章节“
”、“具体实施方式
”及“权利要求书”。
图1为对读出放大器应用可数字控制延迟的系统的特定说明性实施例的框图；图2为表示读取存储有高值及低值的存储器单元单元的输出的模拟放大器的特定说明性实施例的输出电平的图表，其中读出放大器经启用以在不同时间读取存储器单元的输出；图3为经配置以选择性延迟读取数据值的启用信号的产生的存储器装置的特定说明性实施例的示意图；图4为描绘在激活字线信号后在各种示范性可选择延迟之后所读取的读出放大器数据输入的一对图表；及图5为控制产生经配置以起始从MRAM装置读取值的启用信号的追踪信号时的延迟的特定说明性实施例的流程图。
具体实施例方式图1为具有针对读出放大器的可数字控制延迟的大概标示为100的系统的特定说明性实施例的框图。所述系统100包括基于磁阻的存储器装置，例如磁性随机存取存储器 (MRAM)阵列110。系统100进一步包括模拟放大器132至136、逻辑电路150及读出放大器160。读出放大器160的输出180呈现从MRAM阵列110中的单元(例如选定存储器单元 112)读取输出的所存储值。在特定说明性实施例中，MRAM阵列110包括多个存储器单元、参考单元及追踪电路单元。为了说明，MRAM阵列110经描绘为具有单一选定存储器单元112、一参考单元114 及一个或一个以上追踪电路单元116。在特定实施例中，选定存储器单元112及追踪电路单元116各自包括无源元件及有源元件。选定存储器单元112及追踪电路单元116 (例如)包括包括磁性隧道结(MTJ)元件120的无源元件，及包括存取晶体管128的有源元件。MTJ 元件120包括自由层122、隧道势垒IM及固定层126，其操作在下文中参看图3进一步描述。当字线118呈现使得特定行中的MRAM单元变为可存取的适当信号时，使得存储于选定存储器单元112及参考单元114处的值分别可用于包括数据放大器132的第一放大器及包括参考放大器134的第二放大器。通过配置MTJ单元或其它基于磁阻的存储器单元以具有高电阻或低电阻从而分别表示高数据位值或低数据位值，将值存储于MTJ单元或其它基于磁阻的存储器单元中。 当电流施加于单元时，经配置以具有高电阻值的单元与经配置以具有低电阻值的单元相比较将呈现更高输出电压。例如读出放大器160的读出放大器读取由所述单元产生的电压， 从而与由具有已知电阻电平的参考单元产生的电压进行比较。通常，参考单元的电阻值为高电阻值与低电阻值的平均值。因此，当电流施加于数据单元及参考单元时，如果数据单元的电压输出高于参考单元的电压输出，则数据单元视为表示高数据值。另一方面，如果电流施加于数据单元及参考单元且数据单元的电压输出低于参考单元的电压输出，则数据单元视为表示低数据值。通过比较单元的输出与存储器单元的输出，确定每一单元经配置为哪一电阻值，且因此确定哪些数据值存储于单元处。当电流施加于选定存储器单元112及参考单元114时，数据放大器132及参考放大器134分别放大选定存储器单元112及参考单元114的输出值。通过数据放大器132及参考放大器134产生的所放大值呈现于读出放大器160。读出放大器160包括第一输入及第二输入，其在图1所示的实施例中包括数据输入162及参考输入164以及启用输入166。在特定实施例中，读出放大器160在输出180处产生信号，从而基于比较分别在数据输入162及参考输入164处接收的由数据放大器132及参考放大器134所产生的经放大值来指示选定存储器单元112存储高值还是低值。举例来说，当由数据放大器132及参考放大器134产生的经放大值发散至少阈值量且由数据放大器132产生的值大于由参考放大器134产生的值时，选定存储器单元112经确定为表示或存储高数据值。另一方面，当由数据放大器132及参考放大器134产生的经放大值发散至少所述阈值量且由数据放大器132 产生的值小于由参考放大器134产生的值时，选定存储器单元112经确定为表示或存储低数据值。当读出放大器160在读出放大器160的启用输入166处接收到启用信号152时， 由读出放大器160进行的比较的结果呈现为输出180。读出放大器160确定由数据放大器132及参考放大器134产生的经放大值是否发散阈值量可随着读出放大器160比较由数据放大器132及参考放大器134产生的经放大值的时间而变。如果读出放大器160过早地比较由数据放大器132及参考放大器134产生的数据值，则所述值可能尚未经充分发散而不能确定数据值应分类为高值还是低值。数据放大器132及参考放大器134的输出应被准许足以准许信号发散时间的延迟，所述时间足以实现在读出放大器160执行比较以确定由选定存储器单元112呈现哪一值之前输出值的充分发散。另一方面，如果所准许的延迟长于数据放大器132及参考放大器134的输出发散所花费的时间，则所允许的所得存储器存取时间可能过长，且因此系统100的速度性能可能被不必要地降低。参看图2来进一步描述此行为。第三放大器包括可数字控制追踪放大器136，其为可编程的以经由启用信号152 调整读出放大器160的延迟。可数字控制追踪放大器136接收追踪电路单元116的输出值或多个追踪电路单元116的输出的平均值。在特定实施例中，可数字控制追踪放大器 136(与数据放大器132及参考放大器134—样)为MRAM装置内的所制造组件。所制造组件可能由于批次之间的装置的制造变化或归因于设计估计的变化而具有不同时间响应。使用如下文中进一步描述的追踪电路单元116，可数字控制追踪放大器136的响应性可经确定以允许足够时间使经放大的数据值被读出放大器160可靠地读取。在特定实施例中，追踪电路单元116经设计以复制选定存储器单元112及参考单元114以追踪或大体上复制选定存储器单元112及参考单元114的性能。一旦确定可数字控制追踪放大器136的时间响应(其也可反映数据放大器132及参考放大器134的时间响应)，随即可设定数字控制信号138，以控制由可数字控制追踪放大器136产生的追踪信号140的时序。追踪信号140由逻辑电路150放大，所述逻辑电路 150可包括(例如)一对反相器，所述对反相器串联连接、可操作以产生处于可操作以控制数字输入的电平的启用信号152。启用信号152由读出放大器160的启用输入166接收。 因此，当启用信号152达到启用电平时，在允许由数据放大器132及参考放大器134产生的经放大数据值逼近稳定值的已知延迟之后，读出放大器160在输出180处产生反映存储于选定存储器单元112中的数据值的信号。已知延迟可包括与可数字控制追踪放大器136的通过数字控制信号138设定的延迟组合的逻辑电路150传播延迟的组合。为了说明确定读出放大器160比较由数据放大器132及参考放大器134产生的经放大值的时间的延迟的结果，图2描绘表示读取存储有高值及低值的存储器单元的输出的模拟放大器的特定说明性实施例的输出电平的图表，其中读出放大器经启用以在不同时间读取存储器单元的输出。在图2的实例中，所存储数据值相对于存储于参考单元中的低值为高值。图表200 展示到例如图1的读出放大器160的读出放大器的字线信号210及数据输入信号220的值。 数据输入信号220表示由例如数据放大器132 (图1)及参考放大器134的放大器产生的随时间的经放大值。所展示的时间间隔从、230、到、232、到、234直到t3 236变动。在一项特定实施例中，从、230到、232，数据输入信号220等于参考值236，所述参考值236 表示高值与低值的平均值。在时间、232，当起始字线信号210而读取选定存储器单元时， 例如，数据输入信号220开始改变。当选定存储器单元的所表示值(如先前所描述，如响应于所施加的电流通过其电阻所确定的值)为高值时，数据输入信号220朝向较高电压值222 增大。相反，当选定存储器单元112的所表示值为低值时，数据输入信号220朝向较低电压值2M减小。取决于读出放大器160经启用以响应于第一控制信号(CSl)还是响应于后续第二控制信号(CS2)比较经放大值，读出放大器160对于所存储的数据值在输出180处可产生不同值。举例来说，在时间、232，字线信号210转变成高值，从而使得读取由选定存储器单元112表示的数据值。由于字线信号210在时间、232改变成高值，使得由选定存储器单元112及参考单元114表示的值为可存取的并耦合到模拟放大器132及134。取决于由选定存储器单元112表示的值，数据输入信号220表示的经放大值开始朝向高值222或低值2M改变。到t2 234时为止，当选定存储器单元112表示高数据值时，数据输入信号220从参考值236发散Aesi_High 242的分离量(s印aration)。当选定存储器单元112表示低数据值时，数据输入信号220从参考值236发散Δ244的分离量。为了此实例的目的，假设 Δ csl_High 242及Acs1_l。w 244的分离量属于过小而不能由例如图1的读出放大器160的读出放大器可靠地读取的不定范围。因此，如果使用、234处的启用输入与CSl 260作为读出放大器160的启用输入，则高值可能被错误地读取为低值，而低值可能被错误地读取为高值。相反，到t3 236时为止，当由选定存储器单元112表示高数据值时，数据输入信号 220从参考值236发散Aes2_High 252的分离量，其为了实例目的而假设为超出使读出放大器160能够将数据输入信号220可靠地读取为高值的分离量。类似地，到t3 236时为止，当由选定存储器单元112表示低数据值时，数据输入信号220从参考值236发散△ 2 的分离量，其为了实例的目的而假设为超出使读出放大器160能够将数据输入信号220可靠地读取为低值的分离量。因此，如果使用、234处的启用输入与CS2 280作为读出放大器 160的启用输入，则读出放大器160将能够准确地读取数据输入信号为低值还是高值。如图2中所说明，如果在数据值可达到恰当程度的分离量之前启用读出放大器 160，则数据值可能被错读。如果在较迟时间启用读出放大器，则数据值可达到较大程度的分离量，且读出放大器160将能够更可靠地读取数据值；然而，如果在启用读出放大器160 之前允许经过过长时间，则将牺牲时间性能。所揭示的特定实施例使用追踪电路单元116 来确定包括其存储器单元及放大器的存储器装置的响应性，从而确定可能可靠地读取数据值的时间。接着，可数字控制追踪放大器136可使用数字控制信号138来配置以设定启用信号施加于读出放大器160的时间，从而平衡可靠度与时间性能。图3为经配置以选择性延迟读取数据值的启用信号的产生的存储器装置300的特定说明性实施例的示意图。存储器装置300包括:MRAM阵列310、数据放大器320、参考放大器330、可数字控制追踪放大器340、逻辑电路360，及经配置以产生数据信号390的读出放大器380。如同在图1的框图的状况下，虽然此系统可包括多个数据单元、参考单元、追踪单元、放大器及其它装置，但为了实例，仅展示并描述单一选定数据单元312、单一参考单元 314、单一追踪单元316、单一数据放大器320、单一参考放大器330、单一可数字控制追踪放大器340、单一逻辑电路360及单一读出放大器380。如同在图1的系统100中，启用信号 370使得在读出放大器380处将数据值与参考信号比较以产生数据信号390。启用信号370 基于由可数字控制追踪放大器340产生的追踪信号342由逻辑电路360产生。因此，由于施加于可控制延迟电路344的数字控制信号346，启用信号370的时序可由可数字控制追踪放大器340来指导。数据放大器320及参考放大器330各自包括耦合到箝位晶体管及选择晶体管的例如P沟道金属氧化物半导体(PM0Q晶体管的负载装置。箝位电压V。lamp 3 施加于箝位晶体管的控制端子以限制通过数据放大器320的读取电流I,eadl 338及通过参考放大器330 的读取电流IMad2 339。单元选择信号322施加于例如多路复用器的晶体管的选择晶体管的控制端子，以选择性地将选定数据单元312耦合到数据放大器320并将参考单元314耦合到参考放大器330。选定数据单元312包括耦合到存取晶体管的磁性隧道结(MTJ)元件。MTJ元件根据电阻来存储数据值，所述电阻因MTJ的自由层具有处于与MTJ的固定层平行或反向平行定向的磁矩而由MTJ元件显现。为了说明的目的，MTJ元件表示为可表示逻辑高值或逻辑低值的电阻器(Rmtj)。通过经由将适当选择信号322施加于数据放大器320的选择晶体管而将数据放大器320耦合到选定数据单元312且通过经由字线(WL) 314处的适当信号将选定数据单元 312的存取晶体管接通而执行数据读取操作。选定数据单元312的MTJ元件的电阻以读取电流Ireadl 338来反映，所述读取电流Ireadl 338从供应电压(Vdd)通过负载装置、箝位晶体管、选择晶体管、MTJ元件及存取晶体管流动到接地。箝位电压Velamp 3M施加于箝位晶体管的控制端子，以限制读取电流Iradl 338从而不干扰存储于选定数据单元312处的数据值。
数据放大器320中的负载装置耦合到箝位晶体管的节点处的电压由数据放大器 320输出作为数据信号326。例如在图2的220处所描绘，随着读取操作开始且可稳定于基于存储于选定数据单元312处的数据值的最终值，数据信号3 可具有初始值。稳定于最终值所需要的时间量可取决于箝位晶体管的强度而变，且数据信号3 还可受例如过程变化及热噪声的因素影响。如先前所描述，在使得存储于选定数据单元312及参考单元316中的值为可存取的时间与值达到准确地指示由选定数据单元312表示的数据值的分离量电平的时间之间存在延迟。由导线及晶体管的配置产生的电容性充电与电感效应及电阻性效应延迟又引起追踪信号342与启用信号370的逻辑电压电平转变的延迟。如果系统300的设计及制造在追踪信号342的转变产生之前提供准确地读取所存储数据值的足够分离量，则可确定在使读出放大器380能够可靠地读取数据值之前不需要额外延迟。然而，在准许额外分离量的另一延迟适当的情况下，数字控制信号346可使可控制延迟电路344着手使可数字控制追踪放大器340延迟呈现起始启用信号370的追踪信号342。在一项特定实施例中，可控制延迟电路344包括包括多个箝位晶体管34 至 344d的箝位电路；及一个一直接通的箝位晶体管345，所述箝位晶体管345具有共同耦合的源极及共同耦合的漏极。数字控制信号346包括一系列位，所述位经配置以选择性地激活多个箝位晶体管34 至344d中的选定晶体管的栅极。为了视觉简单，假设数字控制信号包括多位总线，其经配置以将一位控制信号选择性地施加于可控制延迟电路344的多个箝位晶体管34 至344d中的每一者的栅极。在存储器装置300的物理实施方案中，可包括外部引脚以接收数字控制信号；344的所述位中的每一者，或多个引脚可接收可经去耦以表示数字控制信号344的多个组合中的每一者的值。或者，当无外部引脚提供于存储器装置 300上以接收数字控制信号344时，数字控制信号344的位可通过控制存储器装置的配置及使用而连接到可选择的其它已知位值。如在展示于图3中的特定实施例中所展示，多个箝位晶体管34 至344d及箝位晶体管345在等效于接收Velamp 324的箝位晶体管插入于数据放大器320与参考放大器330 中所在的点的点处并联地插入于可数字控制追踪放大器340中。箝位晶体管34 至344d 及345可各自经设计以大体上类似于数据放大器320及参考放大器330的箝位晶体管。在激活字线WL 314之后，选择性地启用箝位晶体管34 至344d中的多个晶体管更改了在产生追踪信号342的足以在到逻辑电路360的输入处经辨识的电压改变时的延迟。例如通过施加为“0000”的数字控制信号346断开所有箝位晶体管34 至344d 导致可控制延迟电路344的配置中的最短可编程延迟。结果，追踪信号342的电压转变将在来自可控制延迟电路344的最小可能延迟之后或在施加字线WL 314处的读取信号的时间之后产生。因此，如果确定来自可控制延迟电路344的最小延迟或无额外延迟为适当的， 则为“0000”的数字控制信号346可施加于可控制延迟电路。或者，如果确定应插入另一延迟以允许数据放大器320及参考放大器330的输出达到稳定且充分发散的电平，则施加于可控制延迟电路344的数字控制信号346可经调整以提供所述另一延迟。举例来说，通过激活所有多个箝位晶体管34 至344d，(例如)通过施加为“1111”的数字控制信号，产生追踪信号342的电压转变之前的来自可控制延迟电路344的最长可能延迟。相应地，向数字控制信号346施加四位码的其它排列可导致具有不同延迟的可选择范围。通过增大或减小包括于可控制延迟电路344中的晶体管的数目可使得可选择延迟的另一范围可用。Itrack 348可超出改变追踪单元316处的数据值所需要的临界电流。然而，追踪单元316处的数据值可设定为低值，使得如果Iteaek 348超出临界电流，则逻辑低值将在不损害追踪电路的操作的情况下写入到追踪单元316。在特定实施例中，可控制延迟电路344包括预充电电路350。预充电电路350使可控制延迟电路344的输出能够预充电到预定电平(例如，接地或逻辑低值)。在所说明实施例中，施加于预充电电路342的高控制值将负载PMOS的栅极去耦且将追踪信号342保持于接地。当施加于预充电电路的控制值转变成低值时，负载PMOS以二极管连接的配置重新耦合，且从接地释放追踪信号342。因为追踪单元316存储低值，所以追踪信号342的电压电平将以受经激活的箝位晶体管34 至344d的数目影响的速率从逻辑低值增大到逻辑高值，其可经检测为到逻辑电路360的输入处的低至高的转变。一旦确定装置或装置群组的分离量特性，随即可设定数字控制信号346，以控制向读出放大器380施加启用信号370的时序。如先前所描述，以下情形为所要的应用延迟 (如果需要)以允许数据放大器320的数据信号3 输出及参考放大器330的参考信号336 输出达到使读出放大器380准确地读取表示于选定数据单元312中的所存储数据值的分离量。因此，数字控制信号346应经设定以允许所存储数据值的准确读取。另一方面，数字控制信号346应经设定以便不会过度减慢存储器检索过程。已知所存储值的经验分析可用以选择适当数字控制信号346。举例来说，在选择适当数字控制信号346时，数字控制信号346可经初始设定以在产生追踪信号342的逻辑转变时应用最大可能延迟。可接着通过应用代码作为数字控制信号346而测试存储器装置300，直到读取到超出选定错误率的错误数据值为止，所述代码导致连续较短的延迟。在此点上，作为数字控制信号346应用的代码可接着经改变以使所应用延迟增大一预期将数据读取错误的数目减少到可接受错误率以下的选定量。可接受错误率可低达零(0)个错误，或可准许所规定数目个数据读取错误。通过包括可控制延迟电路344，可改进存储器装置300的制造合格率。在不包括延迟装置或包括不可调整的延迟装置的存储器装置中，读取数据值的所得错误率可达到或超出存储器装置(除包括于特定制造批次中的多个存储器装置外)中可能必须丢弃的阈值量。与不包括延迟装置或包括不可调整的延迟装置的存储器装置相反，本文中所揭示的存储器装置300的实施例可使得能够在延迟存储器单元的读取时进行调整，使得存储器装置显现在可容许水平内的错误率。一旦产生追踪信号342，随即将追踪信号342施加于逻辑电路360，所述逻辑电路 360在一个特定实施例中包括串联连接以放大由追踪信号342供应的高数据值或低数据值的第一反相器362及第二反相器364。当追踪信号342达到足够高的电压以被辨识为逻辑高输入信号时，第一反相器362将追踪信号342反相且从逻辑高输出转变成逻辑低输出。第二反相器364接收第一反相器362的输出，其在此状况下将追踪信号342重新反相成其原始逻辑值且处于可由另一数字装置使用的电压电平。因此，逻辑电路360的输出向读出放大器380提供追踪信号342的正确数字电平版本作为启用信号370。逻辑电路360在将追踪信号342转换为启用信号370时可强加传播延迟。在设定数字控制信号346时可考虑逻辑电路360的此传播延迟，因为传播延迟将添加到由可控制延迟电路344强加的延迟。图4为描绘在激活字线信号后在各种示范性可选择延迟周期之后所读取的读出放大器数据输入的一对图表。确切地说，图4展示一表示(例如)由可控制延迟电路344 选择性延迟的启用信号如何影响例如图3的读出放大器380的读出放大器接收到的输入 (且因此影响读出放大器的数据输出)的图表400。为易于说明，假设将向读出放大器呈现来自存储高值的数据单元及存储低值的参考单元的输入，因此读出放大器的所要输出为高值。为从读出放大器发出高值输出，如先前参看图2所描述，输入必须在数据值与参考值之间发散或分离至少阈值量。图表400说明为易于说明已经简化的一般行为，且可能未必按比例展示或以其它方式解释为限制本发明的范围。图表400相对于对应独立水平轴404上的时间在对应相依的垂直轴402上绘制电压。图表400展示V。n阈值电平406，所述V。n阈值电平406展示(例如)启用输入将被成功触发时的阈值，或第一数字反相器输入达到足够高的电平从而使得其输出下降到低电平 (且又如在图3的逻辑电路360中所展示，使得接收第一数字反相器的输出的第二数字反相器使其输出上升到高数字电平电压值)时的阈值。图表400还展示多个触发信号，其包括字线(WL)信号420 ；及到读出放大器的多个经延迟的启用信号，所述多个经延迟的启用信号包括可根据如参看图3描述的特定实施例产生的表示示范性经延迟的启用信号的最小延迟启用信号422、中间延迟启用信号似4及最大延迟启用信号426。多个经延迟的启用信号422至似6可表示追踪信号342，其中图表400用以评估适当启用信号的选择，而无关于由逻辑电路360添加的延迟，或替代地并入有由逻辑电路360添加的延迟。举例来说，最小延迟启用信号422可表示，在多个箝位晶体管34 至344d中的每一者用为“0000”的数字控制信号346断开时施加启用信号所得的延迟。中间延迟似4可表示，当(例如)多个箝位晶体管34 至344d的一半(例如)通过使用为“1100”、“0011” 的数字控制代码346或四位代码的类似排列被激活时所得的延迟。最大延迟似6可表示， 当所有多个箝位晶体管；34如至344d(例如)通过使用为“1111”的数字控制代码被激活时所得的延迟。图表400展示可变时间处的SA_in输入412的状态，以说明能够可选择地或可控制地延迟到读出放大器的启用信号的优点。在、430，WL信号420开始转变成高或作用电平，所述高或作用电平如参看图3所描述开始使存储于选定存储器单元中的数据值变为可存取的。在、431，WL信号420达到一电平，其中信号针对由SA_in 412呈现给读出放大器的值已开始经由存储器单元及模拟放大器传播从而开始发散或分离。在t2 432，WL信号420达到V。n阈值406。在t2 432，SA_in信号412已发散少许。 因此，倘若达到高电平的WL信号420用以启用读出放大器，则读出放大器可能错误地读取所表示的值，且错误地产生错误的数据输出。在、430，在WL信号420转变成高电平的情况下，经延迟的启用信号422、似4及 426开始转变成高电平值。最小延迟信号422在t3 433达到V。n阈值406，其中SA_in 412 的分离量为Amin 452。中间延迟信号似4在、434达到V。n阈值406，其中SA_in 412的分离量为Amed 454。最大延迟信号似6在t5 435达到V。n阈值406，其中SA_in 412的分离量为456。在经延迟的启用信号中的每一者达到V。n 406时评估SA_in 412的分离量，可确定经延迟的启用信号及对应数字延迟信号的哪一选择提供读取准确度与存储器读取延迟之间的适当平衡。较长延迟通常导致较大分离量，但可选择准确度与速度之间的任何所要折衷。图5为控制产生追踪信号时的延迟的特定说明性实施例的流程图500，所述追踪信号经配置以起始启用信号以从MRAM装置读取若干值。在502处，MRAM装置经配置以包括多个存储器单元及一追踪电路，所述追踪电路包括MRAM追踪单元及可数字控制追踪放大器。在504处，至少一个MRAM追踪单元经配置以响应于施加于MRAM装置的读取信号而产生MRAM追踪单元输出。在506处，可数字控制放大器经配置以响应于MRAM单元追踪输出而产生追踪信号，并在产生追踪信号时应用选择性延迟。根据图5的方法的特定实施例，追踪信号可耦合到读出放大器的启用输入，所述读出放大器经配置以从MRAM装置的多个存储器电路读取数据值。所述追踪信号可经由逻辑电路耦合到读出放大器的启用输入，所述逻辑电路经配置以产生对应于追踪信号的电平的数字信号电压。根据其它特定实施例，基于追踪电路的响应响应于读取信号而确定产生追踪信号时的选择性延迟，其中追踪电路的响应被视为代表MRAM装置的存储器单元电路的响应。可数字控制放大器可接收数字控制信号，其经配置以控制由可数字控制追踪放大器应用的选择性延迟。在一项实施例中，可数字控制追踪放大器可包括箝位电路，所述箝位电路使得追踪电路响应于数字控制信号而应用选择性延迟。又，在另一特定实施例中，追踪电路可包括多个MRAM追踪单元。MRAM追踪单元中的每一者呈现个别MRAM追踪单元输出。 多个MRAM追踪单元中的每一者的个别MRAM追踪单元输出经平均，以产生由可数字控制追踪放大器接收的MRAM追踪单元输出。所属领域的技术人员将进一步了解，结合本文中所揭示的实施例而描述的各种说明性逻辑块、配置、模块、电路及算法步骤可实施为电子硬件、计算机软件或两者的组合。为了清楚地说明硬件与软件的此可互换性，各种说明性组件、块、配置、模块、电路及步骤已在上文大体上按其功能性进行了描述。将此功能性实施为硬件还是软件取决于特定应用及强加于整个系统上的设计约束。所属领域的技术人员可针对每一特定应用以变化的方式实施所描述的功能性，但所述实施例决策不应被解释为导致偏离本发明的范围。结合本文中所揭示的实施例而描述的方法或算法的步骤可直接具体化于硬件、由处理器执行的软件模块或两者的组合中。软件模块可驻留于以下各项中随机存取存储器 (RAM)、快闪存储器、只读存储器(ROM)、可编程只读存储器(PR0M)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、寄存器、硬盘、可装卸盘、压缩光盘只读存储器(CD-ROM)或此项技术中已知的任何其它形式的存储媒体。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息，并向存储媒体写入信息。在替代例中，存储媒体可与处理器成一体式。处理器及存储媒体可驻留于专用集成电路(ASIC)中。ASIC可驻留于计算装置或用户终端中。在替代例中，处理器及存储媒体可作为离散组件驻留于计算装置或用户终端中。提供所揭示实施例的先前描述以使得所属领域的技术人员能够制造或使用所揭示实施例。对于所属领域的技术人员来说，对这些实施例的各种修改将为显而易见的，且可在不偏离本发明的范围的情况下将本文中所定义的原理应用于其它实施例。因此，本发明并不意在限于本文中所展示的实施例，而是应符合与如所附权利要求书所定义的原理及新颖特征一致的可能最广范围。
权利要求
1.一种用于与基于磁阻的存储器一起使用的电路，所述电路包含读出放大器，其具有第一输入、第二输入及启用输入；第一放大器，其耦合到所述基于磁阻的存储器的单元的输出；第二放大器，其耦合到所述单元的所述输出的参考；以及第三可数字控制放大器，其耦合到追踪电路单元，所述追踪电路单元包括类似于所述基于磁阻的存储器的所述单元的至少一个元件，其中所述第一输入耦合到所述第一放大器，所述第二输入耦合到所述第二放大器，且所述启用输入经由逻辑电路耦合到所述第三可数字控制放大器。
2.根据权利要求1所述的电路，其中所述追踪电路单元包括至少一个无源组件及至少一个有源组件，所述至少一个无源组件及所述至少一个有源组件对应于所述基于磁阻的存储器中的操作单元中所包括的无源组件及有源组件。
3.根据权利要求1所述的电路，其中所述追踪电路单元包括遍布所述基于磁阻的存储器安置的多个追踪单元。
4.根据权利要求1所述的电路，其中所述第三可数字控制放大器包括耦合到所述第一放大器的所述启用输入的可控制延迟电路。
5.根据权利要求4所述的电路，其进一步包含逻辑电路，所述逻辑电路经配置以接收所述可控制延迟电路的输出，且向所述读出放大器的所述启用输入提供经延迟的启用信号。
6.根据权利要求4所述的电路，其中在所述可控制延迟电路处引入的延迟为可选择的以平衡信号发散时间与存储器存取时间。
7.根据权利要求1所述的电路，其中所述第三可数字控制放大器包含预充电电路，所述预充电电路经配置以设定所述可控制延迟电路的输出电压电平。
8.一种设备，其包含追踪单元，其包括安置于磁性随机存取存储器(MRAM)阵列中的MRAM单元，所述MRAM 阵列包括多个MRAM单元；追踪放大器，其包括模拟放大器，所述模拟放大器经配置以接收所述追踪单元的输出；以及可控制延迟电路，其经配置以接收数字控制信号，从而基于所述接收的数字控制信号来控制所述追踪放大器的输出的时序。
9.根据权利要求8所述的设备，其中所述追踪单元经配置以预充电到已知电压，从而建立所述追踪放大器的参考电压。
10.根据权利要求8所述的设备，其中所述数字控制信号是基于所述追踪放大器对所述追踪单元的所述输出的响应而选择的。
11.根据权利要求10所述的设备，其进一步包含耦合到所述追踪放大器且并不用于数据的存储的多个追踪单元，其中所述数字控制信号是基于所述多个追踪单元的平均响应而选择的。
12.根据权利要求8所述的设备，其中所述可控制延迟电路包括与所述追踪放大器操作性耦合的多个箝位晶体管，所述多个箝位晶体管中的每一箝位晶体管对所述数字控制信号中所包括的多个位中的一者进行响应以延迟所述追踪放大器的所述输出。
13.根据权利要求8所述的设备，其进一步包含逻辑电路，所述逻辑电路经配置以放大所述追踪放大器的所述输出，从而产生启用信号。
14.根据权利要求13所述的设备，其中所述逻辑电路包括第一信号反相器及第二信号反相器，其中所述第一信号反相器接收所述追踪放大器的所述输出，且所述第二信号反相器接收所述第一信号反相器的输出。
15.一种用于控制启用信号的时序的方法，所述启用信号用以起始磁性随机存取存储器(MRAM)装置中的数据值的读取，所述方法包含配置包括多个存储器单元电路的MRAM装置以包括追踪电路，所述追踪电路包括至少一个MRAM追踪单元，所述至少一个MRAM追踪单元经配置以响应于接收到在所述 MRAM装置处施加的读取信号而产生MRAM追踪单元输出；以及追踪放大器，其经配置以响应于所述MRAM单元追踪输出而产生追踪信号，且进一步经配置以在产生所述追踪信号时应用选择性延迟，借此使用所述追踪信号以起始启用信号。
16.根据权利要求15所述的方法，其进一步包含将所述追踪信号可操作地耦合到读出放大器的启用输入，所述读出放大器经配置以从所述MRAM装置的所述多个存储器单元电路读取数据值。
17.根据权利要求16所述的方法，其进一步包含经由逻辑电路将所述追踪信号可操作地耦合到所述读出放大器的所述启用输入，所述逻辑电路经配置以产生对应于所述追踪信号的电平的数字信号电压。
18.根据权利要求15所述的方法，其进一步包含基于所述追踪电路的响应响应于所述读取信号而确定产生所述追踪信号时的所述选择性延迟，其中所述追踪电路的所述响应被视为代表所述MRAM装置的所述存储器单元电路的响应。
19.根据权利要求15所述的方法，其中所述追踪放大器包括经配置以接收数字控制信号的可数字控制放大器，所述数字控制信号经配置以控制由所述可数字控制追踪放大器应用的所述选择性延迟。
20.根据权利要求19所述的方法，其中所述可数字控制放大器包括箝位电路，所述箝位电路经配置以使得所述追踪电路响应于所述数字控制信号而应用所述选择性延迟。
21.根据权利要求15所述的方法，其中所述追踪电路包括多个MRAM追踪单元，所述MRAM追踪单元中的每一者呈现个别MRAM 追踪单元输出；且所述多个MRAM追踪单元中的每一者的所述个别MRAM追踪单元输出经平均以产生由所述追踪放大器接收的所述MRAM追踪单元输出。
全文摘要
本发明揭示在读取磁性随机存取存储器(MRAM)装置时插入可选择延迟的电路、设备及方法。一种电路包括读出放大器(160)，其具有第一输入(162)、第二输入(164)及启用输入(166)；第一放大器(132)，其耦合到基于磁阻的存储器单元(112)的输出；第二放大器(134)，其耦合到所述单元的参考输出；及可数字控制放大器(136)，其耦合到类似于所述MRAM的所述单元的追踪电路单元(116)。所述读出放大器的所述第一输入耦合到所述第一放大器，所述读出放大器的所述第二输入耦合到所述第二放大器，且所述启用输入经由逻辑电路(150)耦合到所述第三可数字控制放大器。一旦所述读出放大器经由所述逻辑电路从所述可数字控制放大器接收到启用信号(152)，所述读出放大器随即可基于从所述基于磁阻的存储器单元的所述输出及参考单元接收的经放大值而产生输出值。
文档编号G11C11/16GK102227776SQ200980147666
公开日2011年10月26日 申请日期2009年12月7日 优先权日2008年12月8日
发明者朴东奎, 杨赛森, 穆罕默德·哈桑·索利曼·阿布-拉赫马, 钟成, 阿诺什·B·达维埃尔瓦拉 申请人:高通股份有限公司