具有数据线切换方案的存储器系统的制作方法

专利名称：具有数据线切换方案的存储器系统的制作方法
技术领域：
本发明涉及数据存储技术。
背景技术：
半导体存储器已更加普遍地用于各种电子设备中。例如，在蜂窝电话、数码相机、 个人数字助理、移动计算设备、非移动计算设备和其它设备中使用了非易失性半导体存储器。当半导体存储器用于消费电子设备时，消费者通常希望该半导体存储器的执行速度足够快，使得存储器不会减慢电子设备的运行。


图1是存储器系统的一个实施例的框图；图2是存储器单元的一个实施例的简化立体图；图3是示出可逆电阻切换元件的I-V特性的曲线图；图4A是示出三维存储器阵列的一个实施例的一部分的简化立体图；图4B是示出三维存储器阵列的一个实施例的一部分的简化立体图；图5示出三维存储器的一个实施例的一部分层；图6示出存储器阵列的一个实施例的逻辑图；图7示出存储器阵列中bay的一个实施例的逻辑图；图8是数据线和用于通过数据线将比特线连接至列控制电路的选择电路的一个实施例的示意图；图9是选择电路的一个实施例的示意图；图10是感测放大器电路的一个实施例的一部分的示意图；图11是复用器电路的一个实施例的示意图；图12是与图10-11的电路相关的时序图；图13是用于操作数据线和选择电路的方法的一个实施例的流程图；图14是与电容性放电编程操作相关的时序图；图15是数据线和用于通过数据线将比特线连接至列控制电路的一个实施例的示意图；图16是数据线和用于通过数据线将比特线连接至列控制电路的一个实施例的示意图。
具体实施例方式存储系统包括一层或多层非易失性存储单元，所述存储单元组成块。每个块包括用于选择性地将第一类阵列线的子集与相应的局部数据线耦合的第一选择电路的子集。每个块包括用于选择性地将相应局部数据线的子集与连接至控制电路的全局数据线耦合的第二选择电路的子集。为提高存储器操作的性能，第二选择电路能够彼此独立地改变其选择。例如，对多组非易失性存储单元的每一组中的第一非易失性存储单元并发执行存储器操作。关于每一组中的第一非易失性存储单元的存储器操作的结束是独立检测的。对于每一组，在独立检测到相应组的第一非易失性存储元件的存储器操作完成时，独立进行每一组的第二非易失性存储元件的存储器操作。公开了一种非易失性存储系统，该系统包括多个非易失性存储单元，信号驱动电路的集合，以及选择电路。该选择电路有选择地将非易失性存储单元的第一集合连接至信号驱动电路的集合，或者将非易失性存储元件的第二集合连接至信号驱动电路的集合。在一个实施例中，信号驱动电路的集合包括感测放大器，所述信号驱动电路的集合在选择电路将非易失性存储元件的第一集合连接至信号驱动电路的集合时，对于非易失性存储元件的第一集合开始编程操作。在对非易失性存储元件的第一集合开始编程操作之后且无需等待关于非易失性存储元件的第一集合的编程操作完成，选择电路可将非易失性存储元件的第一集合与信号驱动电路的集合断开，并且将非易失性存储元件的第二集合连接至所述信号驱动电路的集合。在选择电路将非易失性存储元件的第二集合连接至信号驱动电路的集合时，信号驱动电路的集合开始对非易失性存储元件的第二集合的编程操作，而无需等待关于非易失性存储元件的第一集合的编程操作完成。图1是示出存储器系统100的一个示例的框图，该存储器系统100能够实施本文所述技术。存储器系统100包括存储器阵列102，该存储器阵列可为二维或三维存储器单元阵列。在一个实施例中，存储器阵列102为单片式三维存储器阵列。存储器阵列102的阵列端线包括不同层的字线，其被组织成行；以及不同层的比特线，其被组织成列。但是，也可实现其它朝向。存储器系统100包括行控制电路120，该行控制电路120的输出108连接至存储器阵列102的相应字线。在本文中，连接可能为直接连接或者间接连接(即，经由一个或多个部件)。行控制电路120接收来自系统控制逻辑电路130的一组M个行地址信号以及一个或多个不同控制信号，并且通常可包括诸如行解码器122、阵列驱动器124、以及用于读取操作和编程操作两者的块选择电路126等电路。存储器系统100还包括列控制电路110，该列控制电路110的输入/输出106连接至存储器阵列102的相应比特线。列控制电路110接收来自系统控制逻辑130的一组N 个列地址信号以及一个或多个不同控制信号，并且通常可包括诸如列解码器112、驱动电路 114、块选择电路116以及感测放大器118等电路。在一个实施例中，感测放大器118向比特线提供信号并且感测比特线上的信号。在这里，可使用现有技术中已知的各种感测放大器
ο系统控制逻辑130接收来自控制器134的数据和命令，并且向控制器134提供输出数据。控制器134与主机通信。系统控制逻辑130可包括一个或多个状态机、寄存器和用于控制存储器系统100的操作的其它控制逻辑。在其它实施例中，由于系统控制逻辑130包括控制器的功能，因此系统控制逻辑130接收直接来自主机的数据和命令，并且向该主机提供输出数据。在一个实施例中，系统控制逻辑130、列控制电路110、行控制电路120和存储器阵列102形成于同一集成电路上。例如，系统控制逻辑130、列控制电路110和行控制电路120 可形成于衬底表面上，而存储器阵列102是形成在该衬底上方(因此在系统控制逻辑130、 列控制电路110和行控制电路120的上方)的单片式三维存储器阵列。在一些情况下，控制电路的一部分可与存储器阵列的一部分形成于相同的层上。在以下美国专利中具有与图 1所示实施例类似的适当实施例的更多信息美国专利6，879，505，美国专利7，286, 439，美国专利6，856，572和美国专利7，359，279，这些美国专利通过引用并入本文。控制器134与图1所示其它部件可位于同一衬底上或不同衬底上。控制器134、系统控制逻辑130、列控制电路110、列解码器112、驱动电路114、块选择电路116、感测放大器118、行控制电路120、 行解码器122、阵列驱动IM和/或块选择电路1 可单独地或以任何组合方式被看作是一个或多个控制电路。存储器阵列102包括多个存储器单元。在一个实施例中，每个存储器单元包括换向元件(例如二极管)和电阻元件。在一个示例性实现中，存储器单元可使得自身可被编程一次且被读取很多次。一个示例性存储器单元包括形成于上、下导体之间的交叉处的层立柱。在一个实施例中，该立柱包括与状态变化元件如反熔丝层串联连接的换向元件如二极管。当反熔丝层完好无损时，存储器单元在电学上是断路的。当反熔丝层被破坏时，存储器单元在电学上为与受破坏的反熔丝层的电阻串联的二极管。在美国专利6，034，882、美国专利6，525，953、美国专利6，952，043、美国专利6，420，215、美国专利6，951，780和美国专利7，081，377中具有存储器单元的示例。在另一实施例中，存储器单元是可重写的。例如，美国专利申请公布 No. 2006/0250836描述了一种可重写非易失性存储器单元，该存储器单元包括与可逆电阻切换单元串联耦合的二极管，该美国专利申请公布通过引用而整体结合于此。该可逆电阻切换元件包括其电阻可在两个或更多状态之间可逆切换的可逆电阻切换材料。例如，可逆电阻切换材料在制造后可处于初始高电阻状态，该初始高电阻状态在施加第一电压和/或电流后可切换到低电阻状态。施加第二电压和/或可将该可逆电阻切换材料返回至高电阻状态。或者，可逆电阻切换元件在制造后可处于初始低电阻状态，该初始低电阻状态在施加适当电压和/或电流后可切换到低电阻状态。一个电阻状态可代表二进制“0”，而另一电阻状态可代表二进制“1”。可使用多于两个数据/电阻状态，使得存储器单元存储两个或更多数据比特。在一个实施例中，从高电阻状态到低电阻状态的切换过程被称为设置(SET)操作。从低电阻状态到高电阻状态的切换过程被称为重置(RESET)操作。高电阻状态与二进制数据“0”相关，而低电阻状态与二进制数据“1”相关。在其它实施例中，设置和重置以及 /或者数据编码可能相反。在一些实施例中，首次设置电阻切换元件需要比标准电压更高的电压，并且被称为成型操作。图2是存储器单元150的一个示例的简化立体图，该存储器单元150包括位于第一导体166和第二导体168之间且串联耦合的可逆电阻切换元件162、换向元件164以及阻挡层165。可逆电阻切换单元162包括其电阻可在两个或更多状态之间可逆切换的可逆电阻切换材料170。在一些实施例中，可逆电阻切换材料170可由金属氧化物形成。可使用各种不同的金属氧化物。在一个示例中，使用氧化镍。在至少一个实施例中，通过使用选择性沉积工艺，可将氧化镍层用于可逆电阻切换材料中，但无需蚀刻该氧化镍层。例如，可逆电阻切换单元可通过采用例如电镀、无电沉积等等沉积工艺而形成，以有选择地仅将含镍层沉积在形成于衬底上的导电表面上。通过这种方式，仅对衬底上的导电表面进行图案化和/或蚀刻(在沉积含镍层之前)，而不用对含镍层进行图案化和/或蚀刻。在至少一个实施例中，可逆电阻切换材料170包括通过选择性地沉积镍并将镍层氧化而形成的至少一部分氧化镍层。例如，可使用无电沉积、电镀或类似选择性工艺来选择性沉积Ni、NixPy或另一类似形式的镍，然后将其氧化以形成氧化镍(例如，使用快速热氧化或另一氧化工艺)。在其它实施例中，可选择性沉积氧化镍自身。例如，可使用选择性沉积工艺将含Ni0-、Ni0x-或NiOxPy的层选择性沉积在换向元件上方，然后将其退火和/或氧化 (如果需要的话)。也可选择性沉积其它材料，并且在必要时然后将其退火和/或氧化，以形成可逆电阻切换材料用于存储元件中。例如，可通过诸如电镀来选择性沉积Nb、Ta、V、Al、Ti、Co、 镍钴合金等层，然后将其氧化以形成可逆电阻切换材料。另一可变电阻材料为掺杂V、Co、Ni、Pd、!^或胞的非晶硅，例如Rose等人的美国专利5，541, 869中有更完整的描述。Ignatiev等人在美国专利6，473，332中公开了另一种材料这些为 丐钛矿材料，如 Pr1-XCaxMnO3(PCMO)、La1-XCaxMnO3 (LCMO)、LaSrMnO3 (LSMO)或 GdBaCoxOy(GBCO)。该可变电阻材料的另一选择为碳聚合物膜，该碳聚合物膜包含例如混合到塑料聚合物中的炭黑微粒或石墨，如Jacobson等人在美国专利6，072，716中所述。另一示例是使用纳米碳管作为可逆电阻切换材料。Campbel 1等人在美国专利申请2003/00450 和美国专利申请2003/0047765中公开了另一种材料。该材料掺杂具有分子式Ajy的硫族化物玻璃，其中，A包括来自周期表中的 IIIA 族(B、Al、Ga、In、Ti)、IVA 族(C、Si、Ge、Sn、Pb)、VA 族(N、P、As、Sb、Bi)、或 VIIA 族(F、Cl、Br、I、At)的至少一个元素，其中B选自S、％和Te及以上混合物。掺杂剂选自贵金属和过渡金属，包括Ag、Au、Pt、Cu、Cd、Ir、Ru、Co、Cr、Mn或Ni。该硫族化物玻璃(无定形硫族化物，非晶态)形成于与运动金属离子的贮存器相邻的存储器单元中。一些其它固态电解质材料可代替硫族化物玻璃。其它可变电阻材料包括无定形碳、石墨和纳米碳管。 其它材料也可与本发明技术一起使用。在题为“Memory Cell That Employs A Selectively Deposited Reversible Resistance Switching Element and Methods of Forming The Same” 的美国专禾丨J申请公布2009/0001343中具有关于使用可逆电阻切换材料制造存储器单元的更多信息，该专利申请公布通过引用全部结合于此。在2008年12月19日提交的题为“Reverse Set With Current Limit for Non-Volatile Storage”的美国专利申请 12/339，313 中也具有其它信息，该专利申请通过引用全部并入本文。可逆电阻切换元件162包括电极172和174。电极172位于可逆电阻切换材料170 和导体168之间。在一个实施例中，电极172由钼制成。电极174位于可逆电阻切换材料 170与换向元件164之间。在一个实施例中，电极174由氮化钛制成且用作阻挡层。
换向元件164可为二极管，或者通过选择性限制横跨可逆电阻切换元件162的电压和/或流过该可逆电阻切换元件162的电流而呈现非欧姆传导的其它合适的换向元件。 这样，存储器单元150可用作二维或三维存储器阵列的一部分，并且可在不影响该阵列中其它存储器单元的状态的情况下，将数据写入存储器单元150或从存储器单元150中读取。 换向元件164可包括任何适当的二极管如垂直多晶p-n或p-i-n 二极管，可向上朝向，其中二极管的η区在ρ区上方；或者可向下朝向，二极管的ρ区在η区上方。在一些实施例中，换向元件164可以是由多晶半导体材料如多晶硅、多晶硅-锗合金、多晶锗或任何其它适当材料形成的二极管。例如，换向元件164可以是包括重掺杂 η+多晶硅区域182、在η+多晶硅区域182上方的轻掺杂或本征(非故意掺杂)多晶硅区域 180、以及在该本征区域180上方的重掺杂ρ+多晶硅区域186的二极管。在一些实施例中， 在η+多晶硅区域182上可形成薄的(例如数百埃或更小)锗和/或硅-锗合金层(未示出)(在使用硅-锗合金层时，大约有10%或更多的锗)，以防止和/或减少从η+多晶硅区域182到本征区域180的掺杂剂迁移，例如，如2005年12月9日提交的题为“DEPOSITED SEMICONDUCTOR STRUCTURE TO MINIMIZE N-TYPE DOPANT DIFFUSION AND METHOD OF MAKING”的美国专利申请公布2006/0087005中所述，该专利申请通过引用而全部并入本文。应当理解，η+区域和ρ+区域的位置可以颠倒。当换向元件164由沉积的硅(例如，非晶硅或多晶硅)制成时，一个实施例可包括形成于二极管上的硅化物层，以将沉积的硅置于低电阻状态。如题 为“Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide”的美国专利7，176，064中所述，硅化物形成材料诸如钛和/或钴在退火期间与沉积的硅反应以形成硅化物层，该美国专利通过引用而全部并入本文。硅化钛和硅化钴的点阵间距与硅的点阵间距相近，且显得这样的硅层在沉积的硅结晶时可用作相邻沉积硅的“结晶模板(crystallization template) ”或“种子”(例如， 硅化物层在退火期间增强硅二极管的晶体结构)，从而提供低电阻硅。对于硅-锗合金和/ 或锗二极管可实现类似结果。导体166和导体168包含任何适当的导电材料如钨、任何适当的金属、重掺杂半导体材料、导电硅、导电硅-锗化物、导电锗化物等等。在图2的实施例中，导体166和导体 168为轨道形，且沿不同方向延伸(例如基本上彼此垂直)。也可使用其它导体形状和/或构造。在一些实施例中，阻挡层、粘结层、抗反射涂层和/或类似物(未示出)可与导体166 和导体168 —起使用，以改善设备性能和/或有助于设备制造。尽管可逆电阻切换元件162在图2中被示为位于换向元件164上方，但是应当理解，在可替选实施例中，可逆电阻切换元件162可位于换向元件164下方。尽管图2示出了存储器单元的一个示例，但是本文所述技术不要求存储器单元的特定类型或结构。可使用很多不同类型的存储器单元。图3示出关于金属氧化物可逆电阻切换元件的一个示例性实施例的电压-电流曲线图。线250代表处于高电阻状态时的可逆电阻切换元件的I-V特征。线252代表处于低电阻状态时的可逆电阻切换元件的I-V特征。为确定可逆电阻切换元件所处的状态，施加一电压并测量所得电流。测得的电流较高(见线252)表示可逆电阻切换元件处于低电阻状态。测得的电流较低(见线250)表示可逆电阻切换元件处于高电阻状态。注意，可逆电阻切换元件的具有不同ι-ν特征的其它变型也可与本发明一起使用。在处于高电阻状态(见线250)时，如果存储器单元被施以电压Vset和足够的电流，则可逆电阻切换元件会被设置为低电阻状态。线2M示出施加Vset时的行为。电压会保持差不多恒定且电流会朝向Iset_limit增加。在某点处，可逆电阻切换元件会被设置且器件行为会基于线252。注意，可逆电阻切换元件被首次设置时，需要Vf (成型电压)来设置该器件。此后，可使用Vset。成型电压Vf可大于Vset。在处于低电阻状态(见线25 时，如果存储器单元被施以电压Vreset和足够的电流(Ireset)，则可逆电阻切换元件会被重置为高电阻状态。线256示出施加Vreset时的行为。在某点处，可逆电阻切换元件会被重置且器件行为会基于线250。在一个实施例中，Vset近似为5伏特，Vreset近似为3伏特，Iset_limit近似为 5uA，且Ireset电流可高达30uA。在一些实施例中，Vset可低于Vreset，不需要成型操作， 和/或设置或重置所需的时间可能不同。设置和重置可逆电阻切换材料的电阻的编程操作在现有技术中是已知的。已知有很多不同的电路实现，用于设置和重置可逆电阻切换材料的电阻，并且可与本文所述技术一起使用。在 2008 年 12 月 19 日申请的题为 “Reverse Set With Current Limit for Non-Volatile Storage”的美国专利申请12/339，313、美国专利申请2007/0072360和美国专利申请2007/0008785中具有设置和重置的示例，这些美国专利申请通过引用而全部并入本文。在一些实施例中，提供、控制和/或限制流过存储器单元的电流的电路可能远离存储器单元。该距离对于单片式三维存储器阵列可能成问题，在三维存储器阵列中，控制电路位于衬底表面上且存储器单元位于三维存储器阵列的上层(如上所述)上。由于该距离的原因，导电路径可能变得很长，这导致所述线的较大的电容。在一些情况下，在存储器单元被设置后，所述线上的电容性电荷会随后通过存储器单元消散，这可能引起额外电流流过可逆电阻切换元件。该额外电流可能致使可逆电阻切换元件设置于低电阻值而难以或无法重置该可逆电阻切换元件。所提出的一种方案是在设置操作期间将比特线和数据总线放电，使得在实现设置之后，不会有不希望有的电流在随后流过存储器单元。在该实施例中， 二极管在设置操作期间会被向前偏置，且Vset会作为脉冲(或其它形式)被施加至存储器单元。Vset脉冲会比设置可逆电阻切换元件所需时间短，使得会需要来自比特线和数据总线的电荷来提供未由Vset脉冲提供的额外电荷。例如，会使用电压脉冲对连接至存储器单元的比特线充电。由于比特线的寄生电容，比特线会保持电荷。在被充电后，比特线会与电压来源切断，使得比特线浮置。比特线上的电荷于是会通过存储器单元而分散到字线，导致存储器单元被设置。在一些实现中，设置操作后可能紧跟着验证操作，以查看设置操作是否已成功。如果不成功，则会再次进行设置操作。在一个示例性实现中，验证操作为读取操作。因此，系统控制逻辑130会首先致使一个或多个存储器单元被编程(设置或重置)，然后会读取所有被编程的存储器单元。如果读取的数据与被编程的数据匹配，则该过程完成。如果有些数据与所编程的数据不匹配(很可能是因为编程未成功)，则重复进行编程。存储器阵列102会包括许多存储器单元。图4A为单片式三维阵列102的一部分的简化立体图，该三维阵列102包括第一存储器级218，该第一存储器级218位于第二存储器级220下方。在图4A的实施例中，每个存储器级218和220包括位于交叉点阵列中的多个存储器单元200。应当理解，在第一存储器级218和第二存储器级220之间可存在其它的层(例如，中间的电介质)，但在图4A中为了简洁而未示出。可使用其它存储器阵列结构， 例如可具有附加的存储器级。在图4A的实施例中，所有二极管可“指向”相同方向，如向上或向下，这取决于采用了在二极管底部具有P掺杂区的p-i-n 二极管还是在二极管顶部具有P掺杂区的p-i-n 二极管。存储器单元200可与存储器单元150相同或不同。图4B为单片式三维阵列102的第二实施例的一部分的简化立体图，该三维阵列 102包括第一存储器级219，该第一存储器级219位于第二存储器级221下方。图4B的存储器阵列包括多个存储器单元200。关于第一存储器级219，存储器单元200在一组比特线207与一组字线209之间且与该组比特线207和该组字线209连接。关于第二存储器级 221，存储器单元200在一组比特线210与所述字线209之间且与该组比特线210和所述字线209连接。第一存储器级的上导体可用作位于第一存储器级上方的第二存储器级的下导体，如图 4B 所示。在题为 “High-Density Three-Dimensional Memory Cell” 的美国专利 No. 6，952，030中具有更多信息，该专利通过引用而全部并入本文。在图4B的实施例中，在相邻存储器级上的二极管(或其它换向器件)优选指向相反方向，如 2007年3月 27 日提交的题为“Method to Form Upward Pointing P-I-N Diodes Having Large And Uniform Current” 的美国专利申请公布 No. 20070190722 中所述，该专利申请公布通过引用而全部并入本文。例如，第一存储器级219的二极管可为向上指向的二极管，如箭头A1 (例如，ρ区域在二极管的底部)所示，而第二存储器级221的二极管可为向下指向的二极管，如箭头A2(例如，η区域在二极管底部)所示；或者相反。在单片式三维存储器阵列中，多个存储器级形成于单个衬底(例如晶片)上方，不存在介于中间的衬底。构成一个存储器级的各层直接沉积或生长在已有的一个或多个存储器级的层上方。相反，层叠式存储器是通过在不同衬底上形成存储器级并将所述存储器级附着在彼此上而构成的，如Leedy的题为"Hiree Dimensional Structure Memory”的美国专利No. 5，915，167中所示。在接合之前，可将衬底变薄或者从存储器级中去除衬底，但是由于存储器级起初形成在不同衬底上，因此这样的存储器并非真正的单片式三维存储器阵列。在单片式三维存储器阵列的一个实施例中，比特线沿第一防线布置而字线沿垂直于比特线的第二方向布置。在具有其它存储器级的单片式三维存储器阵列中，会有附加的比特线和字线层。在衬底的表面上布置有支撑电路(例如，列控制电路110、行控制电路120 和系统控制逻辑130)，在该支撑电路上方制造存储器阵列。图5示出位于衬底上方的存储器阵列，其中示出集成电路的不同层。存储器阵列包括比特线层BL0、BLl和BL2，以及字线层Wi)和札1。在其它实施例中，也可实现附加的比特线层和字线层。实现半导体存储器系统的集成电路还包括用于在支撑电路的不同部件之间以及在支撑电路和比特线及字线之间传递信号的多个金属层。这些金属层布置在支撑电路上方，该支撑电路形成于衬底的表面上且在存储器阵列下方。图5示出用于传递的两个金属层Rl和R2 ；但是，其它实施例也可包括多于或少于两个金属层。在一个实施例中， 这些金属层Rl和R2由钨(大约1.5欧姆/平方)形成，钨既具有较高的电阻也具有较高的电容。
在存储器阵列上方可能设有用于在存储器系统的不同部件之间传递信号一个或多个金属层。图5示出位于存储器阵列上方的一个这样的金属层，被标记为顶部金属层。在一个示例中，顶部金属层由铝或铜(大约0. 05欧姆/平方)形成，其相比金属层Rl和R2 具有较小的电阻和电容。因为用于金属层Rl和R2的金属需要经得住在金属层Rl和R2上制作存储器阵列的处理步骤，所以实现金属层Rl和R2所使用的材料与顶部金属层使用的材料不同。可增加通孔以在相邻金属层之间进行连接。可增加Z字孔(Zia)以在非相邻层之间进行连接。“Z字孔”为多层通孔并且能够连接超过2个层(在这种情况下，Z字孔类似阶梯)。存储器阵列102被分成间格区(bay)，且每个间格区可(任选地)被分成多个块。 图6示出被分成间格区(例如间格区0、间格区1、……、间格区N)的存储器阵列102的逻辑图。对于不同的实现方式，间格区的数目可能不同。一些实施例可使用仅仅一个间格区。 图7示出被分成多个块(块0-块15)的一个间格区(例如，间格区0)。在一个实施例中， 在间格区中具有16个块。但是，其它实施例可使用不同数目的快。块是具有连续的字线和比特线的连续的一组存储器单元，未被解码器、驱动、感测放大器和输入/输出电路打断。这是由于各种原因引起。例如，由字线和比特线的电阻和电容引起的沿着这些比特线和字线的信号延迟(即，RC延迟)在大的阵列中可能非常明显。通过将较大的阵列分为一组较小的子阵列，使得每一字线和/或每一比特线的长度减低，可减少这些RC延迟。作为另一示例，与访问一组存储器单元相关的功率可为在给定存储器周期期间可同时访问的存储器单元的数目指定上限。因此，大的存储器阵列往往被分成更小的子阵列，以降低同时访问的存储器单元的数目。集成电路可包括一个或多个存储器阵列。图7示出块0的比特线子集。衬底比存储器阵列宽；因此，列控制电路110部分可能从存储器阵列下方突出以便于使用ζ字孔和通孔与R1、R2、顶部金属层和比特线连接。 列控制电路110(包括解码器和感测放大器)被分成两组电路，各组电路位于集成电路的两侧(例如，A侧和B侧)，使得列控制电路110的一组电路从存储器阵列的第一侧(A侧)突出，而列控制电路110的第二组电路从存储器阵列的另一侧(B侧)突出。用于块的一半比特线与A侧的列控制电路110的一组电路连接，而块的另一半比特线连接至B侧的列控制电路110的第二组电路。在一个实施例中，这两组比特线交织，使得每隔一比特线连接至A 侧的列控制电路110，并且介于其间的比特线连接至B侧的列控制电路110。也可能存在以下情况从A侧选取两个相邻的比特线，而从B侧选择紧接着的两个相邻比特线。这取决于工艺。在一个实施例中，在衬底的表面上，在每个块下方例如存在两个感测放大器。这两个感测放大器之一用于连接至A侧的列控制电路110的比特线，而另一个感测放大器用于连接至B侧的列控制电路110的比特线。在间格区中包括16个块的实施例中，针对间格区存在32个感测放大器，每侧(A侧和B侧)16个。在一个实施例中，间格区的一个特性在于该间格区中所有的块共享相同的32个感测放大器。这意味着可同时选择间格区中的32个存储器单元进行编程或读取。因此，存储器系统包括用于选择32个存储器单元的电路以及在32个被选存储器单元和感测放大器之间传递信号的线。
在先前的系统中，在金属层Rl和R2中实现用于在32个被选存储器单元和感测放大器之间传递信号的全局传送线，金属层Rl和R2具有较大的电阻和电容。为了降低总电阻和电容，一些在先设计实现了一半的全局传送线用于在32个被选存储器单元与Rl (或 R2)中的感测放大器之间传递信号，而另一边的全局传送线用于在32个被选存储器单元与顶部金属层中实现的感测放大器之间传送信号。尽管该方案确实降低了电阻和电容，但是降低程度不足以允许实现高速操作。在在先实现中，每一全局传送线接触所有解码晶体管漏极，这增加了与该线相关的总电容。为进一步降低被选存储器单元与感测放大器之间的数据线中的电阻和电容，可使用区域数据线方案。为每个区域提供局部数据线，其中，一个区域可包括一个、两个、四个或另一数目个块。使用选择电路将局部数据线连接至适当的比特线。感测放大器输出被提供给横跨所有间格区的全局数据线。使用选择电路将全局数据线连接至适当的局部数据线。图8是示出关于实现区域数据线方案的列控制电路110的一个实施例的一部分传送信号和选择电路的示意图。在该实施例中，在间格区中具有16个块。所示出的是块0、块 1和块5这三个块的部分。每个块具有用于将比特线与存储器阵列的一个侧面(例如，图7 的A侧)上的感测放大器电连接的64列选择电路500，以及用于将比特线与存储器阵列的另一侧(例如，图14中的B侧)上的感测放大器连接的64列选择电路。图8仅示出用于连接至B侧的选择电路500。每个块因而具有64列X32比特线X2(顶部和底部)=4096 个比特线。在一个实施例中，三维存储器阵列包括四个层，每层具有IOM个比特线。也可使用其它方案的解码电路、比特线和层。在图8的实施例中，每个块具有其自己的一组局部数据线。例如，块0包括
SELB0<31:0>，块 1 包括 SELB1<31:0>，......，块 15 包括 SELB15<31 0>。在一个实施例中，局部
数据线SELB0<31:0>、SELB1<31:0>、……、SELB15<31 0>实现其相应的块下方的金属层Rl 中，并且仅横跨相应块的宽度。局部数据线SELB0<31 0>、SELB1<31 0>、……、SELB15<31 0> 与图5、8、10中的数据总线对应。特定列的选择电路500用于有选择地将同一列的32个比
特线连接至 32 个相应的局部数据线(SELB0<31:0>、SELB1<31:0>、......、SELB15<31 0>)。
从图8中可看出，每个选择电路500接收来自列解码器112的选择信号CD以及来自与同一列相关的32个比特线之一的比特线连接。基于来自列解码器112的选择输入，选择电路500 会将比特线与局部数据线(例如，SELB0<31:0>、SELB1<31:0>、……、SELB15<31 0>)中相应的一个数据线连接或断开连接。图9是示出选择电路500的一个实施例细节的示意图。例如，选择电路500之一在图8中已由标号502来单独标记。选择电路502包括端子A、B和C。图9的示意图中也示出端子A、B和C。端子A连接到列解码器112使得该列解码器112能够发送选择信号⑶ 以控制选择电路502。端子B连接到相应的比特线。端子C连接到相应的局部数据线(例
如，SELB0<31:0>、SELB1<31:0>、......或 SELB15<31 0> 中的一个)。图 9 还示出端子 D，该
端子D为用于未被选比特线的全局线。为易于阅读，图8未示出与选择电路500中所有端子 D的连接；但是，本领域技术人员应当理解，所有端子D连接至共同的未被选比特线信号值。 选择电路将比特线与局部数据线电连接，使得该比特线能够与该局部数据线电连通。在选择电路被配置成未将比特线与局部数据线电连接时，尽管该比特线与该局部数据线均物理连接至选择电路，但是该比特线无法与该局部数据线连通。
各选择电路包括两个连接的晶体管620和622，以及电容器624。电容器拟4并非该电路中实际的物理电容器。实际上，电容器拟4代表源极-阱的寄生电容。端子A将列解码器112与晶体管620和622的栅极连接。基于端子A的信号，在端子B的比特线会与
端子C的相应局部数据线(例如，SELB0<31:0>、SELB1<31:0>、......或SELB15<31 0>中的
一个)或者端子D的未被选比特线信号连通。每一选择电路500会被制作在衬底的表面上，使用Z字孔与比特线连接以及使用金属层Rl和/或R2与列解码器112、局部数据线和未被选比特线信号连接。再次参照图8，列解码器112选择一个列并向该被选列发送关于适当的选择信号线的选择指示CD，使得被选列将相应的32个比特线与局部数据线(SELB0<31:0>、 SELB1<31:0>、……或SELB15<31:0>)连接。每个块具有其自有的16个2:1复用器MUX(例如MUX 501)集合，所述复用器MUX与与该块关联且位于该块下方的衬底上。每组32个局部数据线(SELB0<31:0>、SELB1<31:0>、……或SELB15<31 0>)连接至用于相应块的相应 16个2:1复用器(MUX)集合。例如，在块0中，第一复用器接收SELB0<0>和SELB0<16>，第
二复用器接收SELB0<1>和SELB0<17>，......第十六复用器接收SELB0<15>和SELB0<31>。
块中的每个复用器接收来自列解码器112的公共选择信号(例如信号幻，使得选中32个局部数据线中的16个。在一个实施例中，相同的选择信号S被提供给块(或者间格区)的所有复用器(MUX)，使得选中(例如)SELB0<15:0>或SELB0<16:31>。在一个实施例中，复用器包括使未被选SELB偏置的能力。16个被选中的局部数据线连接至全局数据线GSELB<15:0>，使得对被选中的存储器单元执行存储器操作(例如，读取、设置、重置)。例如，SELB<0>选择性连接至GSELB<0>、 SELB<1>选择性连接至GSELB<1>等等，或者SELB<16>选择性连接至GSELB<0>、SELB<17> 选择性连接至GSELB<1>等等。在顶部金属层中实现全局数据线GSELB<15:0>，并且使用Z 字孔(或通孔)实现全局数据线GSELB<15:0>与复用器(MUX)之间的连接。全局数据线 GSELB<15:0>跨过整个间格区，每个间格区具有其自己的全局数据线集合。为了减少全局数据线之间的耦合，可使用不同形式的顶部金属隔离。全局数据线GSELB<15:0>中的每一个连接至感测放大器之一。例如，位于块0下方的感测放大器的输出Sense-Amp 0连接至GSELB<0>，位于块1下方的感测放大器的输出 Sense-Amp 1连接至GSELB<1>，……且位于块15下方的感测放大器的输出Sense-Amp 15 连接至GSELB<15>。因此，特定感测放大器的输出连接至全局数据线，于是通过复用器连接至局部数据线，且通过选择电路500连接至比特线。由于全局数据线实现于顶部金属层中， 且顶部金属层具有比金属层Rl和R2低很多的电阻，所以从感测放大器到存储器单元的信号路径具有更低的电阻。由于“截止”且由解码线路接触的晶体管的数量减少，所以电容也降低了。通过降低用于每个数据线(SELB)的比特线驱动的数量，由于具有部分数据线，比特线驱动的总寄生电容(源极-阱寄生电容)得以降低。如上所述，图8仅仅示出通往所述块的一侧(例如，B侧)的感测放大器的连接路径。因此，除了图8中所示之外，还存在用于每个块的另一组局部数据线，用于每个间格区的另一组全局数据线，以及用于每个间格区的另一组感测放大器。因此，被选中的块与连接至64个局部数据线的64个被选比特线相关，为此，32个复用器选择32个局部数据线与32 个全局数据线连接。所述32个全局数据线连接至与该特定间格区相关的32个感测放大器。
以上针对一组实施例，选用在间格区中具有16个块、在列中具有64个比特线、使用64个局部数据线以及32个全局数据线。在其它实施例中，每个项目的数量可不同。另外，局部数据线的数量可以是非二进制(例如，48或96)。如果块中的2:1复用器(MUX)为传统复用器且共享公共选择信号S，则在一个实施例中，首先针对第一组16个选择线执行正在执行的存储器操作。在针对这第一组16个选择线完成存储器操作后，则切换公共选择信号S且针对第二组16个选择线执行存储器操作 (相同或不同的存储器操作)。例如，当执行存储器操作(例如，读取、设置、重置)时，则设置公共选择信号S，使得复用器首先选择SELB0<0>、SELB0<1>、……SELB0<15>。因此，对连接至已与局部数据线SELB0<0>、SELB0<1>、……SELB0<15>连接的比特线的这些存储器单元(在第一遍期间)执行存储器操作。在所有16个存储器单元已完成存储器操作后，切换公共选择信号S，使得复用器于是选择SELB0<16>、SELB0<17>、……SELB0<31>，且对连接至已(经由选择电路500)与局部数据线SELB0<16>、SELB0<17>、……SELB0<31>连接的比特线的这些存储器单元(在第二遍期间)执行存储器操作。如果第一遍中所述16个存储器单元之一完成存储器操作较慢，则对于所有16个存储器单元的第二遍存储器操作的启动受到延迟。在一些实施例中，多个间格区(例如，χ个间格区)被并行操作且共享公共选择信号，使得如果这16个(或χ个)存储器单元之一完成存储器操作较慢，则对于所有16个 (或χ个)存储器单元的第二遍存储器操作的启动受到延迟。随着平行操作的存储器单元数量上升，延迟的可能性也上升。为降低上述延迟，复用器被设计成能够在其相关联的存储器单元完成存储器操作后独立地切换连接。例如，考虑存储器操作的性能，使得在第一遍期间，复用器首先选择 SELB0<0>、SELB0<1>、……SELB0<15>。当与耦合至SELB0<0>的比特线连接的被选中的存储器单元完成存储器操作时，在SELB0<0>和SELB0<16>之间选择的复用器会独立地切换到
所连接的 SELB0<16> 至 GSELB<0>,而不等待与 SELB0<1>、SELB0<2>、......SELB0<15> 连接
的被选中的存储器单元完成存储器操作。所述16个复用器中的任一个可独立地从第一阶段变为第二阶段(例如，改变SELB输入的选择以连接至GSELB)，而不等待其它15个(或更多个)复用器发生变化且不等待公共选择信号S发生变化。在第二阶段完成后，复用器会在后续动作之前等待所有16个存储器单元完成第二阶段，所述后续动作通常为改变列地址以及在下一个列中执行相同(或不同)类型的存储器操作。为了使得复用器能够如上所述独立地改变数据连接，感测放大器会发送数据使能信号(DEN)至复用器以指示由于第一存储器单元(第一阶段)已完成存储器操作，复用器应当切换其选择。每个感测放大器会输出一个必须被传递至每个块的一个复用器的数据使能信号(DEN)。例如，感测放大器0 (Sense-AMP 0)会将其数据使能信号(DEN)发送给在 SELB0<16，0>之间切换的复用器，感测放大器KSense-AMP 1)会将其数据使能信号(DEN) 发送给在SELB0<17，1>之间切换的复用器，……感测放大器15 (Sense-AMP 15)会将其数据使能信号(DEN)发送给在SELB0<31，15>之间切换的复用器。为传递这些数据使能信号， 图8的电路包括数据使能总线DEN<15:0>，其中DEN<0>来自感测放大器0 (Sense-APM 0)， DEN<1>来自感测放大器l(Sense-APM 1)，……DEN<15>来自感测放大器15 (Sense-APM 15)。图8的示意图示出每个感测放大器将其一比特DEN传送至DEN<15:0>总线。此外，该总线的16比特中的每一个连接至相应的复用器，使得每个复用器能够独立地从其第一阶段切换到其第二阶段。图10为感测放大器和页面寄存器(两者均为感测放大器118的部件)的一部分的示意图，该示意图示出用于产生适当的数据使能信号(DEN)的逻辑。由于感测放大器在现有技术中已知，因此仅示出感测放大器中产生数据使能信号(DEN)的附加部分。感测放大器包括感测放大器驱动(SA驱动)、感测放大器检测器(SA检测器)和数据使能发生器 (DATA_EN发生器)。感测放大器驱动通过使用晶体管702连接至全局数据线(GSELB)和比特线上的驱动信号(例如VWR)(经由全局数据线GSELB、复用器和局部数据线SELB)。感测放大器检测器包括比较电路700，该比较电路通过将所连接的全局比特线与参考值如Vref 比较，检测存储器操作的状态。数据使能发生器产生相应的数据使能信号DEN，以指出连接至复用器的两个比特中的第一比特已完成存储器操作。当感测放大器检测器检测到存储器操作完成(例如完成设置或重置)时，产生输出信号DETECTED并发送至数据使能发生器的与门(AND gate) 704和反相器706。这使得从与门704输出正脉冲。与门704的输出连接至异或门708的输入。异或门708的其它输入为来自页面寄存器的数据信号。假设数据信号为逻辑0，则来自与门704的正脉冲导致异或门708的负脉冲。输出信号DETECTED也发送至页面寄存器。页面寄存器输出三个信号，这三个信号在图10中表示为感测放大器使能(SAEN)、比特线预充电(BLP)和DATA。SAEN用于使能感测放大器驱动。BLP用于启动对比特线的预充电。DATA表示下一比特需要编程(DATA = 0) 或者下一比特不需要编程(DATA = 1)。如果下一比特不需要编程，则异或门708的输出被强制为零；因此不会存在脉冲。信号DEN为图8中的各比特DEN<15:0>。图11为图8所示2:1复用器(MUX)的电路示意图。各全局数据线GSELB<i>连接至晶体管750、752、770和772。晶体管750和752还连接至两个局部数据线SELB<i>中的第一个。因此，晶体管750和752提供全局数据线GSELB<i>与局部数据线SELB<i>之间的路径。除了与GSELB<i>连接，晶体管770和772还连接至第二局部数据线SELB<i+16>。 因此，晶体管770和772提供全局数据线GSELB<i>与第二局部数据线SELB<i+16>之间的路径。晶体管750的栅极连接至异或门754的输出。晶体管752的栅极连接至反相器756 的输出。反相器756的输入连接至与非门754的输出。与非门754的输出还连接至晶体管 758的栅极。晶体管758连接在局部数据线SELB<i>与晶体管760之间。晶体管760连接在晶体管758与电压VUB之间。与非门774连接至晶体管770的栅极、反相器776的输入以及晶体管778的栅极。反相器776的输出连接至晶体管772的栅极。晶体管778连接在局部数据线SELB<i+16>与晶体管780之间。晶体管780连接在晶体管778与电压VUB之间。来自相应感测放大器(见图10)的信号DEN被提供给反相器762。反相器762的输出被提供给反相器764。反相器764的输出连接至与非门754的输入。放电信号)(DIS连接至与非门754的输入、晶体管760的栅极、与非门774的输入和晶体管780的栅极。)(DIS 为全局信号并且用于本文所述处理，)(DIS可被认为总是固态逻辑“1”。反相器762的输出还连接至D触发器766和D触发器768的时钟输入。D触发器766的输入接地。D触发器 766的输出连接至D触发器768的输入以及与非门7M的输入。D触发器766的输出被标记为MUX_EN<0>。D触发器768的输出被标记为MUX_EN<1>且连接至与非门774的输入。D 触发器766的“设置”输入和D触发器768的“重置”输入连接至编程变化列信号(PCHGC)。
D触发器766和768用作二比特移位寄存器以生成两个MUX使能的信号MUX_ ΕΝ<0>和MUX_EN<1>。相应复用器的高态或使能信号会使得复用器的两个局部数据线输入 SELB<i>和SELB<i+16>之一能够连接至一个全局数据线GSELB<i>。当复用器使能信号MUX_ ΕΝ<0>为逻辑0时，与非门7M会输出逻辑1，该逻辑1会使相应的一组晶体管750/752截止以将相应的局部数据线SELB<i>与全局数据线GSELB<i>切断。当复用器使能信号MUX_ ΕΝ<0>为逻辑1时，与非门7M可为逻辑0以使晶体管750/752导通，以在相应的局部数据线 SELB<i>与全局数据线GSELB<i>之间提供路径。当复用器使能信号MUX_EN<1>为逻辑0时， 与非门774会输出逻辑1，该逻辑1会使晶体管770/772截止以将局部数据线SELB<i+16> 与全局数据线GSELB<i>切断。当复用器使能信号MUX_EN<1>为逻辑1时，与非门774可为逻辑0以使相应的晶体管770/772对导通，以在局部数据线SELB<i+16>与全局数据线 GSELB<i>之间提供路径。如上所述，当特定编程操作的下一阶段不要求重写数据时，或者不需要执行存储器操作时，来自页面寄存器的DATA信号(见图10)会是逻辑电平1，该逻辑电平1会将异或门708的输出和信号DEN强制为逻辑0。当DEN信号常为零时，与非门7M和774会输出逻辑1，该逻辑1会使晶体管对(750/752和770/77 截止以将全局数据线GSELB<i>与局部数据线SELB<i>、SELB<i+16>隔离。当与非门754和774的输出为逻辑1时，晶体管758和 778导通以向本地数据线SELB<i>和SELB<i+16>提供电压VUB()(DIS固定为逻辑1以导通晶体管760和780)。当开始针对一列对第一阶段编程时(设置或重置与复用器连接的两个比特中的第一比特)，会发出信号PCHGC以将D触发器766设置为逻辑1并将D触发器768重置为逻辑0。这会将GSELB<i>与SELB<i>连接并将GSELB<i>与SELB<i+16>隔离。当SA检测器(见图10)发出DETECTED信号时(例如，响应于检测到成功编程操作)，会在DEN上生成负脉冲。DEN的低态会禁用数据MUX，从而将全局数据线GSELB<i>与本地数据线SELB<i>、 SELB<i+16>分离。DETECTED信号还被提供给页面寄存器，这会使得(通过适当控制DATA信号)对下一比特数据编程。作为其响应，页面寄存器会独立地生成SAEN和BLP给感测放大器驱动(例如，忽略其它感测放大器的状态)。DEN上的低脉冲会在反相器762的输入处提供给图11所示电路。来自感测放大器的DEN的低脉冲会将MUX使能从MUX_EN<0>偏移至 MUX_EN<1>。如果DEN保持为低，则局部数据线处于VUB (例如0. 5v)且全局数据线GSELB<i> 与局部数据线隔离。因此，对于下一列中的下一组数据，全局数据线GSELB<i>能够保持于较高电压。如果在反相器762的输入提供了脉冲，则当DEN在脉冲结束时回到高处时，选择复用器SELB<i+16>的第二输入，使得GSELB<i>与SELB<i+16>连通且能够执行存储器操作的第二阶段。该方案的一个优势在于在下一存储器操作之前全局数据线不需要完全放电。在下一写操作之前，全局数据线GSELB<i>与局部数据线隔离。因此，感测放大器不需要使全局数据线放电。相反，如以下参考图12所述，感测放大器可将全局数据线GSELB<i>保持于较高电压(例如Vsafe)。图12为示出来自图10和图11的以下信号的时序图SAEN、BLP、DEN、MUX_ EN< 1 0>、GSELB<i>、SELB<i> 和 SELB<i+16>。在图 12 所示的时间部分中，SAEN、BLP、DEN 初始为逻辑 0，MUX_EN< 1 0> 为 “ 01 ”，GSELB<i> 从 VUB 变为 Vsaf e，SELB<i> 为 VUB，且 SELB<i+16>为VUB。在时间tl，DEN变高以将SELB<i>连接至GSELB<i>，以进行存储器操作的第一阶段，这允许GSELB<i>与SELB<i>之间的电荷共享。在时间t2，BLP升高以通过SELB<i>和 GSELB<i>将适当的比特线预充电至写电压VWR。SAEN也在t2变高，以使得感测放大器能够驱动VWR。在t3和t4之间，执行适当的存储器操作，并且感测放大器检测器会感测到关于所选第一比特完成了存储器操作。响应于感测到完成存储器操作(例如，由于检测到 GSELB<i>位于Vref，存储器单元成功设置)，DETECTED信号会变高，使得SAEN变低且DEN 提供低脉冲。如上所述，DEN中的低脉冲会使得MUX_EN<1:0>从01偏移至10。响应于DEN 变低，SELB<i>会连接至VUB，如上所述。当DEN在负脉冲结束时回到高位时，SELB<i+16> 会与GSELB<i>连通，因此t5之后在局部数据线SELB<i+16>与全局数据线GSELB<i>之间存在电荷共享。BLP于是会升高以允许预充电。在预充电后，会关于复用器的第二输入执行存储器操作。最终会检测到GSELB<i>到达Vref，这会触发降低SAEN且降低DEN。在此后，当与不同GSELB连接的所有剩余感测放大器已完成对相关联的2个SELB的写操作时， 存储器操作的第二阶段已完成且电路会等待下一列被选中。注意，图12示出一个全局数据线(GSELB<i>)以及一对局部数据线SELB<i>/SELB<i+16> ；但是，会使用其它全局数据线和其它局部数据线，对多个非易失性存储器单元并发执行图12所述编程过程。图13为描述上述系统的操作的流程图。在步骤802中，从主机接收执行存储器操作的命令。在步骤804中，接收用于存储器操作的数据(如果有数据的话)。在步骤806 中，选择一个间隔区。在一些实施例中，可以选择多于一个间隔区以同时操作。在步骤808 中，将所选间隔区中的块选中用于存储器操作。或者，选中每个所选间隔区中的一个块。在步骤810中，选择适当的一个或多个字线。在步骤812中，使用上述复用器选择局部数据线子集，从而将其连接至该间隔区的全局数据线。这些全局数据线与适当的感测放大器或其它相关电路连通。在步骤814中，选择所选块中的其中一个列，且将关于该列的比特线连接至适当的局部数据线集合，如上所述。在步骤816中，执行期望的一个或多个存储器操作。 步骤816包括执行存储器操作两次(两个阶段)，针对与上述复用器连接的两个数据线中的每一个具有一次存储器操作。通过使用多组全局和局部数据线，对多个存储元件并发执行存储器操作。在步骤816期间，复用器能够独立切换，如上所述，以对所述两个数据线中的第二个数据线开始存储器操作，而无需等待来自与其它复用器相关联的感测放大器的结果。在步骤818中，所述过程等待所有感测放大器针对其各数据线中的两个都完成存储器操作。如果有更多的列需要进行操作(步骤820)，则在步骤812中继续所述过程。如果无更多的列需要进行操作(步骤820)，则在步骤822继续所述过程，此时，将存储器操作的结果(数据读取或编程成功/失败)报告给与存储器系统连通的主机设备。可多次重复步骤 812-818的过程，例如针对块中的每个列重复一次。图13的步骤能够按其它顺序执行。用于编程或读取的确切方式取决于所使用的存储器单元的类型。本文所述技术能够用于许多不同类型的存储器单元和存储器体系结构。一些实施例可实现局部数据线与全局数据线的比例不同。例如，可使用32个局部数据线以连接至8 个全局数据线。在这种情况下，需要使用4:1复用器。在另一实施例中，可使用64个局部数据线以连接至8个全局数据线，从而需要8:1复用器。所提出的包括可彼此独立地改变选择的复用器的编程方式可利用上述4:1复用器、上述8:1复用器或其它选择电路来执行。 在这种情况下，图13的步骤816会包括对于具有4:1复用器的实施例执行四个存储器操作，且对于具有8:1复用器的实施例执行八个存储器操作。步骤816可包括根据所实现的选择电路的大小/体系结构，执行其它数量的存储器操作。上文提供的用于执行设置操作的一个示例是通过存储器单元对比特线放电，并且放电至字线中。比特线基于其寄生电容而存储电荷。该过程可与图8的体系结构一起使用。也就是说，图8描述了一种系统，该系统在不管其它感测放大器的情况下独立地改变复用器选择，使得能够在关于其它复用器的第一存储器单元完成之前对连接至复用器的第二存储器单元编程。在一个实施例中，对连接至复用器的两个存储器单元执行的(以及对连接至其它复用器的其它存储器单元执行的)存储器操作为上述放电方法，或者其变型。例如，当执行图13的过程时，步骤816可包括使用放电方法对连接至复用器的存储器单元执行设置操作。当使用上述放电方法时，系统会首先对于连接至指定复用器的第一存储器单元执行设置操作。该第一存储器单元从其比特线接收电荷，该比特线从全局数据线接收电荷。例如，复用器MUX会选择适当的局部数据线且感测放大器会驱动VWR来使用脉冲对GSELB<i> 和SELB<i>充电。选择电路500会将SELB<i>与比特线连接，此时，GSELB<i>和SELB<i>会共享电荷/将电荷传递给所选比特线。因此，该比特线会被充电。在比特线充电后，感测放大器停止驱动且会开始监视全局数据线GSELB<i>电压。 在设置(也称为POP)比特后，会开始传导电流，因而对比特线、局部数据线SELB<i>和全局数据线GSELB<i>放电。在全局数据线GSELB<i>电压降低到参考电压Vref以下后，产生信号DETECTED (如下所述)且DEN会出现脉冲(负脉冲，如下所述)，以使复用器切换选择并且将局部数据线SELB<i>、比特线与GSELB<i>切断。复用器切换至第二局部数据线 (SELB<i+16>)。GSELB<i>被再次充电且连接至第二局部数据线，而不必等待关于由该块中的其它复用器所选择的第一存储器单元完成设置操作。在第二比特线被充电使得针对第二存储器单元开始设置操作后，复用器在切换至下一比特之前会等待列地址改变。图14是说明利用图8所示体系结构的放电方法操作的时序图。图14示出信号 DEN、MUX_EN<10>、C0L<50>、GSELB<i>、SELB<0>、SELB<16>、BL<0>、BL< 16> 和 BL<32>。信号C0L<5:0>选择出64个列(见图8)中哪个被选择用于与局部数据线SELB连接。信号 BL<0>、BL<16>和BL<32>为三个示例性比特线。比特线BL<0>在列0中且可连接至SELB<0>， BL<16>在列0中且可连接至SELB<1>，而BL<32>在列1中且可连接至SELB<0>。在图14所示时间段开始时，DEN为低，MUX_EN<1:0> = 01，C0L<5:0> = 00000，且其余信号处于VUB。 GSELB<i>接收电压脉冲且被充电至VWR (Vset或Vreset)。GSELB<i>于是被浮置，或者与电压源切断。在时间T1，DEN变为高，这使得复用器MUX (见图8)将SELB<0>连接至GSELB< i >。 由于选择了列0，比特线BL<0>被连接至SELB<0>，因此，响应于来自<i>的电荷，BL<0>会被充电。在时间T2，与BL<0>连接的存储器单元被设置(pop)至低电阻状态；因此，比特线(以及局部和全局数据线)上的电荷通过存储器单元耗散。响应于检测到存储器单元被设置(pop)至低电阻状态(例如，检测到电荷耗散)，感测放大器会发出DETECTED信号且 DEN会在T3与T4之间出现负脉冲。DEN上的负脉冲的下降沿会在T3或其附近将GSELB<i> 与本地数据线切断并使得D触发器766和768改变复用器时能信号以选择第二局部数据线SELB<16>。由于GSELB<i>在T3与局部数据线切断，所以感测放大器会采用另一脉冲对GSELB<i> 充电。在T4，DEN的上升沿会允许GSELB<i>与SELB<16>连接，使得连接至SELB<16>的比特线BL<16>会基于来自GSELB<i>的电荷而充电。在时间T5，所选择的与比特线BL<16> 连接的存储器单元被设置于低电阻状态且比特线BL<16>(以及局部和全局数据线)上的电荷通过与BL<16>连接的被选存储器单元耗散。响应于检测到存储器单元被设置(pop)于低电阻状态(例如，检测到电荷耗散)， 则感测放大器会发出DETECTED信号且DEN会从T6起出现负脉冲。DEN上的负脉冲的下降沿会将GSELB<i>与局部数据线切断，如同0从D触发器766传播至D触发器768。此时， MUX_EN<1:0>的值为00。也就是说，对于该特定的感测放大器，没有全局数据线连接至局部数据线。由于在T6时GSELB<i>与局部数据线切断，所以感测放大器会采用另一脉冲来对 GSELB<i>充电。其它感测放大器可能还处于所述过程(例如，对第一局部线编程或对第二局部线编程)的不同阶段。在继续下一比特线之前，所述过程需要等待所有其余感测放大器完成所有的并发存储器操作。在页面寄存器中会具有可将数据值与DETECTED信号组合的逻辑。在页面寄存器确定所有感测放大器已完成所述两个存储器操作后，可切换列地址。会产生信号 PCHGC (见图11)，设置D触发器766且重置D触发器768。此时，复用器使能信号选择第一局部数据线SELB<0>。一种方式中，该操作为异步且并发的两个存储器操作，但是它们在可切换列之前被同步。在时间T7，页面寄存器确定所有其它感测放大器已完成对两个相关联的局部数据线(即，以发出用于第二存储器操作的所有DETECTED信号)的存储器操作。列地址会从 C0L<5:0> = 00000递增到C0L<5:0> = 00001。会发出图11的信号PCHGC，设置D触发器 766且重置D触发器788 (从MUX_EN在T7时从00变为01可看出)。在T8，DEN的上升沿(由DATA信号切换引起)会允许GSELB<i>与SELB<0>连接，使得与SELB<0>连接的(列1的)比特线BL<32>会基于来自GSELB<i>的电荷而充电。 在时间T9，被选择的与比特线BL<32>连接的存储器单元被设置于低电阻状态，且比特线 BL<32>(以及局部或全局数据线)上的电荷通过与BL<32>连接的被选存储器单元而耗散。 该过程会以同样的方式继续。另外，对与块中的所述16个复用器中的每一个连接的每个存储器单元并发执行该过程。也可同时操作多个块。在图8中，每个块的存储器单元包括其自己的一组局部数据线SELB<31:0>。图15 提供了其中本地数据线集合各自由两个块共享的实施例示例。图16提供了其中局部数据线集合各自由四个块共享的另一实施例的示例。在其它实施例中，局部数据线集合可由其它数量的块共享。图15示出构成间隔区的16个块。与图8类似，图15仅仅示出用于与另一侧(例如B侧)连接的传递信号和选择电路。在图15的实施例中，数据线集合由两个块共享。例
如，SELBA<31:0>由块0和块1共享，SELBB<31:0>(未示出)由块2和块3共享，......且
SELBH<31:0>由块14和块15共享。每组局部数据线均在金属层Rl和/或金属层R2中相关联的块下方的空间中实现。例如，SELBA<31:0>在块0和块1下方实现。图15示出每个块有64列，每个列包括32个选择电路500，用于选择要与局部数据线连接的32个比特线。局部数据线连接至16个复用器(MUX)。所述16个复用器中的8个与两个块中的第一块相关联且位于其下方，而另8个复用器与所述两个块中的第二块相关联且位于其下方。例如SELBA线中的16个与块0下方的复用器(MUX)连接，且SELBA线中的16个与块 1下方的复用器(MUX)连接。响应于来自列解码器112的选择信号，所述32个局部数据线中的16个与全局数据线GSELB<15:0>连接。全局数据线GSELB<15:0>中的每一个与所述感测放大器之一连接。例如，位于块0 下方的感测放大器的输出Sense-AmpO与GSELB<0>连接，位于块1下方的感测放大器的输出Sense-Ampl与GSELB<1>连接，……且位于块15下方的感测放大器的输出Sense-Ampl5 与GSELB<15>连接。因此，特定感测放大器的输出与全局数据线连接，于是通过复用器与局部数据线连接，进而通过选择电路与比特线连接。如上所述，图15仅仅示出与所述块的一侧(例如B侧)的感测放大器的连接路径。因此，除了图15中所示之外，对于每一对块存在另一局部数据线集合，对于每一间隔区存在另一全局数据线集合，且对于每一间隔区存在另一感测放大器集合。与图8类似，图15的电路还示出每个感测放大器生成相应的DEN信号，供传输给适当的复用器以执行上述过程。通过使两个块共享一组局部数据线，复用器的数量以及去往和来自复用器的信号线的数量都减少了。图16示出其中四个块共享一组局部数据线的实施例。因此，每个间隔区(其包括16个块)会具有可被有选择地与该间隔区的一组全局数据线连接的四组局部数据线。为便于观察，图16仅示出四个块块0、块1、块2和块3，所有这些块共享局部数据线 SELB<0:32>。局部数据线SELB<0:32>在块0_3下方的金属层Rl或金属层R2中实现。与图8类似，图16仅示出用于与一侧(例如B侧)连接的传递信号和选择电路。 图16示出每个块具有64个列，每个列包括32个选择电路500用于选择要与局部数据线 SELB连接的32个比特线。局部数据线连接至16个复用器(MUX)。这16个复用器中的四个与所述四个块中的每一个块相关联且位于该块下方。例如，所述SELB线中的8个与块0下方的复用器(MUX) 连接，所述SELB线中的8个与块1下方的复用器(MUX)连接，所述SELB线中的8个与块2 下方的复用器(MUX)连接，且所述SELB线中的8个与块3下方的复用器(MUX)连接。响应于来自列解码器112的选择信号，所述32个局部数据线SELB<31:0>中的16个与全局数据线 GSELB<15:0> 连接。全局数据线GSELB<15:0>中的每一个与所述感测放大器之一连接。例如，位于块0 下方的感测放大器的输出Sense-AmpO与GSELB<0>连接，位于块1下方的感测放大器的输出Sense-Ampl与GSELB<1>连接，……且位于块15下方的感测放大器的输出Sense-Ampl5 与GSELB<15>连接。因此，特定感测放大器的输出与全局数据线连接，于是通过复用器与局部数据线连接，进而通过选择电路与比特线连接。如上所述，图16仅示出与所述块的一侧(例如B侧)的感测放大器的连接路径。 因此，除了图16中所示之外，对于每一组块存在另一局部数据线集合，对于每一间隔区存在另一全局数据线集合，且对于每一间隔区存在另一感测放大器集合。通过使四个块共享一组局部数据线，复用器的数量以及去往和来自复用器的信号线的数量减少了。在另一实施例中，8个块、16个块或其它数量的块可共享局部数据线集合。
与图8类似，图16的电路还示出每个感测放大器生成相应的DEN信号，供传输给适当的复用器以执行上述过程。 上述技术可(但未必)与2009年3月25提交的题为“Memory System With Sectional Data Lines"的美国专利申请12/410，648中图10所示驱动/选择电路以该其中图11和图12A所示方式一起使用，该专利申请通过引用而全部并入本文。一个实施例包括多个非易失性存储单元、执行存储器操作的一个或多个控制电路以及第一选择电路集合。该第一选择电路集合中的每个选择电路与所述一个或多个控制电路以及不同的一组两个或更多所述非易失性存储元件连通，使得在存储器操作期间，所述第一选择电路集合中的每个选择电路有选择地将所述组中相应的第一非易失性存储元件连接至所述一个或多个控制电路直到存储器操作针对所述组中的所述第一非易失性存储元件已完成，且然后独立于所述第一选择电路集合的其它选择电路有选择地将所述组中的第二非易失性存储元件与所述一个或多个控制电路连接。一个实施例包括对多组非易失性存储单元中的每一组中的第一非易失性存储单元并发执行存储器操作，独立检测关于每组中所述第一非易失性存储单元的存储器操作的完成，以及在独立检测到关于每组中所述第一非易失性存储单元的存储器操作完成时，对每组中的第二非易失性存储单元独立进行存储器操作。数据存储系统的一个实施例包括多个非易失性存储单元。所述多个非易失性存储单元包括多个非易失性存储单元子集。所述多个非易失性存储单元子集包括第一非易失性存储单元子集。该数据存储系统还包括与非易失性存储单元连通的控制线、局部数据线(每个非易失性存储单元子集包括其自己的局部数据线集合)、用于多个非易失性存储单元子集的全局数据线集合、有选择地将局部数据线子集连接至全局数据线的第一选择电路、有选择地将控制线子集连接至第一局部数据线的第二选择电路、以及与全局数据线连通的控制电路。第一选择电路集合中的每个选择电路与不同的一组两个或更多局部数据线以及一个全局数据线连通，使得在存储器操作期间，所述第一选择电路集合中的每个选择电路有选择地将相应的第一非易失性存储元件连接至所述控制电路直到存储器操作针对相应的第一非易失性存储元件已完成，且然后独立于所述第一选择电路集合的其它选择电路有选择地将相应的第二非易失性存储元件与控制电路连接，以执行关于第二非易失性存储单元的存储器操作。一种用于操作数据存储系统的方法的一个实施例，包括有选择地将控制线集合与局部数据线集合连接，使得该局部数据线集合中的每个局部数据线与该控制线集合中的一个控制线连接。每个控制线与不同的非易失性数据存储元件连通，使得所述局部数据线集合中的每个数据线与相应的非易失性存储单元连通。所述局部数据线集合包括第一局部数据线子集和第二局部数据线子集。该方法还包括有选择地将第一局部数据线子集与全局数据线集合(全局数据线与控制电路连接)连接；对与第一局部数据线子集连通的非易失性存储单元执行第一存储器操作(使用控制电路执行该存储器操作)；单独检测与第一局部数据线子集连通的每个非易失性存储元件何时完成存储器操作；针对全局数据线集合中的每个全局数据线，响应于检测到关于与第一局部数据线子集的相应局部数据线连通的相应非易失性存储元件的存储器操作已完成，独立断开所述第一局部数据线子集的相应局部数据线且独立连接来自第二局部数据线子集的局部数据线；以及对与第二局部数据线子集连通的非易失性存储元件执行第二存储器操作。第二存储器操作是响应于有选择地将来自第二局部数据线子集的相应局部数据线与全局数据线连接而针对与第二局部数据线子集连通的非易失性存储元件独立开始存储器操作。 一个实施例包括多组非易失性存储元件；用于对所述多组非易失性存储元件中的每一组中的第一非易失性存储元件并发执行存储器操作的装置；用于独立检测关于每组中的所述第一非易失性存储元件的存储器操作完成的装置；以及用于在独立检测到关于每组中的第一非易失性存储元件的存储器操作已完成后对每组中的第二非易失性存储元件独立进行存储器操作的装置。为了示例和描述，提供了以上具体说明。但并非要穷尽本发明或将本发明限于所公开的确切形式。鉴于上述公开，可进行很多修改和变型。所述实施例被选择用于最佳地说明本发明的原理及其实际应用，从而使得本领域技术人员能够最佳地以不同实施例及适于特定预期目的的不同修改来利用本发明。本发明的保护范围要由所附权利要求数限定。
权利要求
1.一种非易失性存储设备，包括 多个非易失性存储元件；执行存储器操作的一个或多个控制电路；以及第一选择电路集合，该第一选择电路集合中的每个选择电路与所述一个或多个控制电路以及不同的一组两个或更多所述非易失性存储元件连通，使得在存储器操作期间，所述第一选择电路集合中的每个选择电路有选择地将所述组中相应的第一非易失性存储元件连接至所述一个或多个控制电路直到存储器操作针对所述组中的所述第一非易失性存储元件已完成，且然后独立于所述第一选择电路集合的其它选择电路有选择地将所述组中的第二非易失性存储元件与所述一个或多个控制电路连接。
2.根据权利要求1所述的非易失性存储设备，其中 所述一个或多个控制电路包括感测放大器电路；所述感测放大器电路关于每个受监视的非易失性存储元件独立地确定存储器操作完成且响应于确定出所述存储器操作完成而输出信号；以及所述第一组选择电路包括复用器电路，所述复用器电路各自接收来自所述感测放大器电路之一的信号且将与所述组中所述第一非易失性存储元件的连接切换至该组中的所述第二非易失性存储元件。
3.根据权利要求1或2所述的非易失性存储设备，还包括与所述非易失性存储元件连通的控制线，所述非易失性存储元件作为非易失性存储元件集合布置；多个局部数据线集合，每个非易失性存储元件集合包括其自己的局部数据线集合； 全局数据线集合，所述控制电路与所述全局数据线连通；以及第二选择电路集合，每个非易失性存储元件集合包括所述第二选择电路集合的不同子集，用于选择性地将控制线的子集与用于相应的非易失性存储元件集合的局部数据线连接，所述第一选择电路集合选择性地将所述局部数据线与全局数据线连接。
4.根据权利要求3所述的非易失性存储设备，其中所述第一选择电路集合的每个选择电路与不同的一组两个或更多所述局部数据线、所述全局数据线之一连通，使得在存储器操作期间，所述第一选择电路集合的每个选择电路有选择地将相应的第一局部数据线与一个全局数据线连接，直到关于所述组中的第一非易失性存储元件的存储器操作完成，然后独立于所述第一选择电路集合中的其它选择电路有选择地将第二局部数据线与所述一个全局数据线连接。
5.根据权利要求3或4所述的非易失性存储设备，其中 所述控制线位于所述多个非易失性存储元件内；所述局部数据线位于所述多个非易失性存储元件外； 所述全局数据线位于所述多个非易失性存储元件外。
6.根据权利要求3、4或5所述的数据存储系统，其中所述局部数据线位于所述多个非易失性存储元件以下的至少一个金属层中；且所述全局数据线位于所述多个非易失性存储元件上方的至少一个金属层中。
7.根据权利要求3、4、5或6所述的数据存储系统，其中 所述控制电路位于衬底的表面上；所述多个非易失性存储元件包括位于所述衬底的表面上方以及所述控制电路上方的单片式三维存储器阵列；所述局部数据线位于所述单片式三维存储器阵列和所述衬底表面之间；且所述全局数据线位于所述单片式三维存储器阵列和所述衬底表面上方。
8.根据权利要求1-8中任一项所述的非易失性存储设备，其中所述一个或多个控制电路包括感测放大器电路，所述感测放大器电路独立于每个受监视的非易失性存储元件确定所述存储器操作完成且响应于确定所述存储器操作完成后输出信号；以及所述第一选择电路集合包括复用器电路，每个复用器电路响应于来自所述感测放大器电路之一的信号接收和切换局部数据线之间的连接。
9.根据权利要求1-8中任一项所述的非易失性存储设备，其中当一组非易失性存储元件中的相应的第一非易失性存储元件连接至所述一个或多个控制电路时，利用通过该组中相应的第一非易失性存储元件释放电容电荷，所述一个或多个控制电路设置该组中相应的第一非易失性存储元件的电阻。
10.根据权利要求1-9中任一项所述的数据存储系统，其中所述多个非易失性存储元件的每个非易失性存储元件包括可逆电阻切换元件。
11.一种用于操作数据存储系统的方法，包括对多组非易失性存储元件中的每一组中的第一非易失性存储元件并发执行存储器操作；独立检测关于每组中的所述第一非易失性存储元件的存储器操作的完成；以及在独立检测到关于每组中的所述第一非易失性存储元件的存储器操作的完成后，对每组的第二非易失性存储元件独立进行存储器操作。
12.根据权利要求11所述的方法，其中所述对每一组中的第一非易失性存储元件并发执行存储器操作包括将每一组的第一非易失性存储元件有选择地连接至控制电路，并使用所述控制电路对所连接的每一组中的第一非易失性存储元件执行存储器操作；使用所述控制电路独立地检测关于每一组中所述第一非易失性存储元件的存储器操作的完成；以及所述对每一组中的第二非易失性存储元件独立地进行存储器操作包括将每一组中的所述第一非易失性存储元件与所述控制电路断开连接，将每一组中的所述第二非易失性存储元件与所述控制电路连接，以及使用所述控制电路对每一组中所连接的所述第二非易失性存储元件执行存储器操作，所有这些对于每个组均在独立检测到关于每一组的所连接的第一非易失性存储元件的存储器操作完成后独立进行。
13.根据权利要求11或12所述的方法，其中所述多组非易失性存储元件包括16组非易失性存储元件； 每组所述非易失性存储元件包括两个可逆电阻切换非易失性存储元件； 所述对每一组中的第一非易失性存储元件并发执行所述存储器操作包括改变不超过 16个可逆电阻切换非易失性存储元件的电阻；所述独立检测关于每一组中所述第一非易失性存储元件的存储器操作的完成包括在不同时间检测不超过16个可逆电阻切换非易失性存储元件的电阻变化；以及所述对每一组中所述第二非易失性存储元件独立进行存储器操作包括进行在不同时间改变不超过16个不同可逆电阻切换非易失性存储元件的电阻的操作。
14.根据权利要求11、12或13所述的方法，其中所述非易失性存储元件为可逆电阻切换非易失性存储元件，且所述并发执行存储器操作包括对连接至可逆电阻切换非易失性存储元件的控制线施加电荷持续第一时间段，该第一时间段不足以将可逆电阻切换非易失性存储元件从第一预定电阻状态变为第二预定电阻状态；以及在所述第一时间段后，允许所述控制线通过所述可逆电阻切换非易失性存储元件释放所施加的电荷，以将所述可逆电阻切换非易失性存储元件从所述第一预定电阻状态变为所述第二预定电阻状态，所述检测到所述存储器操作完成包括检测到从所述第一预定电阻状态变为所述第二预定电阻状态。
15.根据权利要求11、12、13或14所述的方法，其中所述并发执行所述存储器操作包括并发改变单片式三维存储器阵列中多个可逆电阻切换非易失性存储元件的电阻。
16.一种非易失性存储设备，包括 多组非易失性存储元件；用于对所述多组非易失性存储元件中的每一组中的第一非易失性存储元件并发执行存储器操作的装置；用于独立检测关于每组中的所述第一非易失性存储元件的存储器操作完成的装置；以及用于在独立检测到关于每组中的所述第一非易失性存储元件的存储器操作已完成后对每组中的第二非易失性存储元件独立进行存储器操作的装置。
全文摘要
一种包括三维存储器阵列的存储系统，其具有多层组合成块的非易失性存储元件。每个块包括用于有选择地将第一类型阵列线(例如比特线)子集与相应的局部数据线耦合的第一选择电路子集。每个块包括用于有选择地将连接到控制电路的相应局部数据线的子集与全局数据线耦合的第二选择电路子集。为了增加存储器操作的性能，第二选择电路能够彼此独立地改变其选择。例如，对多组非易失性存储元件中每一组的第一非易失性存储元件并发执行存储器操作。独立地检测关于每一组所述第一非易失性存储单元的存储器操作的完成。在独立检测到关于每一组的第一非易失性存储单元的存储器操作完成后，关于相应组独立地进行对每一组第二非易失性存储元件的存储器操作。
文档编号G11C13/00GK102405499SQ200980158609
公开日2012年4月4日 申请日期2009年9月29日 优先权日2009年4月20日
发明者严天宏, 卢卡·法索里 申请人:桑迪士克3D公司