专利名称：具有用于修复缺陷单位单元的冗余电路的半导体存储装置的制作方法
技术领域：
本发明的示例性实施例涉及一种半导体存储装置，并且更具体地，涉及一种增加 用于修复缺陷单位单元并且减小半导体存储装置中的总面积的列冗余电路的效率的半导 体存储装置。
背景技术：
在具有多种半导体器件的系统中，半导体存储装置可以用作数据存储。半导体存 储装置可以输出对应于从例如中央处理单元(CPU)的数据处理器接收的地址的数据，或者 将从数据处理器接收的数据存储到通过地址选择的存储单元中。随着系统的操作速度的增加和半导体集成电路技术的发展，期望半导体存储装置 的更高速度的输入/输出操作。正在需要可以存储更多的数据、迅速地读写数据并且降低 功耗的半导体存储装置。在满足这些需要时，用于在半导体存储装置中传输多种信号的信 号线的宽度和用于存储数据的单位单元的尺寸已逐渐变小。结果，半导体芯片中包括的信 号线的数目和单位单元的数目增加以便于满足对大容量半导体存储装置的需要。然而，大容量半导体存储装置的设计和制造工艺也正变得更加困难。例如，随着半 导体存储装置中包括的元件尺寸缩小，往往出现缺陷。特别地，缺陷可能存在于信号线之间 或者信号线和单位单元之间，其中这些缺陷起到使半导体存储装置的缺陷率增加的作用。 当在半导体存储装置中未适当地修复/补偿这些缺陷时，产量可能受到损害。作为解决该 问题的方法，半导体存储装置可以包括被配置为检测和修复缺陷的列冗余电路。可用于替换缺陷单位单元的列冗余电路常常包括在半导体存储装置中的多个区 块的每个区块中。每个区块可以包括具有单位单元的单元矩阵、提供用于访问行地址的电 路的行控制区域和提供用于访问列地址的电路的列控制区域。列冗余电路可以包括被配置 为修复缺陷单位单元的行地址的行冗余电路和配置为用于修复缺陷单位单元的列地址的 列冗余电路。行冗余电路和列冗余电路分别包括在每个区块中的行控制区域和列控制区域 中。图1示出了说明具有堆叠区块结构的传统的半导体存储装置的示图。参照图1，在具有堆叠区块结构的传统的半导体存储装置中，相邻区块的列控制区 域被设置为相互接触。图1中的半导体存储装置包括多个区块。每个区块典型地包括包括多个单位单 元的单元矩阵、包括被配置为控制字线的行解码器0CDEC，未示出)的行控制区域和包括被 配置为控制列线的列解码器(YDEC)的列控制区域。列控制区域包括被配置为对从单位单 元输出的数据解码的列解码器(YDEC)和列冗余电路。此外，半导体存储装置中的每个区块的列控制区域包括通过多个熔丝实现的列冗余电路。相邻区块的每一个包括对应的列冗余电路。列冗余电路接收用于控制区块中的单 元矩阵的列地址，并且在单位单元中出现缺陷时，用于将对应于缺陷单位单元的列地址替 换为用于修复缺陷单元的备用单元的列地址。该操作被称为“修复操作”。因此，如图1中说明的，半导体存储装置包括对应于上区块BANKO的列地址的列冗 余电路和对应于下区块BANKl的列地址的列冗余电路。图2是说明图1中的上区块BANKO的传统的列冗余电路的框图。传统的半导体可以分别包括对应于第一区块BANKO的列地址的列冗余电路和对 应于第二区块BANKl的列地址的列冗余电路。第一区块BANKO中包括的熔丝组件222仅检 测第一区块BANKO的缺陷单位单元。参照图2，第一区块BANKO的列冗余电路包括熔丝单元220和比较单元对0。熔丝单元220包括熔丝组件222和缺陷单元地址产生单元226。熔丝组件222基于重置信号WXB_B0和单元矩阵信号ΧΜΑΤ_Β0<0:η>输出缺陷指 示信号ΥΑ_Β0。当第一区块BANKO进入预充电模式时重置信号WXB_B0被激活，以重置图3 中示出的节点A处的修复检测信号REP_DET。单元矩阵信号XMAT_B0<0:n>被选择性地激 活，以指示在区块中的单元矩阵中选择的单元矩阵。缺陷指示信号ΥΑ_Β0被激活，以指示在 所选择的单元矩阵中存在缺陷单位单元。缺陷单元地址产生单元2 接收单元矩阵信号ΧΜΑΤ_Β0<0:η>和区块使能信号 WLCPB_LAT_B0o当第一区块BANKO被使能时，区块使能信号WXPB_LAT_B0被激活。缺陷单 元地址产生单元2 被配置为输出指示缺陷单位单元的位置的列缺陷单元地址YRA_B0。缺 陷单元地址产生单元226的数目等于对应的第一区块BANKO的列地址的比特数目。缺陷单 元地址产生单元226的操作对于本领域的普通技术人员是明显的，因此省略其进一步的描 述。当缺陷指示信号ΥΑ_Β0被激活时，比较单元240将从缺陷单元地址产生单元2 输出的列缺陷单元地址YRA_B0与外部列地址AYT比较。当外部列地址AYT与列缺陷单元 地址YRA_B0相同时，比较单元240输出冗余使能信号SYEB_0。图3是图2中的传统的熔丝组件222的详细电路图。参照图3，熔丝组件222包括重置单元310、修复检测信号产生单元320和锁存单 元 330。重置单元310响应重置信号WXB_B0将节点A处的修复检测信号REP_DET重置为 逻辑高电平。重置单元310包括PMOS晶体管，在通过该PMOS晶体管的栅极输入逻辑低电平的 重置信号WXB_B0时，该PMOS晶体管将修复检测信号REP_DET重置为供电电压VDD的逻辑 高电平。尽管图3并未示出，但是重置信号WXB_B0是通过组合第一区块BANKO的预充电 命令和激活命令而产生的。该激活命令响应特定的列地址而使能相应单元矩阵用于读操作 或写操作。因此，重置信号WXB_B0在第一区块BANKO的预充电模式期间使能重置单元310。修复检测信号产生单元320响应单元矩阵信号ΧΜΑΤ_Β0<0:η>和熔丝的切割状态产生修复检测信号REP_DET并且将其提供给节点A。单元矩阵信号XMAT_B0〈0:n>表示在第一区块BANKO的激活模式期间使能的用于 读/写操作的单元矩阵。修复检测信号产生单元320包括并联耦合在节点A和地电压(VSQ端子之间的多 个单位熔丝组件320_1 320_n。下面详细描述作为多个单位熔丝组件320_1 320_n的示例的第一单位熔丝组件 320_1。第一单位熔丝组件320_1包括NMOS晶体管，当在该NMOS晶体管的栅极处输入逻辑 高电平的第一单元矩阵信号ΧΜΑΤ_Β0<0>时，该NMOS晶体管将地电压VSS施加到熔丝F_l。 第一单位熔丝组件320_1包括熔丝F_l，该熔丝F_1响应熔丝F_1的切割状态将地电压VSS 从NMOS晶体管施加到节点A。熔丝F_1的切割状态包括切断状态和未切断状态。锁存单元330锁存节点A处的修复检测信号REP_DET，以输出锁存的信号作为第一 区块BANKO的缺陷指示信号ΥΑ_Β0。锁存单元330可以包括使修复检测信号反相并将其锁 存的反相器-锁存器。在相互并联耦合的多个熔丝当中，对应于半导体存储装置的测试期间检测的缺陷 单位单元的熔丝F_1被切断。当单元矩阵信号ΧΜΑΤ_Β0<0:η>的相应一个被使能时，对应于 所选择的单元矩阵的NMOS晶体管导通，由此施加地电压VSS的逻辑低电平信号。然而，当 所选择的单元矩阵包括缺陷单位单元时，由于熔丝处于切断状态，因此修复检测信号REP_ DET保持其逻辑高电平的重置状态。相反地，当所选择的单元矩阵不包括缺陷单位单元时， 由于熔丝处于未切断状态，因此修复检测信号REP_DET具有逻辑低电平并且缺陷指示信号 ΥΑ_Β0具有逻辑低电平。图4是说明图3中的熔丝组件222的操作的时序图。这里，熔丝组件222的操作开 始于重置模式，其中通过逻辑低电平的重置信号WXB_B0将节点A处的修复检测信号REP_ DET重置为逻辑高电平。熔丝组件？_1中包括的NMOS晶体管因逻辑低电平的单元矩阵信号 ΧΜΑΤ_Β0<0>而未导通。因此，由于地电压VSS未被提供给节点A，因此节点A处的修复检测 信号REP_DET基本上保持逻辑高电平。当重置信号WXB_B0变为逻辑高电平时，单元矩阵信号ΧΜΑΤ_Β0<0>从逻辑低电平 变换到逻辑高电平。当NMOS晶体管因逻辑高电平的单元矩阵信号ΧΜΑΤ_Β0<0>而导通时，地电压VSS 被提供给熔丝F_l。当所选择的单元矩阵包括缺陷单位单元时，由于熔丝F_1被切断，因此地电压VSS 未被提供给节点A。节点A处的修复检测信号REP_DET基本上保持先前的逻辑高电平。锁 存单元330输出逻辑高电平的修复检测信号REP_DET作为缺陷指示信号ΥΑ_Β0。相反地，当所选择的单元矩阵不包括缺陷单位单元时，由于熔丝F_1未被切断，因 此地电压VSS被提供给节点A。节点A处的修复检测信号REP_DET从逻辑高电平变换到逻 辑低电平。锁存单元330输出逻辑低电平的修复检测信号REP_DET作为缺陷指示信号YA_ B0。在半导体存储装置中，为了提高生产力，期望减小半导体存储装置的总面积。参照图1 4，传统的区块均包括分立的熔丝组件。因此，尽管传统的熔丝组件 222检测对应的区块中包括的缺陷单元矩阵，但是其不能检测另一区块中包括的缺陷单元矩阵。随着半导体存储装置的尺寸的减小，可以在每个晶片上生产数目更多的半导体存 储装置。然而，由于可以在每个晶片上生产数目更多的半导体存储装置，因此也需要用于替 换缺陷单位单元的数目更多的列冗余电路。因此，用于替换缺陷单位单元的列冗余电路的 数目的这种增加引发了对生产高度集成的半导体存储装置的关注。
发明内容
本发明的实施例涉及提供一种包括列冗余电路的半导体存储装置，该列冗余电路 能够在减小半导体存储装置的总尺寸的同时，支持针对每个单位单元区块的修复操作，其 中相邻的区块共用用于修复缺陷单位单元的熔丝组件。根据本发明的实施例，一种半导体存储装置包括第一区块，其包括多个单元矩 阵；第二区块，其包括多个单元矩阵；和共用的熔丝组件，其由第一和第二区块共用，被配 置为在第一区块或第二区块被使能并且使能的区块中包括缺陷单元矩阵时输出缺陷指示信号。根据本发明的另一实施例，一种半导体存储装置包括多个区块，该些区块包括多 个单元矩阵；和共用的熔丝组件，其由多个区块共用并且被配置为在多个区块中的至少一 个区块被使能并且使能的区块中包括缺陷单元矩阵时输出缺陷指示信号。根据本发明的示例性实施例，相邻区块共用用于修复缺陷单位单元的熔丝组件， 因此使得可以减小器件的总尺寸。通过具有其中相邻区块的列控制区域被设置为相互接触 的堆叠区块结构，相邻区块可以共用列冗余电路。因此，可以减小列冗余电路的尺寸并且可 以实现半导体存储装置的高度集成。
图1示出了说明传统的半导体存储装置的示图。图2是说明图1中的半导体存储装置的传统的列冗余电路的框图。图3是图2中的传统的熔丝组件的详细电路图。图4是说明图3中的传统的熔丝组件的操作的时序图。图5示出了说明根据本发明的实施例的半导体存储装置的示图。图6是图5中的半导体存储装置的列冗余电路的框图。图7是根据本发明的实施例的共用的熔丝组件的电路图。图8是说明图7中的熔丝组件的操作的时序图。图9是根据本发明的另一实施例的共用的熔丝组件的电路图。图10是说明图9中的熔丝组件的操作的时序图。
具体实施例方式下面将参照附图更加详细地描述本发明的示例性实施例。然而，本发明可以具体 化为不同的形式并且不应被解释为限于本文阐述的实施例。相反地，这些实施例被提供以 使本公开内容是详尽的和完整的，并且将向本领域的技术人员全面地传达本发明的范围。 在本公开内容通篇中，在本发明的不同的附图和实施例中类似的附图标记表示类似的部件。根据本发明的示例性实施例，具有堆叠区块结构的半导体存储装置被设计为减小 半导体存储装置的总面积。在堆叠区块结构中，半导体存储装置中的多个区块的相邻区块 的行控制区域或列控制区域被设置为相互接触。图5示出了说明根据本发明的实施例的具有堆叠区块结构的半导体存储装置的 示图。参照图5，在具有堆叠区块结构的半导体存储装置中，列控制区域被设置为相互接 触。此外，列控制区域包括用于对从单位单元输出的数据解码的列解码器YDEC和用于修复 缺陷单位单元的列冗余电路。列冗余电路由第一区块BANKO和第二区块BANKl共用。半导体存储装置包括多个区块，每个区块配备有多个单位单元。当输入用于访问 缺陷单位单元的地址时，两个或更多个区块共用用于修复缺陷单位单元的列冗余电路。两个相邻区块共用图5中说明的半导体存储装置的列控制区域中包括的列冗余 电路。更具体地，列冗余电路耦合至上区块和下区块两者。上区块和下区块被称为“第一区 块ΒΑΝΚ0”和“第二区块BANK1”。较之图1的传统的半导体存储装置，其中在各相应区块中 包括对应于列地址的分立的列冗余电路，图5的半导体存储装置中的两个相邻的区块共用 对应于列地址的列冗余电路。如上文所述，在半导体存储装置的制造之后，当配置有多个单位单元的区块的特 定单位单元中出现缺陷时，列冗余电路用于替换缺陷单元。由于区块中的缺陷单位单元出 现在不同的位置，因此缺陷单位单元极少出现在两个相邻区块的相同位置。因此，当两个相 邻的区块共用列冗余电路时，可以将列冗余电路的有效尺寸减少到一半。因此，根据本发明 的示例性实施例的半导体存储装置将两个相邻的区块中缺陷单位单元的数据存储在一个 共同列冗余电路中，并且在用于访问数据的输入地址对应于缺陷单位单元时修复缺陷单位 单元。通过将该列冗余电路安置在两个相邻的区块之间，半导体存储装置中的列冗余电路 的总体尺寸被减小。图6是图5中的第一区块BANKO和第二区块BANKl共用的列冗余电路的框图。参照图6，第一和第二区块BANKO和BANKl共用的列冗余电路包括熔丝单元600和 比较单元650。熔丝单元600包括共用的熔丝组件610和缺陷单元地址产生单元620。共用的熔丝组件610接收第一重置信号WXPB_B0和第二重置信号WXPB_B1、第一 单元矩阵信号XMAT_B0<0:n>和第二单元矩阵信号ΧΜΑΤ_Β1<0:η>、以及第一区块使能信号 WLCPB_LAT_B0 和第二区块使能信号 WLCPB_LAT_B1。共用的熔丝组件610基于第一和第二重置信号WXPB_B0和WXPB_B1产生图7中 示出的修复检测信号REP_DET，并且响应第一和第二区块使能信号WLCPB_LAT_B0和WXPB_ LAT_B1输出修复检测信号REP_DET作为第一缺陷指示信号ΥΑ_Β0或第二缺陷指示信号YA_ Bi。当第一和第二区块BANKO或BANKl进入预充电模式时第一和第二重置信号WXPB_ BO和WXPB_B1被激活，以重置修复检测信号REP_DET。第一和第二单元矩阵信号XMAT_ Β0<0:η>和ΧΜΑΤ_Β1<0:η>被激活，以指示在第一区块BANKO和第二区块BANKl中的单元矩 阵中选择的被选单元矩阵。修复检测信号REP_DET指示在对应于第一和第二单元矩阵信号ΧΜΑΤ_Β0<0:η>和ΧΜΑΤ_Β1<0:η>的被选单元矩阵中存在缺陷单位单元。当第一和第二区块 BANKO和BANKl被分别使能时，第一和第二区块使能信号WXPB_LAT_B0和WXPB_LAT_B1被 激活。第一和第二缺陷指示信号ΥΑ_Β0和YA_B1指示在区块BANKO和BANKl的相应一个中 存在缺陷单元矩阵。缺陷单元地址产生单元620接收第一和第二单元矩阵信号ΧΜΑΤ_Β0<0:η>和XMAT_ Β1<0:η>以及第一和第二区块使能信号WLCPB_LAT_B0和WXPB_LAT_B1。缺陷单元地址产生单元620向比较单元650输出指示缺陷单位单元的地址的列缺 陷单元地址YRA。当第一和第二缺陷指示信号ΥΑ_Β0和YA_B1中任何信号被激活时，比较单元650 将来自缺陷单元地址产生单元620的列缺陷单元地址与外部列地址AYT比较。当外部列地 址AYT与列缺陷单元地址YRA相同时，比较单元650输出第一和第二冗余使能信号SYEB_0 和SYEB_1。缺陷单元地址产生单元620和比较单元650的操作对于本领域的技术人员是明 显的并且因此省略其描述。图7是根据本发明的第一实施例的共用的熔丝组件的电路图。根据本发明的第一实施例的共用的熔丝组件被称为“共用的熔丝组件610A”。参照图7，共用的熔丝组件610A包括重置单元710、修复检测信号产生单元720、第 一锁存单元730、第一缺陷指示信号输出单元740和第二缺陷指示信号输出单元750。在任何区块BANKO或BANKl的预充电模式期间，重置单元710将节点A处的修复 检测信号REP_DET重置到逻辑高电平。重置单元710包括第一 PMOS晶体管MPl和第二 PMOS晶体管MP2。当在第一 PMOS 晶体管MPl的栅极处输入逻辑低电平的第一重置信号WXPB_B0时，第一 PMOS晶体管MPl将 修复检测信号REP_DET重置到供电电压VDD的逻辑高电平。当在第二 PMOS晶体管MP2的 栅极处输入逻辑低电平的第二重置信号WXPB_B1时，第二 PMOS晶体管MP2将修复检测信 号REP_DET重置到供电电压VDD的逻辑高电平。尽管图6没有示出，但是通过组合任何区块BANKO或BANKl的预充电命令和激活 命令可以产生第一和第二重置信号WXPB_B0和WXPB_B1。因此，第一和第二重置信号WLCPB_B0和WLCPB_B1在任何区块BANKO或BANKl的 预充电模式期间使能重置单元710。激活命令响应特定列地址使能对应的单元矩阵用于读 操作或写操作。修复检测信号产生单元720响应第一和第二单元矩阵信号ΧΜΑΤ_Β0<0:η>和XMAT_ Β1<0:η>和多个熔丝F_1 F_n的切割状态产生修复检测信号REP_DET并且将其提供给节 点A。修复检测信号产生单元720包括并联耦合在节点A和地电压(VSQ端子之间的多 个单位熔丝组件720_1 720_n。下面详细描述作为多个单位熔丝组件720_1 720_n的示例的第一单位熔丝组件 720_1。第一单位熔丝组件720_1包括传输门TG_1和熔丝F_l。当在传输门TG_1的栅极处输入逻辑高电平的任何单元矩阵信号ΧΜΑΤ_Β0<0>或 ΧΜΑΤ_ΒΚ0>时，传输门TG_1向熔丝F_1施加地电压VSS。熔丝F_1响应熔丝F_1的切割状 态将来自传输门TG_1的地电压VSS施加到节点Α。熔丝F_1的切割状态包括切断状态和未切断状态。第一锁存单元730包括反相器-锁存器，该反相器-锁存器使节点A处的脉冲信 号的修复检测信号REP_DET反相并锁存，以向第一缺陷指示信号输出单元740或第二缺陷 指示信号输出单元750输出反相的修复检测信号/REP_DET。第一缺陷指示信号输出单元740包括第一缺陷指示信号产生单元741和第二锁存 单元742。第一缺陷指示信号输出单元740响应第一区块使能信号WXPB_LAT_B0输出反 相的修复检测信号/REP_DET的反相信号作为第一缺陷指示信号ΥΑ_Β0。当第一区块BANKO 被使能时激活第一区块使能信号WXPB_LAT_B0。第一缺陷指示信号产生单元741响应第一区块使能信号WXPB_LAT_B0向第二锁 存单元742输出反相的修复检测信号/REP_DET。第二锁存单元742包括反相器-锁存器， 其使反相的修复检测信号/REP_DET反相并锁存，以输出反相的修复检测信号/REP_DET的 反相信号作为第一缺陷指示信号ΥΑ_Β0。第二缺陷指示信号输出单元750包括第二缺陷指示信号产生单元751和第三锁存 单元752。第二缺陷指示信号输出单元750响应第二区块使能信号WXPB_LAT_B1输出反相 的修复检测信号/REP_DET作为第二缺陷指示信号YA_B1。当第二区块BANKl被使能时激活 第二区块使能信号WXPB_LAT_B1。第二缺陷指示信号产生单元751响应第二区块使能信号WXPB_LAT_B1向第三锁 存单元752输出反相的修复检测信号/REP_DET。第三锁存单元752包括反相器-锁存器， 其使反相的修复检测信号/REP_DET反相并锁存，以输出反相的修复检测信号/REP_DET的 反相信号作为第二缺陷指示信号YA_B1。第一和第二区块使能信号WLCPB_LAT_B0和WLCPB_LAT_B1是脉冲信号。为了在第 一和第二区块使能信号WLCPB_LAT_B0和WLCPB_LAT_B1的脉冲信号被激活时锁存被短时间 激活的反相的修复检测信号/REP_DET，需要第二和第三锁存单元742和752。对应于在半导体存储装置的测试期间检测到的缺陷单位单元的熔丝F_1被切断。 在输入单元矩阵信号ΧΜΑΤ_Β0<0>时，对应于所选择的单元矩阵的传输门TG_1导通，由此将 地电压VSS的逻辑低电平信号施加到熔丝？_1。然而，当所选择的单元矩阵包括缺陷单位单 元时，由于熔丝处于切断状态，因此修复检测信号REP_DET基本上保持其逻辑高电平的重 置状态。相反地，当所选择的单元矩阵不包括缺陷单位单元时，由于熔丝处于未切断状态， 因此修复检测信号REP_DET具有逻辑低电平并且缺陷指示信号ΥΑ_Β0具有逻辑低电平。由于共用的熔丝组件6IOA接收第一和第二单元矩阵信号ΧΜΑΤ_Β0<0:η>和XMAT_ Β1<0:η>并且响应第一和第二区块使能信号WLCPB_LAT_B0和WLCPB_LAT_B1产生第一和第 二缺陷指示信号ΥΑ_Β0和YA_B1，因此共用的熔丝组件610A可由第一区块BANKO和第二区 块BANKl共用。图8是描述图7中的共用的熔丝组件6IOA的操作的时序图。共用的熔丝组件610A的操作可以开始于重置模式，其中节点A处的修复检测信号 REP_DET通过具有逻辑高电平的第一重置信号WXB_B0或第二重置信号WXB_B1被重置为 逻辑高电平。此时，当第一单元矩阵信号ΧΜΑΤ_Β0<0>被激活到逻辑高电平时，逻辑低电平的地 电压VSS被提供给熔丝F_l。
当对应于第一单元矩阵信号ΧΜΑΤ_Β0<0>的单元矩阵不包括缺陷单位单元时，熔 丝F_1未被切断。地电压VSS通过熔丝F_1被提供给节点A处的修复检测信号REP_DET。 修复检测信号REP_DET从重置模式期间获得的逻辑高电平变换到因通过熔丝F_1提供的地 电压VSS导致的逻辑低电平。响应使能第一区块BANKO的逻辑高电平的第一区块使能信号 WLCPB_LAT_B0输出逻辑低电平的修复检测信号REP_DET，作为逻辑低电平的第一缺陷指示 信号ΥΑ_Β0。相反地，当对应于第一单元矩阵信号ΧΜΑΤ_Β0<0:η>的单元矩阵包括缺陷单位单 元时，熔丝F_1被切断。防止地电压VSS被提供给节点A而影响修复检测信号REP_DET。 因此，修复检测信号REP_DET基本上保持具有逻辑高电平的重置模式。响应使能第一区块 BANKO的逻辑高电平的第一区块使能信号WLCPB_LAT_B0输出逻辑高电平的修复检测信号 REP.DET,作为逻辑高电平的第一缺陷指示信号ΥΑ_Β0。两个相邻的区块被同时使能是罕见的，这是因为同时使能可能引发诸如数据冲突 的内部操作中的错误。根据示例，第一区块BANKO和第二区块BANKl可以利用对应于tRRD 的延迟(其是行到行的延迟)被顺序使能。这里，关于第二区块BANKl中包括的缺陷单元矩阵的共用的熔丝组件610A的操作 与第一区块BANKO相同，并且因此省略其更详细的描述。图9是根据本发明的第二实施例的共用的熔丝组件的电路图。根据本发明的第二实施例的共用的熔丝组件被称为“共用的熔丝组件610B”。参照图9，熔丝组件6IOB包括重置单元710、修复检测信号产生单元920和第一锁 存单元730、第一缺陷指示信号输出单元740和第二缺陷指示信号输出单元750。修复检测信号产生单元920响应例如第一和第二单元矩阵信号ΧΜΑΤ_Β0<0:η>和 ΧΜΑΤ_ΒΚ0:η>以及熔丝F_1 F_n的切割状态，产生修复检测信号REP_DET并且向节点A 输出修复检测信号REP_DET。熔丝F_1的切割状态包括切断状态和未切断状态。修复检测信号产生单元920包括并联耦合在节点A和地电压端子之间的多个单位 熔丝组件920_1 920_n。下面详细描述作为多个单位熔丝组件920_1 920_n的示例的第一单位熔丝组件 920_1。第一单位熔丝组件920_1包括组合单元矩阵信号产生单元921_1、NM0S晶体管NM_1 和熔丝F_l。组合单元矩阵信号产生单元921_1通过使用接收的第一和第二单元矩阵信号 ΧΜΑΤ_Β0<0:η> 和 ΧΜΑΤ_Β1<0:η> 产生组合单元矩阵信号 XMAT_B01<0:n>。例如，组合单元矩阵信号产生单元921_1包括或非(NOR)门N0R_1和反相器IVl。 或非门N0R_1执行第一和第二单元矩阵信号ΧΜΑΤ_Β0<0>和XMAT_B1<0>的或非运算。反 相器IVl使或非门N0R_1的输出反相并且输出反相的输出作为组合单元矩阵信号XMAT_ B01<0>。当在NMOS晶体管匪1的栅极处输入高电平的组合单元矩阵信号XMAT_B01<0>时， NMOS晶体管匪1向熔丝F_1施加地电压VSS。熔丝F_1响应熔丝F_1的切割状态将地电压 VSS从匪OS晶体管匪1施加到节点A。当第一和第二单元矩阵信号ΧΜΑΤ_Β0<0>和XMAT_B1<0>中的至少一个具有逻辑高 电平时，组合单元矩阵信号XMAT_B01<0>具有逻辑高电平。相同的关系应用于其他组合单元矩阵信号XMAT_B01<1 :n>与第一和第二单元矩阵信号XMAT_B0<1 :n>和XMAT_B1<1 :n>之 间。这里，除了组合单元矩阵信号产生单元921_1之外，共用的熔丝组件610B具有与 共用的熔丝组件610A相同的配置，并且因此省略其更详细的描述。图10是说明图9中的共用的熔丝组件6IOB的操作的时序图。参照图9，通过第一和第二单元矩阵信号XMAT_B0<0 n>和XMAT_B1<0 n>的或非运 算产生组合单元矩阵信号XMAT_B01<0:n>。当第一和第二单元矩阵信号ΧΜΑΤ_Β0<0:η>和ΧΜΑΤ_Β1<0:η>中的至少一个具有逻 辑高电平时，组合单元矩阵信号XMAT_B01<0:n>具有逻辑高电平。因此，时序图中的组合单元矩阵信号XMAT_B01<0:n>的激活部分基本上与第一和 第二单元矩阵信号ΧΜΑΤ_Β0<0:η>和ΧΜΑΤ_Β1<0:η>的激活部分的组合相同。因此，除了组 合单元矩阵信号XMAT_B01<0:n>的使用之外，关于图9中的共用的熔丝组件610B的时序图 与关于图7中的共用的熔丝组件610A的时序图相同，并且因此省略其更详细的描述。如果多个缺陷指示信号输出单元的数目等于多个区块的数目，重置单元710中包 括的多个晶体管的数目等于多个区块的数目并且或非门N0R_1执行多个区块的多个单元 矩阵信号ΧΜΑΤ_Β0η<0:η>的或非运算，则共用的熔丝组件610B可由多个区块以及第一和第 二区块BANKO和BANKl共用。如上文所述，根据本发明的示例性实施例，使用其中相邻区块的列控制区域被设 置为相互接触的堆叠区块结构，其中用于两个相邻区块的列冗余电路的数目可以减少到一 半并且因此可以实现由列冗余电路占用的半导体存储装置的总面积的减少。即使使用数目减少的列冗余电路，仍可以支持缺陷修复操作。通过有效地使用熔 丝组件，可以有效地使用列冗余电路。根据本发明的示例性实施例，在其中两个相邻区块的列控制区域被设置为相互接 触的堆叠区块结构中，两个相邻区块共用一个共用的熔丝组件以减少总的列冗余电路的数 目，并且因此可以减少半导体存储装置的总体尺寸。再者，即使列冗余电路的总数目减少，本发明的半导体存储装置仍可以支持缺陷 修复操作。尽管已针对特定实施例描述了本发明，但是对于本领域的技术人员显见的是，在 不偏离如所附权利要求中限定的本发明的精神和范围的前提下，可以进行多种修改和改变。
权利要求
1.一种半导体存储装置，包括第一区块，其包括多个单元矩阵；第二区块，其包括多个单元矩阵；和共用的熔丝组件，其由第一和第二区块共用，被配置为在所述第一区块或所述第二区 块被使能并且在使能的区块中存在缺陷单元矩阵时输出缺陷指示信号。
2.如权利要求1所述的半导体存储装置，其中所述共用的熔丝组件包括修复检测信号产生单元，其被配置为响应对应于所述第一区块的第一单元矩阵信号或 者所述第二区块的第二单元矩阵信号的熔丝切割状态产生修复检测信号；第一缺陷指示信号输出单元，其被配置为在第一区块使能信号被激活时输出所述修复 检测信号作为所述第一区块的第一缺陷指示信号；和第二缺陷指示信号输出单元，其被配置为在第二区块使能信号被激活时输出所述修复 检测信号作为所述第二区块的第二缺陷指示信号。
3.如权利要求2所述的半导体存储装置，其中所述共用的熔丝组件进一步包括第一锁存单元，其耦合在所述修复检测信号产生单元与第一和第二缺陷指示信号输出 单元之间并且被配置为锁存脉冲信号的所述修复检测信号。
4.如权利要求2所述的半导体存储装置，其中第一和第二缺陷指示信号输出单元的每 一个包括第二锁存单元，其被配置为在所述第一区块使能信号被激活时锁存所述修复检测信 号；和第三锁存单元，其被配置为在脉冲信号的所述第二区块使能信号被激活时锁存所述修 复检测信号。
5.如权利要求2所述的半导体存储装置，其中所述共用的熔丝组件进一步包括重置单元，其被配置为在所述第一区块或所述第二区块进入预充电模式时将所述修复 检测信号重置到第一逻辑电平。
6.如权利要求5所述的半导体存储装置，其中所述重置单元包括；第一晶体管，其被配置为在所述第一区块进入预充电模式时将所述修复检测信号重置 到第一逻辑电平；和第二晶体管，其被配置为在所述第二区块进入预充电模式时将所述修复检测信号重置 到第一逻辑电平。
7.如权利要求2所述的半导体存储装置，其中所述修复检测信号产生单元包括单元矩阵信号传输单元，其被配置为响应所述第一单元矩阵信号或所述第二单元矩阵 信号将具有第二逻辑电平的电压传输到熔丝；和熔丝，其被配置为在对应于所述第一单元矩阵信号或所述第二单元矩阵信号的单元矩 阵有缺陷时被切断，并且在所述熔丝切断时保持所述修复检测信号的第一逻辑电平。
8.如权利要求7所述的半导体存储装置，其中所述单元矩阵信号传输单元包括传输门，其被配置为响应所述第一单元矩阵信号或所述第二单元矩阵信号向所述熔丝 传输具有第二逻辑电平的电压。
9.如权利要求7所述的半导体存储装置，其中所述单元矩阵信号传输单元包括组合单元矩阵信号产生单元，其被配置为在第一和第二单元矩阵信号中的至少一个具有第一逻辑电平时产生具有第一逻辑电平的组合单元矩阵信号；和第三晶体管，其被配置为响应所述组合单元矩阵信号向所述熔丝传输具有第二逻辑电 平的电压。
10.如权利要求9所述的半导体存储装置，其中所述组合单元矩阵信号产生单元包括 或非门，其被配置为对所述第一单元矩阵信号和所述第二单元矩阵信号执行或非运算；和反相器，其被配置为使所述或非门的输出反相并且输出经反相的输出作为具有第一逻 辑电平的所述组合单元矩阵信号。
11.如权利要求1所述的半导体存储装置，其中所述第一和第二区块具有其中第一和 第二区块的列控制区域相互接触的堆叠区块结构。
12.如权利要求1所述的半导体存储装置，其中所述第一和第二区块利用对应于行到 行的延迟(tRRD)的延迟被顺序使能。
13.一种半导体存储装置，包括 多个区块，其包括多个单元矩阵；和共用的熔丝组件，其由所述多个区块共用并且被配置为在所述多个区块中的至少一个 被使能并且使能的区块中包括缺陷单元矩阵时输出缺陷指示信号。
14.如权利要求13所述的半导体存储装置，其中所述共用的熔丝组件包括修复检测信号产生单元，其被配置为在输入所述多个区块中使能的区块的单元矩阵信 号时，响应对应于所述使能的区块的所述单元矩阵信号的熔丝的切割状态产生修复检测信 号；多个缺陷指示信号输出单元，其被配置为在所述使能的区块的区块使能信号被激活时 输出所述修复检测信号作为所述使能的区块的所述缺陷指示信号，其中所述多个缺陷指示信号输出单元的数目等于所述多个区块的数目。
15.如权利要求14所述的半导体存储装置，其中所述共用的熔丝组件包括第一锁存单元，其耦合在所述修复检测信号产生单元和所述多个缺陷指示信号输出单 元之间并且被配置为锁存所述修复检测信号。
16.如权利要求14所述的半导体存储装置，其中每个所述缺陷指示信号输出单元包括锁存单元，其被配置为在各自的区块使能信号被激活时锁存所述修复检测信号。
17.如权利要求14所述的半导体存储装置，其中所述共用的熔丝组件进一步包括重置单元，其被配置为在所述使能的区块进入预充电模式时将所述修复检测信号重置 到第一逻辑电平。
18.如权利要求17所述的半导体存储装置，其中所述重置单元包括多个晶体管，其被配置为在区块进入预充电模式时将所述修复检测信号重置到第一逻 辑电平，其中所述多个晶体管的数目等于所述多个区块的数目。
19.如权利要求14所述的半导体存储装置，其中所述修复检测信号产生单元包括单元矩阵信号传输单元，其被配置为响应所述使能的区块的所述单元矩阵信号将具有 第二逻辑电平的电压传输到所述熔丝；和熔丝，其被配置为在对应于所述单元矩阵信号的单元矩阵有缺陷时被切断并且在所述 熔丝切断时保持所述修复检测信号的第一逻辑电平。
20.如权利要求19所述的半导体存储装置，其中所述单元矩阵信号传输单元包括组合单元矩阵信号产生单元，其被配置为当多个所述单元矩阵信号中的至少一个具有 第一逻辑电平时产生具有第一逻辑电平的组合单元矩阵信号；和第三晶体管，其被配置为响应所述组合单元矩阵信号向所述熔丝传输具有第二逻辑电 平的电压。
21.如权利要求20所述的半导体存储装置，其中所述组合单元矩阵信号产生单元包括或非门，其被配置为对所述多个单元矩阵信号执行或非运算；和 反相器，其被配置为使所述或非门的输出反相并且输出反相的输出作为具有第一逻辑 电平的所述组合单元矩阵信号。
全文摘要
本发明涉及一种具有用于修复缺陷单位单元的冗余电路的半导体存储装置。该半导体存储装置包括第一区块，其包括多个单元矩阵；第二区块，其包括多个单元矩阵；和共用的熔丝组件，其由第一和第二区块共用，被配置为在第一区块或第二区块被使能并且使能的区块中包括缺陷单元矩阵时输出缺陷指示信号。
文档编号G11C17/18GK102110476SQ201010141479
公开日2011年6月29日 申请日期2010年3月26日 优先权日2009年12月29日
发明者权奇昌, 金贵东 申请人:海力士半导体有限公司