专利名称：存储器电路及其控制电路装置的制作方法
技术领域：
本发明大体涉及电子电路，尤其涉及具有字线驱动器与电平偏移器的存储器电路。
背景技术：
一般来说，存储器的字线驱动器具有多重电压电平，可与电平偏移器配合以对存 储器中的存储器单元进行读取或写入。存储器单元与字线驱动器会采用较存储器中其他电 子元件高的电压，目的在达成高速性能及数据可靠度。存储器的其他电子元件会采用较存 储器单元与字线驱动器低的电压，目的在减少漏电流造成的损耗。传统上，电平偏移器与字线驱动器存在两种实施方式。第一种方式，是在各个字线 驱动器上使用一电平偏移器，而第二种方式，是在存储器进行主要控制时采用电平偏移器。 两种方式皆需在存储器中采用大量的电平偏移器，因而占用较大的面积。此外，这些方法仍 会因为电平偏移器的栅延迟以及漏电流损耗的关系而遭遇速度效能不佳的问题。因此，业界需要一种改良的字线驱动器结构。
发明内容
为克服上述现有技术的缺陷，本发明提供一种电路装置，包括一区域控制电路， 具有一电平偏移器，其中该电平偏移器将该第一地址信号由一第一电压电平偏移至一第二 电压电平，以回应所接受的一第一地址信号，该区域控制电路可提供一准偏移过的第一地 址信号；以及一字线驱动器，具有至少一输入以及一输出，该至少一输入用以接收多个地址 信号，其中该至少一输入包括一第一输入，用以耦接至该区域控制电路以接收该准偏移过 的第一地址信号，而该输出电性耦接至一存储器单元阵列的一字线。本发明另提供一种存储器电路包括一区域控制电路，具有一电平偏移器，其中该 电平偏移器将该第一地址信号由一第一电压电平偏移至一第二电压电平，以回应所接受的 一第一地址信号，该区域控制电路可提供一准偏移过的第一地址信号；一字线驱动器，具有 至少一输入，用以接收多个地址信号，其中该至少一输入包括一第一输入，该第一输入用以 自该电平偏移器接收该准偏移过的地址信号；以及一存储器单元阵列，具有一字线，其耦接 至该字线驱动器的一输出。本发明另提供一种字线驱动器包括至少一输入，用以接收多个地址信号，其中该 至少一输入以及一输出，该至少一输入包括一第一输入，其耦接至一区域控制电路以接收 一准偏移过的第一地址信号，而该输出电性耦接至一存储器单元阵列的一字线，其中该区 域控制电路包括一电平偏移器，其中该电平偏移器将该第一地址信号由一第一电压电平偏 移至一第二电压电平，以回应所接受的一第一地址信号，进而提供一准偏移过的第一地址 信号。本发明的电路结构透过在区域控制电路上使用电平偏移器，可减少双电源存储器 装置中使用电平偏移器的数量。
图1为依照本发明一实施例具有一字线驱动器125的系统100的方框图。图2为依照本发明一实施例，在区域控制电路220、225上具有电平偏移器210、215 的存储器115的方框图。图3为依照本发明一实施例，在区域控制电路220、225上具有电平偏移器210、215 的存储器115的方框图。图4为依照本发明一实施例的一存储器电路图，该存储器在区域控制电路225与 双栅延迟字线驱动器405、410、415上具有电平偏移器215。图5为依照本发明一实施例的存储器的电路图，该存储器在区域控制电路225上 具有电平偏移器215，并具有一四栅延迟字线驱动器570。其中，附图标记说明如下100 系统；110 处理装置；115 存储器；120 使用者界面装置；125 字线驱动器；150 区域界面；205 主控制器；210 电平偏移器；215 电平偏移器；220、225 区域控制电路；230、2；35 字线驱动器阵列；260、265、270、275 存储器单元阵列；280、285 区域输入输出阵列；290、295 输入输出阵列；305 解码级；405,410,415 字线驱动器；420,425 存储器单元；430、4；35、440、445、450、455 存储器单元；505,510 PMOS 晶体管；515、520 NMOS 晶体管；525 PMOS 晶体管；530、540、550、565 NMOS 晶体管；535,545,555,560 PMOS 晶体管。
具体实施例方式下文为介绍本发明的最佳实施例。各实施例用以说明本发明的原理，但非用以限 制本发明。本发明的范围当以随附的权利要求为准。
首先，本文将以
本发明的范例系统。虽然本文将详细地介绍这些系统，但 此举仅为方便说明，系统仍可存在其他的变型。在介绍范例系统后，将继续说明区域控制电 路中具有电平偏移器的电路。图1为依照本发明一实施例具有一字线驱动器125的系统100的方框图。系统100 可为一般计算机上所使用的结构。该系统100包括一处理装置110、存储器115、以及一个 至多个使用者界面装置120，皆连接至一区域界面150 (例如一总线)。处理装置110包括 各种客制或商用处理器、中央处理器(central processing unit，CPU)、一般计算机上各处 理器间的辅助处理器、微处理器所构成的半导体(以微芯片的形式存在)、或巨处理器。存 储器115包括易失性存储器元件(例如随机存取存储器(RAM) :DRAM、SRAM等等))以及非 易失性存储器元件(例如ROM、硬盘、磁带、⑶ROM等等)或上述的组合。使用者(例如管理者)可利用使用者界面装置120与系统100互动。系统100 可以是服务器计算机或相似装置，使用者界面装置包括一般个人计算机所使用的键盘或鼠 标。一般而言，存储器115存有各种程序(软件或固件)，包括操作系统(0/S)。该0/S 控制程序的执行，并提供排程、输出入控制、文件与数据管理、存储器管理、通信控制以及相 关服务。存储器115的结构包括字线驱动器125，本文将配合图2至图5进一步说明之。图2与图3为依照本发明一实施例，在区域控制电路220、225上具有电平偏移器 210、215的存储器115的方框图。在此例中，存储器115可为一 SRAM。存储器115包括一 主控制器205，其将信号^1￡1[化0]、^113_:0]、与^1(3[1^:0]传送至字线驱动器阵列230、235 以及区域控制电路220、225。参照图3，wda
耦接至字线驱动器230A、230C、235A、235C的 wda输入；wda[l]耦接至字线驱动器230B、230D、235B，2;35D的wda输入；wdb
耦接至字 线驱动器 230A、230B、2;35A、235B 的 wdb 输入；wdb[l]耦接至字线驱动器 230C、230D、2;35C、 235D的wdb输入；wdC
耦接至字线驱动器230A、230B、230C、230D的wdb输入；而wdC[l] 耦接至字线驱动器235A、2!35B、235C、2;35D的wdb输入。—般来说，主控制器205的功能在于控制存储器115的运行，例如，读取/写入功 能、字线驱动器的地址预解码、芯片使能/禁能、自定时产信号产生、以及主要输入/输出 (I/O)阵列四0、295与其他I/O阵列间的通信。区域控制电路220、225的功能在于控制区域 输入/输出(I/O)阵列观0、285进行区域位元线预充电、写入通道栅(write pass gate), 以及感测放大器的使能。区域控制电路220、225具有电平偏移器210、215，用以将地址信号wdc[L:0]提 升至较高的操作电压cvdd(图4)以回应所接收的高态信号(例如“1”态)。电平偏移器 210,215将电平偏移过的地址信号wdclv提供至字线驱动器阵列230、235。字线驱动器阵 列230、235对地址信号wda[N:0]、wdb [M:0]、wdc[L:0]、wdclv进行处理以将存储器单元阵 列沈0、沈5、270、275的至少一字线予以解码。解码后的字线驱动器将字线开启以供存储器 读写。字线驱动器阵列230、235更分别包括解码级305(图幻。下文将配合图4、图5进一 步说明电平偏移器210、215与字线驱动器阵列230、235。本文中，地址信号wdc[L:0]命令区域控制电路220、225与字线驱动器阵列230、 235开启或关闭存储器单元阵列260、265、270、275。地址信号wda[N:0]、wdb[M:0]将使存 储器单元阵列沈0，沈5中的字线被选取。虽然图2至图5仅以三个地址信号wda[N:0]、wdb [M 0]、wdc [L 0]为例，但本领域技术人员可了解到，本发明的电路及装置可采用任何数 目的地址信号，例如使用8或16个地址信号。区域控制电路220、225包括各个电平偏移器210、215。区域控制电路220、225采 用区域输入输出阵列观0、观5以分别对存储器单元阵列沈0、沈5、270、275进行通信。输入 输出阵列四0、295用以接收储存于存储器单元阵列沈0、沈5、270、275的信息或将其传送至 如处理装置110或使用者界面装置120(图1)等其他电子元件。此处仅简述系统中的区域 输入输出阵列观0、285与输入输出阵列四0、四5。本文现将着重说明字线驱动器阵列230、 235中字线驱动器的实施例，其中，所述多个字线驱动器电性耦接至区域控制电路220、225 的电平偏移器210、215。图4为依照本发明一实施例的一存储器电路图，该存储器在区域控制电路225与 双栅延迟(two-gate delay)字线驱动器405、410、415上具有电平偏移器215。图中，字线 驱动器405为一双栅延迟字线驱动器，其一般用于高性能存储器，并且不会对双轨应用造 成时脉冲击(time impact)。第一栅包括PMOS晶体管460、465与匪OS晶体管485、490、 495。第二栅包括PMOS晶体管470、475与NMOS晶体管480。PMOS晶体管460的源极电性耦接至一电压源cvdd。PMOS晶体管460、465与NMOS 晶体管485、490及495彼此串联。PMOS晶体管460、465与NMOS晶体管485、490及495的 栅极分别电性耦接至电平偏移器215的输出、地址信号wdc[L]、地址信号wda[N]，、地址信 号wdb [M]，以及地址信号wdc [L]。PMOS晶体管475与NMOS晶体管480作为反相器之用，该 反向器的输入与输出分别耦接至PMOS晶体管470的漏极与栅极。PMOS晶体管的源极470 电性耦接至电压源cvdd。当地址信号wda[N]、wdb [M]以及wdc [L]为高态信号(例如“ 1 ”态)时，PMOS晶 体管460、465将回应高态信号而关闭，而NMOS晶体管485、490与495将回应高态信号的而 开启，并将节点477下拉至一低态信号(例如“0”态)。由于PMOS晶体管465并未从电平 偏移器215接收地址信号wdc，因此电平偏移器215对字线的上升缘的时脉冲击有限，甚至 不会造成影响。然而，电平偏移器215的栅延迟将影响字线的下降缘。当节点477具有一 低态信号时，字线驱动器405第二栅上的反相器会将该低态信号反相成一与电压源cvdd电 平相同的高态信号(WL[N]上)，可用以开启存储器单元阵列沈0、沈5。当字线驱动器405从地址信号wdc [L]接收一低态信号(例如“0”态)时，字线驱 动器405会回应该低态信号而关闭，并使存储器单元阵列沈0、沈5因而关闭。电平偏移器 215并未将地址信号wdc [L]的低态信号偏移至cvdd。相反地，电平偏移器215将该低态信 号传递至PMOS晶体管460。PMOS晶体管460、465分别透过电平偏移器215以及主要控制 器205而自地址信号wdc[L]上接收低态信号。因应所接收的高态信号，PMOS晶体管460， 465将充电节点477而使其电平拉高至电压源cvdd。当节点477为高态时，，字线驱动器 405第二栅的反相器会将高态信号反相成一低态信号存储器单元阵列沈0、沈5的字线(即 WL[N])，可用以关闭存储器单元阵列沈0、沈5。借由在区域控制电路225上使用一单一电平偏移器215，区域控制电路225可与字 线驱动器阵列235的字线驱动器405、410、415以及其他字线驱动器进行沟通，以处理地址 信号wda [N]、wdb [M]、wdc [L]而解码存储器单元阵列沈0、沈5的至少一字线。在此例中，字 线驱动器405、410、415分别耦接至存储器单元430、435、440、445、450、455。值得注意的是，在此图中，存储器单元420、425并未耦接至任何字线驱动器405、410、415，但本领域技术人 员仍可将存储器单元420、425耦接至字线驱动器阵列235的字线驱动器。图5为依照本发明一实施例的存储器的电路图，该存储器在区域控制电路225上 具有电平偏移器215，并具有一四栅延迟(four-gate delay)字线驱动器570。字线驱动器 570为一四栅延迟字线驱动器，一般用于一种不会对双轨应用造成时脉冲击的存储器。解 码级305包括第一级与四栅延迟字线驱动器570的第二级。第一级包括PMOS晶体管505、 510，以及彼此串联的NMOS晶体管515、520。PMOS晶体管505、510的源极电性耦接至电压 源vdd。PMOS晶体管505、510与NMOS晶体管515、520的栅极分别输入地址信号wda[N]与 wdb[M]。解码级305的第二级包括一反相器，其具有PMOS晶体管525与NMOS晶体管530。 节点517电性耦接至第二级的该反相器的输入。本领域技术人员可以了解到，解码级305 可解码两个以上的地址信号wda[N] ,wdb [Μ]，如图5所示。解码级305可为任何使用电压源 vdd的解码器电路，具有减少存储器115漏电流损耗的效果。一般来说，字线驱动器阵列的 各个字线驱动器上皆具一解码级。解码器输入wda[N]与wdb[M]连接至信号wda[N:0]的 一个以及信号wdb [M:0]的一个。第二级上反相器的输出电性耦接至NMOS晶体管540的栅极。字线驱动器的第三级 包括PMOS晶体管535、NM0S晶体管M0，而反相器具有PMOS晶体管545与NMOS晶体管550。 第三级上反相器的输入与输出分别耦接至信号wdclv与NMOS晶体管MO的漏极。PMOS晶 体管535的源极、栅极与漏极分别耦接至电压源cvdd、电平偏移器215的输出，以及NMOS晶 体管MO的漏极。字线驱动器570的第四级与图4字线驱动器405的第二级相似。因此， 字线驱动器570的第四级包括PMOS晶体管555与一反相器，该反相器又具有PMOS晶体管 560与NMOS晶体管565。当地址信号wdc [L]为一高态信号时，具有PMOS晶体管545与NMOS晶体管550的 反相器会将该高态信号反相成低态信号。解码级305接收地址信号wda [N]、wdb [M]并对其 解码，以判断是否应该开启或关闭该NMOS晶体管M0。若NMOS晶体管540被开启，则具有 PMOS晶体管545与NMOS晶体管550的反相器会将低态信号输出至节点577。第四栅上的 反相器会将该低态信号反相成节点WL[N]上的高态信号。若NMOS晶体管540被关闭时，则 因札⑴]起初为低态之故，节点577将被PMOS晶体管555拉高至cvdd。因为地址信号wdc [L]旁路(bypass)于解码级305，故地址信号wda、wdb将通过 解码级305，并且，由于地址信号wdc [L]会在PMOS晶体管545与NMOS晶体管550组成的反 相器上产生高态信号，字线驱动器570可回应的而将字线上升缘输出，故极少、甚至不会出 现因电平偏移器215所造成的栅延迟。当该字线驱动器570进入关闭状态时，节点577将 被充电而拉高至电压源cvdd，其中第四栅的反相器会将该高态信号反相成一低态信号。本文所揭露的电路结构，透过在区域控制电路220、225上使用电平偏移器210、 215，可减少双电源存储器装置中使用电平偏移器的数量。此外，借由将地址信号wdc[L]旁 路至PMOS晶体管465 (如图4所示)，以及将解码级305旁路至具有PMOS晶体管545与NMOS 晶体管550的反相器(如图5所示)，可减少传统上电平偏移器210、215所造成的栅延迟。 特别的是，字线驱动器405、570的输出上升缘极少因电平偏移器210、215而出现栅延迟，甚 至不会有栅延迟；然而，字线驱动器405、570的输出的下降缘会因为电平偏移器210、215而延迟。 本发明虽以优选实施例揭示如上，然而其并非用以限定本发明的范围，任何本领 域技术人员，在不脱离本发明的精神和范围内，当可做些许的更动与润饰，因此本发明的保 护范围当视随附的权利要求所界定的范围为准。
权利要求
1.一种用于存储器电路中的控制电路装置，包括一区域控制电路，具有一电平偏移器，其中该电平偏移器将该第一地址信号由一第一 电压电平偏移至一第二电压电平，以回应所接受的一第一地址信号，该区域控制电路可提 供一准偏移过的第一地址信号；以及一字线驱动器，具有至少一输入以及一输出，该至少一输入用以接收多个地址信号，其 中该至少一输入包括一第一输入，用以耦接至该区域控制电路以接收该准偏移过的第一地 址信号，而该输出电性耦接至一存储器单元阵列的一字线。
2.如权利要求1所述的电路装置，其中该字线驱动器是一双栅延迟字线驱动器。
3.如权利要求2所述的电路装置，其中该双栅延迟字线驱动器包括一第一栅，其具有 一第一晶体管以及一第二晶体管，该第一晶体管用以自该电平偏移器接收该准偏移过的第 一地址信号，该第二晶体管用以接收该第一地址信号，可减少该电平偏移器造成的栅延迟， 其中该第一栅输出一低态信号，以回应自该第一地址信号上接收的一高态信号。
4.如权利要求3所述的电路装置，其中该双栅延迟字线驱动器还包括一第二栅，其具 有一反相器，用以接收该第一栅的输出，其中该第二栅的输出电性耦接至该存储器单元阵 列的该字线。
5.如权利要求1所述的电路装置，其中该字线驱动器是一四栅延迟字线驱动器。
6.如权利要求5所述的电路装置，其中该四栅延迟字线驱动器包括一解码级，该解码 级包括一第一栅以及第二栅，用以接收所述多个地址信号的第二与第三地址信号。
7.如权利要求6所述的电路装置，其中该四栅延迟字线驱动器还包括一第三栅，其具 有一第一晶体管与一第一反相器，用以接收该准偏移过的第一地址信号，进而减少该电平 偏移器造成的栅延迟，其中该第三栅输出一低态信号以回应自该第一地址信号上接收的一 高态信号。
8.如权利要求7所述的电路装置，其中该四栅延迟字线驱动器还包括一第四栅，其具 有一反相器，用以接收该第三栅的输出，其中该第四栅的输出电性耦接至该存储器单元阵 列的该字线。
9.如权利要求1所述的电路装置，其中该字线驱动器更具有第二及第三输入，以接收 所述多个地址信号的第二与第三地址信号。
10.一种存储器电路，包括一区域控制电路，具有一电平偏移器，其中该电平偏移器将该第一地址信号由一第一 电压电平偏移至一第二电压电平，以回应所接受的一第一地址信号，该区域控制电路可提 供一准偏移过的第一地址信号；一字线驱动器，具有至少一输入，用以接收多个地址信号，其中该至少一输入包括一第 一输入，其该第一输入用以自该电平偏移器接收该准偏移过的地址信号；以及一存储器单元阵列，具有一字线，其耦接至该字线驱动器的一输出。
全文摘要
本发明提供一种电路装置，包括一区域控制电路，具有一电平偏移器，其中该电平偏移器将该第一地址信号由一第一电压电平偏移至一第二电压电平，以回应所接受的一第一地址信号，该区域控制电路可提供一准偏移过的第一地址信号；以及一字线驱动器，具有至少一输入以及一输出，该至少一输入用以接收多个地址信号，其中该至少一输入包括一第一输入，用以耦接至该区域控制电路以接收该准偏移过的第一地址信号，而该输出电性耦接至一存储器单元阵列的一字线。本发明透过在区域控制电路上使用电平偏移器，可减少双电源存储器装置中使用电平偏移器的数量。
文档编号G11C7/12GK102148052SQ20101024366
公开日2011年8月10日 申请日期2010年7月30日 优先权日2010年2月9日
发明者乌普·夏拉斯·钱德拉, 吴重毅, 廖宏仁, 李政宏, 郑宏正, 陆崇基, 陈旭顺 申请人:台湾积体电路制造股份有限公司