专利名称：半导体系统及其数据训练方法
技术领域：
本发明涉及半导体系统，更具体而言涉及半导体系统及其数据训练方法。
背景技术：
由于半导体存储器以高速操作，为了准确地交换数据，数据训练对于包括半导体存储器和用于控制半导体存储器的存储器控制器的半导体系统很重要。下面参照图1来描述典型的半导体系统的数据训练方法。图1是说明典型的数据训练方法的流程图。在图1中，执行命令CMD和地址ADD 通道训练。存储器控制器使用地址通道在半导体存储器的多用途寄存器(MPR， Multi-purpose register)中写人 寺定的—据牛莫式(data pattern)。存储器控制器执行读取训练来读取记录在半导体存储器的MPR中的数据，以确定读取数据是否与数据模式匹配，并搜寻读取数据的中心。然后，存储器控制器执行写入训练来经由数据通道写入数据，并根据写入数据是否与读取数据相匹配来调整写入数据和写入选通信号DQS的位置。在完成上述训练过程之后，可以在半导体存储器与存储器控制器之间进行正常的数据读取/写入。 但是，在上述相关技术中，必须在半导体存储器中设置MPR。因此，半导体存储器的电路面积因妮R而增大，数据模式因而受到限制。
发明内容
因此，需要一种可以克服上述问题的改进的半导体系统和方法，即使在不使用多用途寄存器(MPR)的情况下也能够执行数据训练。然而应当理解的是，本发明的一些方面不一定克服所述问题。在以下的内容中，某些方面和具体实施例将会清楚。应当理解的是， 这些方面和实施例仅是示例性的，在广义上而言，本发明在不具有这些方面和实施例的一个或更多个特征的情况下仍可以被实施。在本发明的一个方面中，一种半导体系统包括半导体存储器，被配置为确定在数据模式中是否发生了错误，并产生错误信号；以及存储器控制器，被配置为将数据模式提供至半导体存储器，并利用错误信号来执行针对半导体存储器的数据训练。在本发明的另一个方面中，一种半导体系统包括多个半导体存储器，被配置为响应于训练模式信号来产生错误信号；以及存储器控制器，被配置为产生用于以期望的定时将错误信号激活的训练模式信号，并利用错误信号来执行针对所述半导体存储器中的一个的数据训练。在本发明的另一个方面中，一种包括存储器控制器和半导体存储器的半导体系统的数据训练方法，所述半导体存储器确定在存储器控制器所提供的数据模式中是否发生了错误并将错误信号提供至存储器控制器，所述数据训练方法包括以下步骤错误信号训练步骤，其中存储器控制器检测从半导体存储器输出的错误信号的激活时间点；以及写入数据训练步骤，其中存储器控制器通过将数据模式从所检测到的错误信号的激活时间点移位，来检测错误信号的去激活持续时间。在本发明的又一个方面中，一种包括存储器控制器和多个半导体存储器的半导体系统的数据训练方法，所述多个半导体存储器确定在存储器控制器所提供的数据模式中是否发生了错误并将错误信号提供至存储器控制器，所述数据训练方法包括以下步骤存储器控制器将训练模式信号提供至所述多个半导体存储器，使得错误信号以期望的定时被激活；所述多个半导体存储器中的一个响应于训练模式信号将错误信号激活；以及存储器控制器通过将数据模式从错误信号的激活时间点移位来检测错误信号的去激活持续时间。在本发明的又一个方面中，一种半导体系统包括多个半导体存储器，被配置为响应于训练模式信号来执行用于强制性地激活错误信号的操作和用于通过将内部错误检查值与外部错误检查值进行比较来激活错误信号的操作之一；以及存储器控制器，被配置为向所述多个半导体存储器提供数据模式和与数据模式相对应的外部错误检查值，根据是否执行训练来分别地向所述多个半导体存储器提供训练模式信号，并利用错误信号执行针对所述多个半导体存储器中的一个的数据训练。
合并在本说明书中并构成本说明书的一部分的附图解释根据本发明的多种实施例，并且与说明书描述部分一起用于解释本发明的原理。图1是说明典型的数据训练方法的流程图；图2是根据本发明的一个实施例的半导体系统的框图；图3是说明图2所示的错误检测电路的内部结构的图；图4是说明根据本发明的一个实施例的半导体系统的数据训练方法的流程图；图5是解释根据本发明的一个实施例的错误信号训练方法的时序图；图6是解释根据本发明的一个实施例的写入训练方法的时序图；图7是根据本发明的另一个实施例的半导体系统的框图；以及图8是说明图7所示的错误检测电路的内部结构的图。
具体实施例方式根据本发明的一个实施例，即使在没有多用途寄存器(MPR)的情况下，也可以使用错误信号引脚CRC Alert Pin来进行写入训练，所述错误信号引脚CRC Alert Pin被设置在具有诸如循环冗余检查(CRC，Cycle redundancycheck)功能的错误检查功能的半导体系统中以便对数据通信错误发出警告。下面将参照附图通过示例性实施例来详细描述根据本发明的半导体系统及其数据训练方法。
图2是根据本发明的一个实施例的半导体系统的框图。参见图2，根据本实施例的半导体系统100包括存储器控制器200、多个半导体存储器、第一通信通道230和第二通信通道M0。多个半导体存储器包括第一半导体存储器DRAMO和第二半导体存储器DRAMl，而所述半导体存储器的数量可以根据存储器容量、电路设计方法等而不同。存储器控制器200被配置为利用错误信号CRC_ALERT的转变点的变化，来控制第一半导体存储器DRAMO和第二半导体存储器DRAMl的写入训练操作和读取训练操作。存储器控制器200经由第一通信通道230和第二通信通道M0，将地址、命令、数据和错误检查信息提供至所述多个半导体存储器DRAMO和DRAMl。多个半导体存储器DRAMO和DRAMl经由第一通信通道230和第二通信通道240提供数据至存储器控制器200。另外，多个半导体存储器DRAMO和DRAMl经由错误信号引脚向存储器控制器200 提供错误信号CRC_ALERT。第一半导体存储器DRAMO和第二半导体存储器DRAMl被配置为确定在由存储器控制器200提供的数据模式中是否发生了错误，并产生错误信号CRC_ALERT。第一半导体存储器DRAMO和第二半导体存储器DRAMl被配置为在存储器控制器 200的控制下记录数据或将记录的数据输出。第一半导体存储器DRAMO包括错误检测电路310和驱动器320。错误检测电路310被配置为通过将内部错误检查值与外部错误检查值进行比较来产生内部错误信号CRC_ALERT0。内部错误检查值是通过在错误检测电路310中针对由存储器控制器200提供的数据模式来执行错误检查(即，CRC操作)而产生的，而外部错误检查值是由存储器控制器 200连同数据一起提供的。 驱动器320被配置为响应于内部错误信号CRC_ALERT0来驱动错误信号CRC_ALERT 的输出端子。驱动器320包括晶体管和多个反相器。第二半导体存储器DRAMl包括错误检测电路410和驱动器420。错误检测电路410被配置为通过将内部错误检查值与外部错误检查值进行比较来产生内部错误信号CRC_ALERT1。内部错误检查值是通过在错误检测电路410中针对由存储器控制器200提供的数据模式来执行错误检查(即CRC操作)而产生的，而外部错误检查值是由存储器控制器200 连同数据一起提供的。驱动器420被配置为响应于内部错误信号CRC_ALERT1来驱动错误信号CRC_ALERT 的输出端子。驱动器420包括晶体管和多个反相器。第一半导体存储器DRAM0、第二半导体存储器DRAMl和错误信号CRC_ALERT的输出端子彼此共同地连接。因此，在驱动器320和420中，相应的驱动器被配置为当内部错误信号CRC_ALERT0 和CRC_ALERT1中的一个被去激活(例如低电平)时与所述输出端子电隔离。
图3是说明图2所示的错误检测电路的内部结构的图。参见图3，错误检测电路 310包括诸如CRC逻辑314的错误检查逻辑和比较单元315。CRC逻辑314被配置为通过针对数据执行CRC操作来产生内部错误检查值CRC_ CAL。比较单元315被配置为通过将存储器控制器200所提供的外部错误检查值CRC_RX 与错误检测电路310中所产生的内部错误检查值CRC_CAL进行比较，来产生内部错误信号 CRC_ALERT0。错误检测电路410可以具有与图3所示的错误检测电路310相同的结构。图4是说明根据本发明的一个实施例的半导体系统的数据训练方法的流程图。参见图4，根据本发明的本实施例的数据训练操作是按命令CMD和地址ADD通道训练、错误信号训练、写入数据训练和读取数据训练的顺序来执行，将在下文进行描述。现在将描述针对第二半导体存储器DRAMl执行数据训练的一个实例。执行命令CMD和地址ADD通道训练。执行错误信号引脚CRC Alert Pin的训练。图5是解释根据本发明的一个实施例的错误信号训练方法的时序图。错误信号引脚的训练是一种用于搜索发生了数据失败的定时的操作，如图5所示。根据这种用于搜索发生了失败的定时的操作，第二半导体存储器DRAMl响应于从存储器控制器200输出的数据模式来搜索经由错误信号引脚输出的错误信号CRC_ALERT被激活的定时。错误信号引脚的训练可以使用以下两种方法来执行。根据第一种方法，存储器控制器200通过在第二半导体存储器DRAMl中写入各种数据模式来激活错误信号CRC_ALERT。根据第二种方法，存储器控制器200在调整将数据模式写入第二半导体存储器 DRAMl的定时的同时，将错误信号CRC_ALERT激活。然后，使用错误信号CRC_ALERT执行写入数据训练，如图6所示，图6是解释根据本实施例的写入训练方法的时序图。存储器控制器200在未执行训练的第一半导体存储器DRAMO中写入所有数据比特都为‘0’或‘1’这样的数据模式，由此实质地防止发生数据失败。也就是说，存储器控制器 200允许内部错误信号CRC_ALERT0被去激活。此时，为了实质地更为稳定地防止数据失败的发生，可以在CAS写入潜伏时间CWL 之前和之后提供‘0’或‘1’。存储器控制器200可以通过错误信号引脚的训练来了解数据失败的发生定时，即错误信号CRC_ALERT的激活定时。存储器控制器200检查错误信号CRC_ALERT中的变化，即内部错误信号CRC_ ALERTl中的变化，同时在CAS写入潜伏时间CWL附近将数据模式移位。当内部错误信号CRC_ALERT1被激活为高电平时，错误信号CRC_ALERT通过图2所示的驱动器420被激活为低电平。随着从发生了数据失败的定时将数据模式移位开，形成内部错误信号CRC_ALERT1 的去激活持续时间，即形成可以进行稳定的数据写入操作的通过区(pass zone) 0
因此，存储器控制器200检测所述通过区的中间时间点，以调整数据模式和写入选通信号DQS的位置，由此完成写入数据训练。当所述训练正在执行时，利用数据掩蔽命令(data mask command) DM来实质地防止由存储器控制器200提供的数据模式被储存在第一半导体存储器DRAMO和第二半导体存储器DRAMl的存储块中。也就是说，当所述训练正在执行时，提供给第一半导体存储器DRAMO和第二半导体存储器DRAMl的数据模式仅被提供到错误检测电路310和410，而不被储存在存储块中。然后，存储器控制器200执行读取数据训练，用于读取记录在第二半导体存储器 DRAMl的存储块中的数据，以确定读取数据是否与存储器控制器200所提供的数据模式匹配，并搜索读取数据的中心。本发明的另一个实施例与图2所示的本发明实施例实质上相同之处在于，即使没有Mra也可以使用错误信号引脚CRC Alert Pin来进行写入训练。与图2所示的本发明的实施例不同，根据本发明的另一个实施例，即使不执行错误信号引脚CRC Alert Pin的训练，也可以进行数据训练。图7是根据本发明的另一个实施例的半导体系统的框图。参见图7，根据本发明的另一个实施例的半导体系统101包括存储器控制器201、多个半导体存储器、第一通信通道 231和第二通信通道Ml。多个半导体存储器被分类成第一半导体存储器DRAMO和第二半导体存储器 DRAMl，而所述半导体存储器的数量可以根据存储器容量、电路设计方法等而不同。存储器控制器201被配置为利用错误信号CRC_ALERT的移位时间点中的变化，来控制第一半导体存储器DRAMO和第二半导体存储器DRAMl的写入训练操作和读取训练操作。存储器控制器201被配置为产生训练模式信号M0DE_TRN0和M0DE_TRN1，用于以期望的定时来激活错误信号CRC_ALERT。存储器控制器201经由第一通信通道231和第二通信通道M1，将地址、命令、数据、错误检查信息以及训练模式信号MODEjRNO和MODEjRNl提供至所述多个半导体存储器 DRAMO 禾口 DRAMl。多个半导体存储器DRAMO和DRAMl经由第一通信通道231和第二通信通道241将数据提供至存储器控制器201。另外，多个半导体存储器DRAMO和DRAMl经由错误信号引脚将错误信号CRC_ALERT 提供给存储器控制器201。第一半导体存储器DRAMO和第二半导体存储器DRAMl被配置为确定在存储器控制器201所提供的数据模式中是否发生了错误，并产生错误信号CRC_ALERT。第一半导体存储器DRAMO和第二半导体存储器DRAMl被配置为在存储器控制器 201的控制下记录数据或将记录的数据输出。第一半导体存储器DRAMO包括错误检测电路311和驱动器320。错误检测电路311被配置为根据训练模式信号M0DE_TRN0，来执行用于强制性地激活内部错误信号CRC_ALERT0的操作和用于通过将第一半导体存储器DRAMO中所产生的错误检查值与由存储器控制器201提供的错误检查值进行比较来激活内部错误信号CRC_ALERTO的操作之一。驱动器320被配置为响应于内部错误信号CRC_ALERT0来驱动错误信号CRC_ALERT 的输出端子。驱动器320包括晶体管和多个反相器。第二半导体存储器DRAMl包括错误检测电路411和驱动器420。错误检测电路411被配置为根据训练模式信号M0DE_TRN1，来执行用于强制性地激活内部错误信号CRC_ALERT1的操作和用于通过将第二半导体存储器DRAMl中所产生的错误检查值与由存储器控制器201提供的错误检查值进行比较来激活内部错误信号CRC_ ALERTl的操作之一。 驱动器420被配置为响应于内部错误信号CRC_ALERT1来驱动错误信号CRC_ALERT 的输出端子。驱动器420包括晶体管和多个反相器。第一半导体存储器DRAM0、第二半导体存储器DRAMl和错误信号CRC_ALERT的输出端子彼此共同地连接。因此，在驱动器320和420之中，相应的驱动器被配置为当内部错误信号CRC_ ALERTO和CRC_ALERT1中的一个被去激活时(例如低电平)与输出端子电隔离。图8是说明图7所示的错误检测电路的内部结构的图。参见图8，错误检测电路 311包括错误检查逻辑即CRC逻辑314、比较单元315、反相器阵列312和多路复用器313。CRC逻辑314被配置为通过针对数据执行CRC操作来产生内部错误检查值CRC_ CAL。反相器阵列312被配置为将内部错误检查值CRC_CAL反相并输出。多路复用器313被配置为响应于训练模式信号M0DE_TRN0来将由存储器控制器 201提供的外部错误检查值CRC_RX或反相内部错误检查值CRC_CALB输出。当训练模式信号MODEjRNO处于低电平、即具有逻辑值‘0’时，多路复用器313将反相内部错误检查值CRC_CALB输出。当训练模式信号MODEjRNO处于高电平、即具有逻辑值‘ 1’时，多路复用器313将由存储器控制器201提供的外部错误检查值CRC_RX输出。比较单元315被配置为通过将由存储器控制器201提供的外部错误检查值CRC_RX 与多路复用器313的输出进行比较，来产生内部错误信号CRC_ALERT0。错误检测电路411可以具有与图8所示的错误检测电路311相同的结构。下面将描述根据本发明的另一个实施例的具有上述结构的半导体系统的数据训练操作。根据本发明的另一个实施例的数据训练操作可以采用与根据图6所示的本发明的实施例的数据训练操作相同的方式来执行，但是省略了错误信号引脚CRC Alert Pin的训练。在本发明的本实施例中，错误信号引脚的训练如图5所示那样来执行。然而，在本发明的另一个实施例中，由于通过图8所示的结构，错误信号CRC_ ALERT以期望的定时被激活，因此可以省略错误信号引脚的训练。当假设针对第一半导体存储器DRAMO执行数据训练时，存储器控制器201输出低电平的训练模式信号M0DE_TRN0来强制性地激活内部错误信号CRC_ALERT0。也就是说，参见图8，由于训练模式信号M0DE_TRN0处于低电平，因此多路复用器 313将反相内部错误检查值CRC_CALB输出。比较单元315通过将内部错误检查值CRC_CAL与反相内部错误检查值CRC_CALB 进行比较，来输出内部错误信号CRC_ALERT0。由于内部错误检查值CRC_CAL具有与反相内部错误检查值CRC_CALB的相位相反的相位，因此内部错误信号CRC_ALERT0被激活为高电平。如上所述，存储器控制器210可以利用以期望的定时被激活的错误信号CRC_ ALERT来执行写入数据训练和读取数据训练。根据本发明的实施例，不使用MPR，这是因为使用错误信号可以进行写入训练；据此可以减小电路面积，并且可以在数据训练中使用期望的数据模式。虽然上面已经描述了一些实施例，但是本领域技术人员将会理解的是，描述的实施例仅仅是示例性的。因此，本文描述的半导体系统及其数据训练方法不应当基于所描述的实施例来限制。确切地说，本文描述的半导体系统及其数据训练方法应当仅仅根据所附权利要求书并与上面的描述和附图相结合来限制。
权利要求
1.一种半导体系统，包括半导体存储器，所述半导体存储器被配置为确定在数据模式中是否发生了错误，并产生错误信号；以及存储器控制器，所述存储器控制器被配置为将所述数据模式提供至所述半导体存储器，并利用所述错误信号来执行针对所述半导体存储器的数据训练。
2.如权利要求1所述的半导体系统，其中，所述半导体存储器包括错误检测电路，所述错误检测电路被配置为通过将针对数据模式执行错误检查所产生的内部错误检查值与由所述存储器控制器提供的外部错误检查值进行比较来产生所述错误信号。
3.如权利要求1所述的半导体系统，其中，所述半导体存储器包括错误检查逻辑，所述错误检查逻辑被配置为通过执行针对所述数据模式的错误检查操作来产生内部错误检查值；以及比较单元，所述比较单元被配置为通过将所述内部错误检查值与外部错误检查值进行比较来产生所述错误信号。
4.如权利要求1所述的半导体系统，其中，所述存储器控制器被配置为利用所述错误信号的移位时间点中的变化，来执行针对所述半导体存储器的数据训练。
5.如权利要求1所述的半导体系统，其中，所述存储器控制器被配置为通过将所述数据模式从所述错误信号的激活时间点移位以检测所述错误信号的去激活持续时间来执行所述数据训练。
6.一种半导体系统，包括 多个半导体存储器，所述多个半导体存储器被配置为响应于训练模式信号来产生错误信号；以及存储器控制器，所述存储器控制器被配置为产生用于以期望的定时将所述错误信号激活的所述训练模式信号，并利用所述错误信号来执行针对所述半导体存储器中的一个的数据训练。
7.如权利要求6所述的半导体系统，其中，所述半导体存储器包括错误检测电路，所述错误检测电路被配置为根据所述训练模式信号，来执行用于强制性地激活内部错误信号的操作和用于通过将内部错误检查值与由所述存储器控制器提供的外部错误检查值进行比较来激活所述内部错误信号的操作之一；以及驱动器，所述驱动器被配置为响应于所述内部错误信号而通过驱动错误信号输出端子来产生所述错误信号。
8.如权利要求7所述的半导体系统，其中，所述错误检测电路包括错误检查逻辑，所述错误检查逻辑被配置为通过执行针对由所述存储器控制器提供的数据模式的错误检查操作来产生所述内部错误检查值；反相器阵列，所述反相器阵列被配置为将所述内部错误检查值反相并输出反相内部错误检查值；多路复用器，所述多路复用器被配置为响应于所述训练模式信号来将所述外部错误检查值或所述反相内部错误检查值输出；以及比较单元，所述比较单元被配置为通过将所述外部错误检查值与所述多路复用器的输出进行比较，来产生所述内部错误信号。
9.如权利要求6所述的半导体系统，其中，所述存储器控制器被配置为利用所述错误信号的移位时间点中的变化，来执行针对所述多个半导体存储器中的一个的数据训练。
10.如权利要求6所述的半导体系统，其中，所述存储器控制器被配置为通过将所述数据模式从所述错误信号的激活时间点移位以检测所述错误信号的去激活持续时间来执行所述数据训练。
11.如权利要求6所述的半导体系统，其中，所述存储器控制器被配置为将特定的数据模式提供至所述多个半导体存储器之中的未执行训练的半导体存储器，并实质地防止所述错误信号被未执行训练的所述半导体存储器所激活。
12.一种包括存储器控制器和半导体存储器的半导体系统的数据训练方法，所述半导体存储器确定在由所述存储器控制器提供的数据模式中是否发生了错误并将错误信号提供至所述存储器控制器，所述数据训练方法包括以下步骤错误信号训练步骤，其中所述存储器控制器检测从所述半导体存储器输出的所述错误信号的激活时间点；以及写入数据训练步骤，其中所述存储器控制器通过将所述数据模式从所检测到的所述错误信号的所述激活时间点移位，来检测所述错误信号的去激活持续时间。
13.如权利要求12所述的数据训练方法，其中，在所述错误信号训练步骤中，所述存储器控制器向所述半导体存储器提供彼此不同的数据模式，以激活所述错误信号。
14.如权利要求12所述的数据训练方法，其中，在所述错误信号训练步骤中，所述存储器控制器通过调整向所述半导体存储器提供所述数据模式的定时来激活所述错误信号。
15.如权利要求12所述的数据训练方法，其中，所述写入数据训练步骤还包括以下步骤通过检测所述错误信号的去激活持续时间的中间时间点，来调整所述数据模式和写入选通信号的位置。
16.一种包括存储器控制器和多个半导体存储器的半导体系统的数据训练方法，所述多个半导体存储器确定在由所述存储器控制器提供的数据模式中是否发生了错误并将错误信号提供至所述存储器控制器，所述数据训练方法包括以下步骤所述存储器控制器以使所述错误信号以期望的定时被激活的方式将训练模式信号提供至所述多个半导体存储器；所述多个半导体存储器中的一个响应于所述训练模式信号来将所述错误信号激活；以及所述存储器控制器通过将所述数据模式从所述错误信号的激活时间点移位来检测所述错误信号的去激活持续时间。
17.如权利要求16所述的数据训练方法，还包括以下步骤将特定的数据模式提供至所述多个半导体存储器之中的未执行训练的半导体存储器，并实质地防止所述错误信号被未执行训练的所述半导体存储器所激活。
18.如权利要求16所述的数据训练方法，还包括以下步骤检测所述错误信号的去激活持续时间的中间时间点，来调整所述数据模式和写入选通信号的位置。
19.一种半导体系统，包括多个半导体存储器，所述多个半导体存储器被配置为响应于训练模式信号，来执行用于强制性地激活错误信号的操作和用于通过将内部错误检查值与外部错误检查值进行比较来激活所述错误信号的操作之一；以及存储器控制器，所述存储器控制器被配置为向所述多个半导体存储器提供数据模式和与所述数据模式相对应的所述外部错误检查值，根据训练是否被执行而分别地向所述多个半导体存储器提供所述训练模式信号，并利用所述错误信号来执行针对所述多个半导体存储器中的一个的数据训练。
20.如权利要求19所述的半导体系统，其中，所述多个半导体存储器的每个包括错误检查逻辑，所述错误检查逻辑被配置为通过执行针对所述数据模式的错误检查操作来产生内部错误检查值；反相器阵列，所述反相器阵列被配置为将所述内部错误检查值反相并将反相内部错误检查值输出；多路复用器，所述多路复用器被配置为响应于所述训练模式信号来将所述外部错误检查值或所述反相内部错误检查值输出；比较单元，所述比较单元被配置为通过将所述外部错误检查值与所述多路复用器的输出进行比较来产生所述内部错误信号；以及驱动器，所述驱动器被配置为响应于所述内部错误信号来激活所述错误信号。
21.如权利要求19所述的半导体系统，其中，所述存储器控制器被配置为利用所述错误信号的移位时间点中的变化，来执行针对所述多个半导体存储器中的一个的数据训练。
22.如权利要求19所述的半导体系统，其中，所述存储器控制器被配置为通过将所述数据模式从所述错误信号的激活时间点移位以检测所述错误信号的去激活持续时间来执行所述数据训练。
23.如权利要求19所述的半导体系统，其中，所述存储器控制器被配置为将特定的数据模式提供至所述多个半导体存储器之中的未执行训练的半导体存储器，并实质地防止所述错误信号被所述未执行训练的半导体存储器所激活。
全文摘要
本发明提供了一种半导体系统，其包括半导体存储器，被配置为确定在数据模式中是否发生了错误，并产生错误信号，以及存储器控制器，被配置为将数据模式提供至半导体存储器，并利用错误信号来执行针对半导体存储器的数据训练。
文档编号G11C11/4078GK102347068SQ201110040459
公开日2012年2月8日 申请日期2011年2月18日 优先权日2010年7月29日
发明者尹相植 申请人:海力士半导体有限公司