专利名称：相变存储器的数据读出电路的制作方法
技术领域：
本发明涉及相变存储器，尤其涉及相变存储器的数据读出电路。
背景技术：
相变存储器(PC-RAM)是一种新型的阻变式非易失性半导体存储器，它与目前已有的多种半导体存储技术相比，具有低功耗，非挥发、高密度、抗辐照、非易失性、高速读取、循环寿命长(> IO13次)、器件尺寸可缩性(纳米级)，耐高低温(-55°C至125°C)、抗振动、抗电子干扰和制造工艺简单(能和现有的集成电路工艺相匹配)等优点，是目前被工业界广泛看好的下一代存储器中最有力的竞争者，拥有广阔的市场前景。相变存储器以硫系化合物材料为存储介质，利用电脉冲或光脉冲产生的焦耳热使相变存储材料在非晶态(材料呈高阻状态)与晶态(材料呈低阻状态)之间发生可逆相变 而实现数据的写入和擦除，数据的读出则通过测量电阻的状态来实现。相变存储器中存储的数据(即相变单元的晶态或非晶态)要通过数据读出电路读取，考虑到其呈现出来的直观特性为低阻态或高阻态，因此，相变存储器都是通过在读使能信号及数据读出电路的控制下，向相变存储器的相变存储单元输入较小量值的电流或者电压，然后测量相变存储单元上的电压值或电流值来实现的。一般，数据读出电路通过发送一个微小的电流值(电压值)给相变存储单元，此时读取位线的电压(电流)，如果位线电压较高(电流较小)则表示相变单元为高阻态，即“I”;如果位线电压较低(电流较大)则表示相变单元为低阻态，即“O”。然而，在读的过程中，当有电流流过相变存储单元时，相变存储单元会产生焦耳热，如果焦耳热的功率大于相变存储单元的散热效率时，这种热效应会影响相变存储单元的基本状态；同时，当相变存储单元两端的电压差超过某一个阈值时，相变材料内部载流子会发生击穿效应，载流子突然增加，表现出低阻的特性，但此时的材料本身并没有发生相变。上述两个现象即所谓的读破坏现象。为了避免出现上述的读破坏现象，数据读出电路需要满足以下要求读出电流(电压)必须非常小，以便产生焦耳热的功率不超过相变存储单元的散热效率；在容许的范围内选择适当大的读出电流(电压)时，必须保证读出速度非常快，以便使产生的焦耳热还来不及使单元的基本状态发生改变，而且，读出电流(电压)的最大值须小于相变单元的内部载流子击穿阈值，以防止相变材料内部载流子发生击穿效应。对于理想情况下的相变存储器，以上要求是可实现的。然而，在实际的相变存储器中，由于位线上的寄生电容的存在，会导致在满足上述要求的同时，使得读出电流(电压)的操作需要很长的时间。因为数据读出电路需要等待读出电流(电压)给位线电容充完电以后才能正确的读出相变存储单元的状态，这样便极大地制约了相变存储器的速度特性。传统的读电流模式(即输入电压读取相应电流)一般采取处于负反馈工作态时的运算放大器直接将箔位电压强制加载到相变单元所在位线上，进而通过将箔位电流和参考电流进行比较的方式实现。然而，由于位线寄生电容的存在和位线电压不能超过相变单元阈值电压的限制，其读取速度将受到严重制约。同时，对于高阻态的阻值和低阻态的阻值差值比较小时，所述数据读出电路的读出速度和所读得数据的可靠性也将受到严重制约。另外，由于位线上或者读电路负载端的寄生电容的影响，在连续高速读取过程中数据读出电路负载端和位线上的残留电荷会影响下一次读取时的初始情况，从而产生数据串扰。因此，如何改善上述读出数据耗时太长、高低组分辨率较低、可能出现串扰的问题，以及如何提高相变存储器的速度特性和数据可靠性，实已成为本领域技术人员亟待解决的技术课题。
发明内容
本发明的目的在于提供一种相变存储器的数据读出电路，用于解决在现有技术中
数据读出电路中读取速度较慢、读出数据的可靠性较低或功耗较大的问题。为解决上述及其他问题，本发明提供一种相变存储器的数据读出电路，所述存储存储器包括一个或多个相变存储单元，每一个相变存储单元通过位线和字线与控制电路连接；所述数据读出数据包括箔位电压产生电路，用于产生箔位电压；预充电电路，在所述箔位电压的控制下对所述存储单元的位线进行快速充电；箔位电流产生电路，在所述箔位电压的控制下产生使所述位线维持在箔位平衡态时的箔位电流；箔位电流运算电路，将所述箔位电流进行求差和倍乘运算，增大高阻态时箔位电流和低阻态时箔位电流的差值；t匕较放大电路，将经过所述箔位电流运算电路运算处理后的箔位电流与参考电流比较，输出读出结果。可选地，所述数据读出电路还包括在所述位线上串接的传输门，使得所述预充电电路和所述箔位电流产生电路经由所述传输门与所述位线连接。可选地，所述数据读出电路还包括放电电路，用于在所述比较放大电路完成比较放大操作后泄放所述位线上和所述数据读出电路负载端的残存电荷。可选地，所述放电电路包括连接在所述预充电电路和地线之间的受控第一 nMOS管和连接在所述位线和地线之间的受控第二 nMOS管。可选地，所述箔位电压产生电路包括电流源、连接成二极管形式的第一 nMOS管以及与第一 nMOS管串接的第二 nMOS管，第一 nMOS管的漏极与所述电流源的电流输出端连接，第一 nMOS管的栅极与第二 nMOS管的栅极连接，第一 nMOS管的源极与第二 nMOS管的漏极连接，第二 nMOS管的源极接地。可选地，所述预充电电路包括预充电开关管和与所述预充电开关管串联的预充电箔位nMOS管。可选地，所述箔位电流产生电路包括箔位nMOS管。可选地，所述箔位电流运算电路包括由四个pMOS管形成的两个电流镜结构，其中，第一 pMOS管的栅极与第二 pMOS管的栅极连接，且第一 pMOS管的栅极和第一 pMOS管的漏极相连，第一 PMOS管的漏极与偏置电流源相连，第一 pMOS管的源极接电压源，第二 pMOS管的源极接电压源，第二 PMOS管的漏极与所述箔位电流产生电路连接；第三pMOS管与第四pMOS管的栅极连接，且第三pMOS管的栅极与第三pMOS管的漏极相连，第三pMOS管的漏极与所述箔位电流产生电路连接，第三PMOS管的源极接电压源，第四pMOS管的源极接电压源，第四pMOS管的漏极则输出运算后的电流；第一 pMOS管和第二 pMOS管形成的电流镜提供偏置电流，第二 PMOS管和第三pMOS管实现求差运算，第三pMOS管和第四pMOS管实现倍乘运算。可选地，所述箔位电流产生电路包括箔位nMOS管，所述箔位nMOS管的漏极与第二PMOS管的漏极、第三pMOS管的漏极连接。可选地，所述比较放大电路包括电流比较器，所述电流比较器的输入端分别输入所述箔位电流和所述参考电流，所述电流比较器的输出端输出两者的比较结果。本发明提供的相变存储器的数据读出电路，利用其中的箔位电流运算电路，对产生的箔位电流进行求差和倍乘运算，从而增大高阻态时箔位电流和低阻态时箔位电流的差值。相比于现有技术，在产生同样的高阻和低阻时的电流差值时，可以相对减少功耗。在功耗相同的情况下，则可以产生更大的电流差值，进而可以更快更精确地区分相变存储单元的高阻态和低阻态，减小高、低阻态间的误读窗口，提高数据读出速度以及数据读出的可靠性。 另外，本发明提供的相变存储器的数据读出电路还包括放电电路，可以有效泄放掉残存电荷，降低甚至杜绝数据串扰，提高数据读出速度以及数据读出的可靠性。
图I为相变存储器的数据读出电路的负载阵列的结构示意图；图2为采用传统电流读出模式的相变存储器的数据读出电路的结构示意图；图3为本发明的相变存储器的数据读出电路的结构示意图；图4为本发明的相变存储器的数据读出电路进行读操作的时序图。
具体实施例方式本发明的发明人发现传统的相变存储器数据读出电路采用的读电流模式，存在数据读出速度和数据读出可靠性受限制、由于寄生电容影响而车身产生数据串扰等问题。因此，为防止上述缺陷的产生，本发明的发明人对现有技术进行了改进，提出了一种新型的数据读出电路，能够对产生的箔位电流进行求差和倍乘运算，增大高阻态时箔位电流和低阻态时箔位电流的差值，从而减小高、低阻态间的误读窗口，提高数据读出速度以及数据读出的可靠性。以下将通过具体实施例来对发明的相变存储器的数据读出电路进行详细说明。下面结合图示更完整的描述本发明，本发明提供的优选实施例，但不应被认为仅限于在此阐述的实施例中。参考图是本发明的示意图，图中的表示只是示意性质的，不应该被认为限制本发明的范围。图I为相变存储器的数据读出电路的负载阵列的结构示意图。如图I所示，一个数据读出电路的负载端将通过多个传输门分别连接到多个(例如为P个)位线上，同时每个位线上并联有多个(例如为q个)相变存储单元。另外，在数据读出电路的负载端连接有寄生电容Cp_，在每一个传输门的负载端连接有寄生电容Cp。图2为采用传统电流读出模式的现有技术中相变存储器的数据读出电路的结构示意图。如图2所示，数据读出电路通过传输门与存储单元的位线连接，数据读出电路包括负反馈的运算放大器，与运算放大器连接、用于产生箔位电流的箔位nMOS管M2a，与箔位nMOS管M2a连接、由两个pMOS管M5b、M6构成电流镜的箔位电流运算电路，以及与所述电流运算电路连接的电流比较器。利用图2的数据读出电路进行的数据读取的方法为箔位电压通过负反馈连接的运算放大器强制加载到位线上，电流比较器直接将箔位电流Irell与参考电流Iref进行比较，从而输出比较结果。对于上述数据读出电路，会出现高阻态的阻值和低阻态的阻值之间差值比较小的情况下，所述数据读出电路的读出速度和所读得数据的可靠性将受到严重制约，另外，由于位线上或者读电路负载端的寄生电容的影响，在连续高速读取过程中数据读出电路负载端和位线上的残留电荷会影响下一次读取时的初始情况，从而产生数据串扰。有鉴于此，本发明提供了新的数据读出电路。图3为本发明的相变存储器的数据读出电路的结构示意图。如图3所示，相变存储器中的存储单元具有位线和字线，所述数据 读出电路包括箔位电压产生电路、预充电电路、箔位电流产生电路、箔位电流运算电路、t匕较放大电路、传输门、以及放电电路。数据读出电路通过传输门与存储单元的位线BL连接；箔位电压产生电路，用于产生箔位电压。在本实施例中，所述箔位电压产生电路包括电流源Ibias、连接成二极管形式的nMOS管Mll以及与nMOS管Mll串接的nMOS管M12，nMOS管Mll的漏极与电流源Ibias的电流输出端连接，nMOS管Mll的栅极与nMOS管M12的栅极连接，nMOS管Mll的源极与nMOS管M12的漏极连接，nMOS管M12的源极接地。预充电电路，在所述箔位电压的控制下对所述存储单元的位线进行快速充电。在本实施例中，所述预充电电路包括预充电开关管M3和与预充电开关管M3串联的预充电箔位nMOS管M2b。预充电开关管M3实际为一 pMOS管，pMOS管M3的栅极接预充电使能信号，pMOS管M3的源极接电压源Vdd，pM0S管M3的漏极与预充电箔位nMOS管M2b的漏极连接，预充电箔位nMOS管M2b的栅极与nMOS管Mll的栅极、nMOS管M12的栅极相连接(接收箔位电压)，预充电箔位nMOS管M2b的源极与传输门连接。箔位电流产生电路，在箔位电压的控制下产生使位线维持在箔位平衡态时的箔位电流。在本实施例中，所述箔位电流产生电路包括箔位nMOS管M2a，箔位nMOS管M2a的栅极与nMOS管Mll的栅极、nMOS管M12的栅极相连接(接收箔位电压)，箔位nMOS管M2a的源极与预充电箔位nMOS管M2b的源极连接，箔位nMOS管M2a的漏极输出箔位电流。箔位电流运算电路，包括由四个pMOS管形成的两个电流镜结构，其中，pMOS管M4和pMOS管M5a构成一个电流镜结构，pMOS管M5b和pMOS管M6构成另一个电流镜结构。具体地，pMOS管M4的栅极与pMOS管M5a的栅极连接，且pMOS管M4的栅极和pMOS管M4的漏极相连，PMOS管M4的漏极与偏置电流源Ibias相连，pMOS管M4的源极接电压源Vdd，pM0S管M5a的源极接电压源Vdd，pMOS管M5a的漏极与所述箔位电流产生电路中箔位nMOS管M2a的漏极连接；pM0S管M5b与pMOS管M6的栅极连接，且pMOS管M5b的栅极与pMOS管M5b的漏极相连，pMOS管M5b的漏极与所述箔位电流产生电路中箔位nMOS管M2a的漏极连接，pMOS管M5b的源极接电压源Vdd，pM0S管M6的源极接电压源Vdd，pM0S管M6的漏极则输出运算后的电流。利用所述箔位电流运算电路，可以对箔位电流进行求差和倍乘运算，其中，pMOS管M4和pMOS管M5a形成的电流镜提供偏置电流，pMOS管M5a和pMOS管M5b实现求差运算，pMOS管M5b和pMOS管M6实现倍乘运算。比较放大电路，将经过所述箔位电流运算电路运算处理后的箔位电流与参考电流比较，输出读出结果。在本实施例中，所述比较放大电路为电流比较器，包括由nMOS管M8和nMOS管M9构成的电流镜结构以及由pMOS管M7和pMOS管MlO构成的电流镜结构。nMOS管M8的栅极与nMOS管M9的栅极连接，且nMOS管M8的栅极与nMOS管M8的漏极、pMOS管M6的漏极连接(接收运算后的箔位电流)，nM0S管M8的源极接地，nMOS管M9的源极接地，nMOS管M9的漏极与pMOS管M7的漏极连接(作为输出端输出读出结果)，pM0S管M7的源极接电压源Vdd，pMOS管M7的栅极与pMOS管MlO的栅极连接，pMOS管MlO的栅极与pMOS管MlO的漏极连接(接收参考电流)，pMOS管MlO的源极接电压源Vdd。另外，放电电路，用于在所述比较放大电路完成比较放大操作后泄放所述位线上和所述数据读出电路负载端的残存电荷。在本实施例中，所述放电电路包括连接在所述预充电电路和地线之间的受控nMOS管Mla和连接在所述位线和地线之间的受控nMOS管Mlb。受控nMOS管Mla的栅极接放电电压，受控nMOS管Mla的源极接地，受控nMOS管Mla的漏极 与所述预充电电路中预充电箔位nMOS管M2b的源极、传输门的一端连接；受控nMOS管Mlb的栅极接放电电压，受控nMOS管Mlb的源极接地，受控nMOS管Mlb的漏极与所述位线、传输门的另一端连接。优选地，放电电路中的nMOS管Mla的控制信号在片选读信号无效时有效、而在每次读操作完成时有效；放电电路中的nMOS管Mlb的控制信号在每次读操作完成时有效。当应用本发明的数据读出电路时，箔位电压产生电路产生箔位电压；将箔位电压加载箔位电流产生电路的箔位nMOS管M2a上，进而控制位线电压，产生箔位电流Icell ;箔位电流运算电路则将箔位电流Icell进行如下运算IC = ICell-mgIbias, Im = nglc ;电流比较器将运算后的箔位电流Im与参考电流Iref进行比较，从而输出读出结果。在这里，假设箔位后的位线电压为0. 2V，相变存储单元处于低阻态时的阻值为50ΚΩ，相变单元处于高阻态时的阻值为100K Ω，则相应地，箔位后的电流分别为IeellLtw = 0. 2V/50K Ω = 4μΑ, IcellHigh = 0. 2ν/100ΚΩ = 2 μ Α。对于传统电流读出模式的数据读出电路，低阻态电流与高阻态电流之间的差值则为Alan= Iceii_Low_Iceii_High = 4 U A~2 U A = 2 μ A ;而对于本发明提供的数据读出电路，利用其中的箔位电流运算电路，对产生的箔位电流进行求差和倍乘运算,取 m = 2, η = 2,假设 Ibias = I μ Α,则在低阻态时，ICell—Low = 0. 2V/50K Ω = 4 μ A, Ic—Low=IceiLLow-mglbias = I 4 μ A_2 X I μ A | = 2μ A, IM—Low = nglc—Low = 2 X 2 μ A = 4 μ A ;而在高阻态时，ICell—High = 0·2ν/100ΚΩ =2μΑ，Icjigh = I ICell—High_mglbias | = |2μΑ_2Χ1μΑ|=O μ Α，Im High = ngICHigh = 2Χ0μΑ = ΟμΑ ;低阻态电流与高阻态电流之间的差值则为AIm= IM_Low-I _Highl = 4μΑ-0μΑ =4μΑ。在本发明中，低阻态电流与高阻态电流之间的差值为ΛΙΜ = 4μ A的情况下，在低阻态时，所述数据读出电路消耗的总电流为IT()tai=Ibias+ICeiLLow+Ii_Low = I μ Α+4 μ Α+4 μ A = 9 μ A ;而在高阻态时，所述数据读出电路消耗的总电流为 IT(rtal = Ibias+IceiLHigh+IiJigh = I μ Α+2 μ Α+0 μ A = 3 μ A。与之相对比，当利用现有技术的数据读出电路并保持低阻态电流与高阻态电流之间的差值为△ Im = 4 μ A的情况下，在低阻态时，所述数据读出电路消耗的总电流为IT()tal = ICell_Low+lM_Low = 4 μ Α+8 μ A =12 μ A ;而在高阻态时,其消耗的总电流为IT(rtal = IceILHigh+Iuigh = 2 μ Α+4 μ A = 6 μ A。由此可见，当产生同样的高阻态与低阻态之间的电流差值时，本发明的读电流模式相较于传统的读电流模式将消耗更少的功耗。而对于同样的功耗要求，本发明的读电流模式相较于传统的读电流模式将产生更大的电流差值，进而可以更快更精确地区分相变存储单元的高阻态和低阻态，提高数据读出的可靠性。同时，如图3所示，本发明相变存储器的数据读出电路中还包括箔位电压产生电路，所述箔位电压产生电路能够随着工艺的涨落自动调节箔位电压的大小，从而抵消箔位管的Vth随工艺涨落产生的误差，进而使得位线电压在读取过程中可以保持在预先设计好的箔位电压值。再有，在本发明中，在比较放大电路完成比较放大操作后，还可以利用放电电路将所述位线上和所述数据读出电路负载端的残存电荷泄放掉，从而降低甚至杜绝数据串扰，提高数据读出速度以及数据读出的可靠性。图4为本发明的相变存储器的数据读出电路进行读操作的时序图。如图4所示，Addr为相变存储单元的地址信号，OE为读使能信号，PE为预充电使能信 号，SE为数据锁存信号，DCE和DCE_分别为数据读出电路负载端放电电路和位线放电电路的放电使能信号(即图3中的Discharge信号和Discharge—信号)，DATA即为读出的有效数据，其中0E、PE、SE、DCE和DCE_均为高电平有效。另外，DCE_信号在读使能OE信号无效的时候还受到写使能信号的控制，即当对相应相变存储单元进行写操作时，DCE_值为低电平或者受到写操作时需要的其他控制方法的控制，由于本专利讨论的是读出时的操作方法，故只对读操作周期以内的时序进行说明。综上所述，本发明的相变存储器的数据读出电路能有效地提高数据的读出速度、减小高、低阻态间的误读窗口、减小数据读出时的串扰、提高读出数据的可靠性。上述实施例仅列示性说明本发明的原理及功效，而非用于限制本发明。任何熟悉此项技术的人员均可在不违背本发明的精神及范围下，对上述实施例进行修改。因此，本发明的权利保护范围，应如权利要求书所列。
权利要求
1.一种相变存储器的数据读出电路，所述存储存储器包括一个或多个相变存储单元，每一个相变存储单元通过位线和字线与控制电路连接；其特征在于，所述数据读出数据包括 箔位电压产生电路，用于产生箔位电压； 预充电电路，在所述箔位电压的控制下对所述存储单元的位线进行快速充电； 箔位电流产生电路，在所述箔位电压的控制下产生使所述位线维持在箔位平衡态时的箔位电流； 箔位电流运算电路，将所述箔位电流进行求差和倍乘运算，增大高阻态时箔位电流和低阻态时箔位电流的差值； 比较放大电路，将经过所述箔位电流运算电路运算处理后的箔位电流与参考电流比较，输出读出结果。
2.如权利要求I所述的相变存储器的数据读出电路，其特征在于，还包括在所述位线上串接的传输门，使得所述预充电电路和所述箔位电流产生电路经由所述传输门与所述位线连接。
3.如权利要求I所述的相变存储器的数据读出电路，其特征在于，还包括放电电路，用于在所述比较放大电路完成比较放大操作后泄放所述位线上和所述数据读出电路负载端的残存电荷。
4.如权利要求3所述的相变存储器的数据读出电路，其特征在于，所述放电电路包括连接在所述预充电电路和地线之间的受控第一 nMOS管和连接在所述位线和地线之间的受控第二 nMOS管。
5.如权利要求I所述的相变存储器的数据读出电路，其特征在于，所述箔位电压产生电路包括电流源、连接成二极管形式的第一 nMOS管以及与第一 nMOS管串接的第二 nMOS管，第一 nMOS管的漏极与所述电流源的电流输出端连接，第一 nMOS管的栅极与第二 nMOS管的栅极连接，第一 nMOS管的源极与第二 nMOS管的漏极连接，第二 nMOS管的源极接地。
6.如权利要求I所述的相变存储器的数据读出电路，其特征在于，所述预充电电路包括预充电开关管和与所述预充电开关管串联的预充电箔位nMOS管。
7.如权利要求I所述的相变存储器的数据读出电路，其特征在于，所述箔位电流产生电路包括箔位nMOS管。
8.如权利要求I所述的相变存储器的数据读出电路，其特征在于，所述箔位电流运算电路包括由四个PMOS管形成的两个电流镜结构，其中，第一 pMOS管的栅极与第二 pMOS管的栅极连接，且第一 PMOS管的栅极和第一 pMOS管的漏极相连，第一 pMOS管的漏极与偏置电流源相连，第一 PMOS管的源极接电压源，第二 pMOS管的源极接电压源，第二 pMOS管的漏极与所述箔位电流产生电路连接；第三PMOS管与第四pMOS管的栅极连接，且第三pMOS管的栅极与第三PMOS管的漏极相连，第三pMOS管的漏极与所述箔位电流产生电路连接，第三PMOS管的源极接电压源，第四pMOS管的源极接电压源，第四pMOS管的漏极则输出运算后的电流；第一 PMOS管和第二 pMOS管形成的电流镜提供偏置电流，第二 pMOS管和第三pMOS管实现求差运算，第三PMOS管和第四pMOS管实现倍乘运算。
9.如权利要求8所述的相变存储器的数据读出电路，其特征在于，所述箔位电流产生电路包括箔位nMOS管，所述箔位nMOS管的漏极与第二 pMOS管的漏极、第三pMOS管的漏极连接。
10.如权利要求I所述的相变存储器的数据读出电路，其特征在于，所述比较放大电路包括电流比较器，所述电流比较器的输入端分别输入所述箔位电流和所述参考电流，所述电流比较器的输出端输出两者的比较结果。
全文摘要
一种相变存储器的数据读出电路，涉及一个或多个相变存储单元，每一个相变存储单元通过位线和字线与控制电路连接；所述数据读出数据包括箔位电压产生电路，用于产生箔位电压；预充电电路，在箔位电压的控制下对位线进行快速充电；箔位电流产生电路，在箔位电压的控制下产生使位线维持在箔位平衡态时的箔位电流；箔位电流运算电路，将箔位电流进行求差和倍乘运算，增大高阻态时箔位电流和低阻态时箔位电流的差值；比较放大电路，将经过运算处理后的箔位电流与参考电流比较，输出读出结果。相比于现有技术，本发明的相变存储器的数据读出电路能有效地提高数据的读出速度、减小高低阻间的误读窗口、减小数据读出时的串扰、提高读出数据的可靠性。
文档编号G11C16/06GK102820056SQ20111015174
公开日2012年12月12日 申请日期2011年6月7日 优先权日2011年6月7日
发明者李喜, 陈后鹏, 宋志棠, 蔡道林 申请人:中国科学院上海微系统与信息技术研究所