非易失性可变电阻元件的电阻控制方法

专利名称：：非易失性可变电阻元件的电阻控制方法
技术领域：
：本发明涉及用于在使用非易失性的可变电阻元件来存储信息的非易失性半导体存储装置中，对多个该元件一并进行写入、擦除或成形处理的任一个存储器工作的非易失性可变电阻元件的电阻控制方法。
背景技术：
：近年来，作为取代闪速存储器的能高速工作的下一代非易失性随机存取存储器(NVRAMNonvolatileRandomAccessMemory),JFeRAMCFerroelectricRAM，,失电1机存取存储器)、MRAM(MagneticRAM，磁性随机存取存储器)、0UM(OvonicUnifiedMemory,相变化存储器)等的各种各样的器件构造，从高性能化、高可靠性化、低成本化、以及工艺整合性的观点出发，进行着激烈的开发竞争。可是，在现状的这些存储器器件中各有利弊，实现兼具SRAM、DRAM、闪速存储器的各优点的“通用的存储器”的理想还很遥远。对于这些现有技术，提出了一种使用了通过施加电压脉冲而电阻可逆地进行变化的非易失性可变电阻元件的电阻性非易失性存储器RRAM(ResistiveRandomAccessMemory，电阻型随机存取存储器)。该非易失性可变电阻元件的构造极其简单，如图1所示那样，非易失性可变电阻元件100采用从下方起依次层叠下部电极106、可变电阻体104、上部电极102的构造，通过在上部电极102和下部电极106之间施加电压脉冲等的电应力，能使电阻值可逆地变化。通过读出在该可逆的电阻变化工作(以下，适宜地称为“开关工作”)中的电阻值，能实现新的非易失性存储装置。作为可变电阻体104的材料，美国休斯敦大学的SiangquingLiu、AlexIgnatiev等在美国专利第6204139号说明书，以及，Liu,S.Q.等，"Electric-pulse-inducedreversibleResistancechangeeffectinmagnetoresistivefilms，，,AppliedPhysicsLetters，2000年，Vol.76，p.2749-2751中公开了通过对以超巨磁阻效应而为人所知的钙钛矿(perovskites)材料施加电压脉冲来使电阻可逆地进行变化的方法。再有，在美国专利第6204139号说明书中示例的元件构造中，作为可变电阻体104的材料使用作为钙钛矿型氧化物的结晶性镨/钙/锰氧化物PivxCaxMnO3(PCMO)膜。此外，关于作为过渡金属的氧化物的氧化钛(TiO2)膜、氧化镍(NiO)膜、氧化锌(ZnO)膜、氧化铌(Nb2O5)膜也示出可逆的电阻变化，这从H.I^gnia等，“BistableSwitchinginElectroformedMetal-Insulator-MetalDevices",Phys.Stat.Sol.(a),1988年，vol.108,p.11-65，以及，日本特表2002-537627号说明书等中已为人所知。当使用氧化钛、氧化镍等的过渡金属氧化物作为可变电阻体时，通过向非易失性可变电阻元件流入的电流引起的热上升从而在氧化物中局部地形成电阻率下降的区域(以下，适宜地称为“灯丝通路”)、或该灯丝通路被分解，由此认为产生电阻变化。针对该^1^(filamentpath)G.Dearnaley^,Electricalphenomenainamorphousoxidefilms，，，Rep.Prog.Phys.,1970年，vol.33,p.1129-1191中进行了公开。也就是说，非易失性可变电阻元件在制造后的初始状态下处于绝缘状态，为了成为通过电应力而切换高电阻状态和低电阻状态的状态，如在I.G.Baek等，“Highlyscalablenon-volatileresistivememoryusingsimplebinaryoxidedrivenbyasymmetricunipolarvoltagepulses",IEDMTechnicalDigest,2004年，p.587_590所示那样，需要对其施加电压，在非易失性可变电阻元件内预先形成灯丝通路。将在该非易失性可变电阻元件内形成灯丝通路的处理称为成形(forming)处理。对在Y.Tamai等，“RRAMTechnologyforFastandLow-PowerForming/Switching，，，InternationalConferenceonSolidStateDevicesandMaterials(SSDM),2008年，p.1166示出的、形成灯丝通路并完成成形处理所需要的时间(以下，恰当地称为“成形时间”)的、与在成形处理中施加的电压脉冲的大小以及氧化物(氧化钴)层的厚度的关系进行表示的图表在图2中示出。有施加电压越大，氧化物层的厚度越薄，成形时间越缩短的倾向，在施加3V的成形电压的情况下，在IOnm的氧化物层中以1μ秒完成成形处理，在50nm中必须施加100μ秒才能完成成形处理。相反，为了以1μ秒完成成形处理，需要对50nm的氧化物层施加20V的电压，在IOnm的氧化物层需要3V左右的施加。再有，成形时间意味在成形处理中施加的电压脉冲被多次分散施加的情况下，累积的脉冲施加时间。如图2所示那样，成形时间依赖于作为可变电阻体的金属氧化物的膜厚，但由于根据各非易失性可变电阻元件而在膜厚中产生偏差，所以成形时间也按每个元件而产生偏差。因此，用于使非易失性可变电阻元件成为能进行开关工作的状态的高效率的成形处理需要一边按每个元件一个一个地调整电压一边来进行。可是，由于在使用利用了非易失性可变电阻元件的存储器单元(memorycell)来制作实用的大小的存储器容量的阶段中，按每一个存储器单元成形实用的大小的存储器容量过于耗费时间，所以在生产效率方面，成形时间的缩短是当务之急。具体地，在对128Mbyte的容量进行成形处理的情况下，当使用Y.Tamai等，“RRAMTechnologyforFastandLow-PowerForming/Switching”，InternationalConferenceonSolidStateDevicesandMaterials(SSDM)，2008年，ρ.1166的值时，在IOnm的氧化膜层的情况下，以施加电压3V对一个存储器单元(1bit)进行成形处理需要1μ秒，因此当按每一个存储器单元进行成形处理时，至少需要15分钟。在此，考虑通过对多个存储器单元同时进行成形处理来提高成形处理效率，缩短整体的成形时间，但对此需要解决在以下示出的问题。图3表示使用非易失性可变电阻元件的存储器单元阵列的等效电路图，图4表示单位存储器单元的等效电路。二端子型的非易失性可变电阻元件的一个端子和选择晶体管的漏极端子连接，另一个端子连接于第2选择线(位线、BL)。选择晶体管的栅极端子连接于第1选择线(字线、WL)，源极端子连接于第3选择线(源极线、SL)。在将图4的存储器单元矩阵状地在行及列方向分别配置的图3的存储器单元阵列中，尝试经由第1选择线WLl施加电压使选择晶体管为ON状态，对各第2选择线BL1BL16同时施加成形处理用的电压脉冲，对连接于第1选择线WLl的多个存储器单元的非易失性可变电阻元件VRlfVRlg同时进行成形处理。由于各非易失性可变电阻元件的成形处理时间存在偏差，所以首先第1个存储器单元完成成形处理。在此，设连接于第2选择线BL2的非易失性可变电阻元件VR12的成形先完成。由于成形处理完成的存储器单元引起电阻下降，所以伴随着VR12的成形处理的完成，流过第2选择线BL2的电流量增加，第3选择线SLl的电位上升。于是，对与电位上升的第3选择线SLl连接的其它的存储器单元不再供给成形处理所需要的电压。其结果是成形时间变慢、或者成形处理不再进展。
发明内容本发明正是鉴于使用二端子构造的非易失性可变电阻元件存储信息的存储器单元阵列的成形处理的上述问题点而完成的，其第一目的在于提供一种对多个存储器单元能同时进行成形处理的非易失性可变电阻元件的电阻控制方法的方面。进而，本发明的第2目的在于提供一种能对多个存储器单元同时进行写入、以及擦除工作的非易失性可变电阻元件的电阻控制方法。为了达到上述目的的本发明的非易失性可变电阻元件的电阻控制方法的第1特征在于，非易失性半导体存储装置具有存储器单元阵列，该存储器单元阵列以如下方式形成，即，将在可变电阻体的两端担载有电极的二端子型的所述非易失性可变电阻元件的一个端子、以及通过对控制端子施加的电流或电压来控制在其它的二个端子间流过的电流量的三端子型的选择元件的除了所述控制端子之外的其它的二个端子中的任一方进行连接，构成存储器单元，将多个所述存储器单元矩阵状地在行及列方向分别配置，在所述非易失性半导体存储装置中，在所述非易失性可变电阻元件中，通过实施成形处理，向该非易失性可变电阻元件的两个端子间供给电应力，由此电阻状态在二个以上的不同的电阻状态间转变，将该转变后的一个电阻状态用于信息的存储，在所述存储器单元中，所述选择元件的所述控制端子连接于第1选择线，所述非易失性可变电阻元件的不与所述选择元件连接的一个端子、以及所述选择元件的不与所述非易失性可变电阻元件连接的除了所述控制端子之外的一个端子中的任一方连接于第2选择线，另一方连接于第3选择线，所述第1选择线在行方向延伸，连接属于同一行的所述存储器单元彼此，所述第2选择线在列方向延伸，连接属于同一列的所述存储器单元彼此，通过所述第1选择线、所述第2选择线以及所述第3选择线，所述存储器单元阵列内的所述存储器单元相互连接，在所述非易失性可变电阻元件的电阻控制方法中，选择一根或多根所述第1选择线及多根所述第2选择线，对通过该第1选择线及该第2选择线选择的全部的所述存储器单元，一并进行所述非易失性可变电阻元件的写入、擦除、或所述成形处理的任一个存储器工作，所述非易失性可变电阻元件的电阻控制方法包含第1步骤，选择与所述存储器单元阵列内的所述存储器工作的对象的所述存储器单元连接的一根或多根所述第1选择线，向该被选择的第1选择线的全部施加规定的选择电压，第2步骤，选择与所述存储器单元阵列内的所述存储器工作的对象的所述存储器单元连接的多根所述第2选择线；以及第3步骤，以在所述存储器工作的对象的全部的所述存储器单元的两端施加所述存储器工作需要的电压的方式，对所述被选择的第2选择线的每一根，根据对于与该第2选择线连接的所述存储器工作的对象的各个所述存储器单元所连接的所述第3选择线是共同地连接的所述存储器工作的对象的所述存储器单元的最大数，施加对于所述非易失性可变电阻元件的所述存储器工作需要的电压补偿了电流经由第2选择线在所述第3选择线中流过而导致的所述第3选择线的电位变动的量的电压。根据本发明的上述第1特征的非易失性可变电阻元件的电阻控制方法，在具有将二端子型的非易失性可变电阻元件和晶体管等的三端子型的选择元件作为单位存储器单元矩阵状地分别在行及列方向配置的存储器单元阵列的非易失性半导体存储装置中，具有将在存储器工作时电流在第3选择线(源极线)中流过而导致的第3选择线的电位的上升的量加入后的电压预先施加于第2选择线的步骤，从而能对通过多根第2选择线和一根或多根第1选择线(字线)选择的全部的多个存储器单元，供给存储器工作需要的电压，能对多个存储器单元同时进行存储器工作。进而，本发明的非易失性可变电阻元件的电阻控制方法，在上述的第1特征的基础上，其第2特征在于，在所述存储器单元阵列中，所述第3选择线在列方向延伸，将属于同一列的所述存储器单元彼此相互连接。根据所述第2特征的非易失性可变电阻元件的电阻控制方法，通过对使第2选择线和第3选择线并行地延伸的非易失性半导体存储装置应用本发明，从而能将与第3选择线共同地连接的被选择的存储器单元的数量抑制为第1选择线(字线)的根数，能减少经由被选择的存储器单元在第3选择线流过电流导致的第3选择线的电位上升。进而，本发明的非易失性可变电阻元件的电阻控制方法，在上述的第1或第2特征的基础上，其第3特征在于所述存储器工作是所述成形处理。进而，本发明的非易失性可变电阻元件的电阻控制方法，在上述的第3特征的基础上，其第4特征在于，在所述成形处理中，以使流过所述非易失性可变电阻元件的电流量为50μA以下的方式，设定所述存储器单元内的所述选择元件的偏置条件。根据所述第4特征的非易失性可变电阻元件的电阻控制方法，流过第3选择线的电流量使用选择晶体管而被限制，能将第3选择线的电位上升抑制在固定的容许范围内。特别在成形处理中，由于伴随着成形处理的完成，非易失性可变电阻元件低电阻化，所以经由该低电阻化了元件在第3选择线流过的电流量增加，第3选择线的电位上升。此时，为了使流过存储器单元的非易失性可变电阻元件的电流量变为规定值(例如，50μΑ)以下，通过预先设定选择元件的偏置条件，能将伴随着成形处理的完成的向第3选择线流入的电流量限制在规定值以下。进而，本发明的非易失性可变电阻元件的电阻控制方法，在上述的第3或第4特征的基础上，其第5特征在于，所述非易失性半导体存储装置将成形感测电路直接或经由译码器连接于所述第2选择线，或者在所述第3选择线在列方向延伸的情况下直接或经由译码器连接于所述第3选择线，所述成形感测电路对伴随着所述成形处理的完成的流过所述第2选择线的规定位置的电流或所述第2选择线的规定位置的电位的变动进行感测，所述非易失性可变电阻元件的电阻控制方法包含第4步骤，当所述成形感测电路感测到特定的所述第2选择线的电流或电位的变动时，所述非易失性半导体存储装置在与该特定的第2选择线连接的全部的所述存储器单元的所述成形处理完成的情况下，停止经由该特定的第2选择线的电压的施加。进而，本发明的非易失性可变电阻元件的电阻控制方法，在上述的第5特征的基础上，其第6特征在于，在所述第4步骤中，当所述非易失性半导体存储装置停止经由特定的所述第2选择线的电压的施加时，将该特定的第2选择线设定为非选择，所述非易失性可变电阻元件的电阻控制方法包含第5步骤，再次计算对于与所述被选择的第2选择线的每一根连接的所述成形处理的对象的各个所述存储器单元所连接的所述第3选择线是共同地连接的所述成形处理的对象的所述存储器单元的最大数，对所述被选择的第2选择线，分别施加对于成为所述非易失性可变电阻元件的所述成形处理需要的电压补偿了电流经由所述第2选择线在所述第3选择线中流过而导致的所述第3选择线的电位变动的量的电压。根据本发明，提供了一种对通过一根或多根第1选择线(字线)及多根第2选择线(位线)选择的多个存储器单元能同时施加脉冲电压，进行写入工作、擦除工作、以及成形处理的非易失性可变电阻元件的电阻控制方法。由此，能缩短成形时间。此外，写入及擦除工作的时间被缩短，能实现高速工作。图1是表示非易失性可变电阻元件的构造的图。图2是表示成形处理需要的时间的、与在成形处理中施加的电压以及可变电阻体的膜厚的关系的图。图3是表示使用了非易失性可变电阻元件的存储器单元阵列的等效电路图，以及现有的成形处理的控制方法的问题点的图。图4是使用了非易失性可变电阻元件的存储器单元的等效电路图。图5是能利用本发明的方法的非易失性半导体存储装置的结构框图。图6是能利用本发明的方法的非易失性半导体存储装置的结构框图。图7表示本发明的成形处理的控制方法的流程图。图8是在第2实施方式中应用本发明方法的使用非易失性可变电阻元件的存储器单元阵列的等效电路图。图9是第3实施方式的能利用本发明方法的非易失性半导体存储装置的结构框图。图10是表示在第3实施方式中应用本发明方法的安装有成形感测电路的存储器单元阵列的等效电路图，以及在本发明方法中的成形处理的工作的图。图11是表示本发明的成形感测电路的结构例的图。图12表示第3实施方式的在本发明方法中的成形处理的控制的流程图。图13是其它实施方式的能利用本发明方法的非易失性半导体存储装置的结构框图。图14是本发明的其它实施方式的内置有成形感测电路的第2选择线译码器的结构框图。具体实施例方式以下，针对本发明的非易失性可变电阻元件的电阻控制方法(以下称为“本发明方法”)，参照附图进行说明。<第1实施方式>图5是作为本发明的应用对象的非易失性半导体存储装置(以下称为“本发明装置1”)的电路结构图。如图5所示，本发明装置1构成为具备存储器单元阵列501(501a或501b，在本实施方式中设为501a)、控制电路502、电压产生电路504、第1选择线译码器506、以及第2选择线译码器508。存储器单元阵列501a以图3的等效电路图进行表示，是将多个包含非易失性可变电阻元件和选择晶体管而形成的存储器单元矩阵状地分别在行及列的方向配置的存储器单元阵列。在此，非易失性可变电阻元件是在可变电阻体的两端担载有电极的二端子型的非易失性可变电阻元件，通过实施成形处理，向该非易失性可变电阻元件的两端子间供给电应力，由此电阻状态在二个以上不同的电阻状态间转变，能将该转变后的一个电阻状态用于信息的存储。选择晶体管例如是MOS晶体管，该非易失性可变电阻元件的一个端子和选择晶体管的漏极端子连接构成存储器单元。选择晶体管的栅极端子连接于在行方向(图3的纵方向)延伸的第1选择线(字线)，通过第1选择线属于同一行的存储器单元彼此相互连接。未和选择晶体管连接的非易失性可变电阻元件的一个端子连接于在列方向(图3的横方向)延伸的第2选择线(位线)，通过第2选择线属于同一列的存储器单元彼此相互连接。选择晶体管的源极端子连接于在行方向延伸的第3选择线(源极线)，通过第3选择线属于同一行的存储器单元彼此相互连接。通过经由第1选择线对第1选择电压及第1非选择电压的任一个、经由第2选择线对第2选择电压及第2非选择电压的任一个各别地进行施加，从而能够在写入、擦除、读出以及成形处理的各工作时，选择由来自外部的地址输入指定的该工作对象的一个存储器单元。再有，在本实施方式中，在该各工作时第3选择线接地，但施加比接地电压略微上升的微小的偏置电压也可。再有，作为在上述的存储器单元阵列501a中使用的可变电阻体的材料可以考虑Ti、Fe、Co、Ni、Zr、Nb、Hf、Ta等的过渡金属的氧化物，作为电极材料可以考虑Al、Ti、Cu、Ag、Ta、W、Pt或TiN等。例如，在上述的存储器单元阵列501a中，通过构成可变电阻体材料为氧化钴、电极材料在两电极均为TiN的非易失性可变电阻元件，对包含选择晶体管的器件构造进行恰当设计，从而能利用公知的标准的制造工艺技术来制作元件尺寸为0.4μmΦ左右的器件，对于具体的器件构造及制造方法省略说明。控制电路502进行存储器单元阵列501a的写入、擦除、读出的各存储器工作的控制及成形处理的控制。具体地，控制电路502基于从地址线输入的地址信号、从数据线输入的数据输入、从控制信号线输入的控制输入信号，控制第1选择线译码器506、第2选择线译码器508，从而控制存储器单元的各存储器工作及成形处理。更具体地，是具有地址缓冲器电路、数据输入输出缓冲器电路、控制输入缓冲器电路的功能的电路。电压产生电路504在写入、擦除、读出及成形处理的各存储器工作中，产生该各工作需要的施加电压向第1选择线译码器506及第2选择线译码器508供给。在存储器单元的成形处理中，电压产生电路504产生为了选择成形处理对象的存储器单元所需要的第1选择电压、以及产生使非成形处理的对象的存储器单元为非选择的第1非选择电压，向第1选择线译码器供给。此外，对作为成形处理对象而选择的存储器单元，产生成形处理用的电压脉冲，向第2选择线译码器508供给。特别在本发明方法中，电压产生电路504基于被选择的第1选择线和第2选择线的位置及根数，根据对与被选择的第2选择线连接的被选择的各个存储器单元所连接的第3选择线是共同地连接的成形对象的存储器单元的最大数，将该电压脉冲的电压振幅值调整为补偿了第3选择线的电位上升的量的值，将调整了该电压振幅值的电压脉冲施加于第2选择线译码器508。第1选择线译码器(字线译码器)506在存储器单元阵列501a的成形工作时，当成形处理对象的存储器单元在地址线被输入指定时，选择与在该地址线输入的地址信号对应的第1选择线，对被选择的第1选择线和非选择的第1选择线分别各别地施加第1选择电压和第1非选择电压。具体地，通过对被选择的第1选择线施加电压，仅使与被选择的第1选择线连接的选择晶体管成为ON状态。此外，第1选择线译码器506在写入、擦除、读出的各工作时，也在与该各工作对应的第1选择线的选择中使用。第2选择线译码器(位线译码器)508在存储器单元阵列501a的成形工作时，当成形处理对象的存储器单元在地址线被输入指定时，选择与在该地址线输入的列选择用的地址信号对应的第2选择线，经由被选择的第2选择线施加成形处理用的电压脉冲。此外，第2选择线译码器508在写入、擦除、读出的各工作时，也在与各工作对应的第2选择线的选择中使用。此外，本发明装置1构成为还具备译码器，用于在写入、擦除、读出及成形处理的各存储器工作中，选择与该各工作对应的第3选择线。在图6中示出的非易失性半导体存储装置(以下称为“本发明装置2”)还具备第3选择线译码器509，由此能经由第1选择线对第1选择电压及第1非选择电压的任一个、经由第2选择线对第2选择电压及第2非选择电压的任一个、经由第3选择线对第3选择电压及第3非选择电压的任一个各别地进行施加，能在各存储器工作时，选择由来自外部的地址输入指定的该工作对象的一个存储器单元。在该结构中，控制电路502基于从地址线输入的地址信号、从数据线输入的数据输入、从控制信号线输入的控制输入信号，控制第1选择线译码器506、第2选择线译码器508、以及第3选择线译码器509，控制存储器单元的各存储器工作，产生该各存储器工作需要的施加电压并对第1选择线译码器506、第2选择线译码器508以及第3选择线译码器509供给。以下，针对在为了进行存储器单元阵列内的全部的存储器单元的成形处理，而通过本发明方法对多个存储器单元一并进行成形处理的情况下的工作，参照图3以及图7进行说明。图7是表示本发明方法的成形处理的控制的流程图。首先，选择第1选择线(字线)(步骤#10)。在此，设为选择第1选择线WLl。电压产生电路504产生第1选择电压和第1非选择电压，第1选择线译码器506分别将该第1选择电压向连接于被选择的第1选择线的存储器单元的选择晶体管的栅极端子施加，将该第1非选择电压向连接于非选择的第1选择线的存储器单元的选择晶体管的栅极端子施加。由此仅能在连接于被选择的第1选择线的存储器单元的非易失性可变电阻元件中流过电流。接着，选择多根第2选择线(位线)(步骤#11)。在此，设为选择存储器单元阵列内的全部的第2选择线BLfBL16。当第1选择线及第2选择线分别被选择时，基于该被选择的第1选择线和第2选择线的位置及根数，关于被选择的第2选择线的每一根，计算对与该第2选择线连接的被选择的存储器单元所连接的第3选择线是共同地连接的成形对象的存储器单元的最大数，对施加的成形电压脉冲的电压振幅的绝对值V-以满足后述的数式2的方式进行设定(步骤#12)。在本实施方式的存储器单元阵列501a中，由于第2选择线和第3选择线正交，所以对上述第3选择线是共同地连接的存储器单元的最大数对于被选择的第2选择线的每一根，与被选择的第2选择线的总数相等。在此，因为全部的第2选择线BL11L6被选择，所以上述存储器单元的最大数为16。电压产生电路504产生在上述的步骤#12中算出的电压振幅的成形处理用的电压脉冲，第2选择线译码器508经由被选择的全部的第2选择线同时施加成形处理用的电压脉冲，从被选择的第2选择线向第3选择线(源极线)流过电流(步骤#13)。由此，对通过第1选择线WLl及第2选择线BL11L16选择的多个存储器单元VRlfVRlg同时进行成形处理。当在通过第1选择线WLl及第2选择线BL1BL16选择的多个存储器单元VRlfVRlg中的任一个存储器单元中完成成形处理时，该存储器单元内的非易失性可变电阻元件的电阻下降，在连接于该存储器单元的第2选择线中流过的电流量增加，该电流量增加的电流向第3选择线SLl流入。其结果是在将正(负)极性的电压脉冲向被选择的第2选择线施加的情况下，第3选择线的寄生电阻等的影响导致第3选择线的电位上升(下降)。同时，第2选择线译码器508等、电压脉冲施加路径上存在的晶体管等的负载电路的影响导致连接于完成了成形处理的存储器单元的第2选择线的电位下降(上升)。其结果是对非易失性可变电阻元件施加的有效的电压脉冲的绝对值下降。在此，当将在一个存储器单元的成形完成时向第3选择线SLl流入的电流设为Ia，将从第3选择线和存储器单元的连接点到接地电位的寄生电阻的最大值设为RLl时，在与第3选择线SLl共同地连接的被选择的N个存储器单元中的η个存储器单元的成形处理完成的时刻，对第3选择线SLl分压的电压Va(η)通过向第3选择线SLl流入的电流的总和与寄生电阻RLl之积，以下述的数式1进行表示。进而，将一个非易失性可变电阻元件的成形所需要的电压脉冲的电压振幅的绝对值设为Vf，将应该向第2选择线BL11L16施加的电压脉冲的电压振幅的绝对值设为V-。考虑除了一个存储器单元而全部的选择存储器单元的成形完成的状况。此时，为了该一个存储器单元的成形处理能进行，完成全部的选择存储器单元的成形处理，需要满足下述的数式2。在此，N是与第3选择线SLl共同地连接的成形对象的存储器单元的总数，在现在的情况下，Ν=16。只要满足上述数式2，通过第1选择线及第2选择线选择的多个存储器单元的成形处理能在同一步骤中进行。当通过上述第1选择线及第2选择线选择的全部的存储器单元的成形处理完成时(步骤#14)，判定在上述步骤#11中选择的第2选择线是否为最后的第2选择线(步骤#15)。在该被选择的第2选择线不符合最后的第2选择线的情况下，新选择尚未被选择的剩余的第2选择线(步骤#11)，设定成形电压脉冲的电压振幅的绝对值V-(步骤#12)，施加成形电压脉冲(步骤#13)。另一方面，在上述步骤#11中选择的第2选择线是最后的第2选择线的情况下，进而，判定在上述步骤#10中选择的第1选择线是否为最后的第1选择线(步骤#16)。在该被选择的第1选择线不符合最后的第1选择线的情况下，新选择尚未被选择的剩余的第1选择线(步骤#10)，选择第2选择线(步骤#11)，设定成形电压脉冲的电压振幅的绝对值V-(步骤#12)，施加成形电压脉冲(步骤#13)。在此，由于在步骤#11中选择存储器单元阵列内的全部的第2选择线，所以在步骤#15中总是判定为“是”，只要在步骤#16中，未判定在步骤#10中选择的第1选择线是最后的第1选择线，就选择其它的第1选择线，进而选择全部的第2选择线BLfBL16，对连接于新被选择的第1选择线的多个存储器单元，进行步骤#12、14的处理，同时一并进行成形处理。通过反复进行该操作，能对通过第1选择线和第2选择线指定地址的存储器单元阵列内的全部的存储器单元高效率地进行成形处理。作为一个例子，考虑在以选择元件(M0S晶体管)和非易失性可变电阻元件构成的存储器单元中，在需要的成形电压脉冲的电压振幅的绝对值Vf*3V、成形电压脉冲的施加时间(成形时间)为100μsec、成形完成时流到存储器单元的电流量込为50μA、寄生电阻RLl为IkQ的情况下，对16个非易失性可变电阻元件同时进行成形处理的情况。根据数式2，通过作为对第2选择线施加的成形电压脉冲的绝对值VB『分别施加3.75V以上，从而能使16个非易失性可变电阻元件的全部在同一步骤中一并成形。在此，通过控制与非易失性可变电阻元件连接的晶体管的栅极电压，在成形完成后流到存储器单元的电流Ia被在晶体管的饱和区域中的电流量限制。因此，通过恰当地设定晶体管的偏置条件，能以在成形完成后使流到存储器单元的电流込成为规定值以下的方式进行限制，不会使可变电阻元件绝缘破坏，能一并进行成形处理。此外，能将第3选择线的电位变动抑制在一定的范围内，将对第2选择线施加的成形电压脉冲的电压振幅的绝对值V-保持较低。再有，在上述实施方式中，针对将在成形完成后流到存储器单元的电流量込限制为50μ以下的情况进行了说明，但本发明并不将Ia限定为该值。可是，通过使电流込优选下降到50μA以下，从而不切断连接于成形完成了的存储器单元的选择线上的电流通路，对成形未完成的存储器单元也能继续施加成形电压。<第2实施方式>在上述的第1实施方式中，针对对第2选择线和第3选择线正交的存储器单元阵列501a应用本发明方法的情况详细地进行了说明，但本发明方法并不被存储器单元阵列的结构限制其应用。以下，针对对第2选择线和第3选择线平行延伸的存储器单元阵列501b应用本发明方法的情况详细地进行说明。存储器单元阵列501b以图8的等效电路图进行表示，是将多个包含非易失性可变电阻元件和选择晶体管而形成的存储器单元矩阵状地分别在行及列方向配置的存储器单元阵列。对于非易失性可变电阻元件和选择晶体管的结构，因为和第1实施方式相同所以省略说明。选择晶体管的栅极端子连接于在行方向(图8的纵方向)延伸的第1选择线(字线)，通过第1选择线将属于同一行的存储器单元彼此相互连接。不与选择晶体管连接的非易失性可变电阻元件的一个端子连接于在列方向(图8的横方向)延伸的第2选择线(位线)，通过第2选择线将属于同一列的存储器单元彼此相互连接。选择晶体管的源极端子连接于在列方向延伸的第3选择线(源极线)，通过第3选择线将属于同一列的存储器单元彼此相互连接。通过经由第1选择线对第1选择电压及第1非选择电压的任一个、经由第2选择线对第2选择电压及第2非选择电压的任一个各别地进行施加，从而能够在写入、擦除、读出、以及成形处理的各工作时，选择由来自外部的地址输入指定的该工作对象的一个存储器单元。再有，在本实施方式中，在该各工作时第3选择线接地，但施加比接地电压略微上升的微小的偏置电压也可。以下，针对在对搭载有上述存储器单元阵列501b的本发明装置1或本发明装置2应用本发明方法，对多个存储器单元一并进行成形处理的情况下的工作，参照图7及图8进行说明。首先，和第1实施方式同样地，选择第1选择线(字线)(步骤#10)。在此，选择第1选择线WLl和WL2。电压产生电路504产生第1选择电压和第1非选择电压，第1选择线译码器506分别将该第1选择电向与被选择的第1选择线连接的存储器单元的选择晶体管的栅极端子施加，将该第1非选择电压向与非选择的第1选择线连接的存储器单元的选择晶体管的栅极端子施加。由此仅能在与被选择的第1选择线连接的存储器单元的非易失性可变电阻元件中流过电流。接着，和第1实施方式同样地，选择多根第2选择线(位线)(步骤#11)。在此，设为选择存储器单元阵列内的全部的第2选择线BLfBL16。当第1选择线及第2选择线分别被选择时，基于该被选择的第1选择线和第2选择线的位置及根数，对被选择的第2选择线的每一根，算出对与该第2选择线连接的被选择的各个存储器单元所连接的第3选择线是共同地连接的成形对象的存储器单元的最大数，将施加的成形电压脉冲的电压振幅的绝对值V-以满足后述的数式4的方式进行设定(步骤#12)。在本实施方式的存储器单元阵列501b中，由于第2选择线和第3选择线平行延伸，所以与上述第3选择线共同地连接的存储器单元的最大数对于被选择的第2选择线的每一根，与被选择的第1选择线的总数相等。在此，因为全部的第1选择线WLl和WL2被选择，所以上述存储器单元的最大数为2。电压产生电路504产生在上述的步骤#12中算出的电压振幅的成形处理用的电压脉冲，第2选择线译码器508经由被选择的全部的第2选择线同时施加成形处理用的电压脉冲，从被选择的第2选择线向第3选择线(源极线)流过电流(步骤#13)。由此，对通过第1选择线WLl和WL2及第2选择线BL1BL16选择的多个存储器单元VR11VRlg、以及VR2广VR2g同时进行成形处理。当在被选择的多个存储器单元VRlfVRlg、VR2广VR2g中的任一个存储器单元中完成成形处理时，该存储器单元内的非易失性可变电阻元件的电阻下降，在连接于该存储器单元的第2选择线中流过的电流量增加，该电流量增加了的电流向与该第2选择线对应的第3选择线SL1SL16的任一个流入。其结果是在从电压脉冲施加路径上的负载电路(译码器)到第2选择线和存储器单元的连接点、以及从第3选择线和存储器单元的连接点到接地电位的寄生电阻，对本来应该向非易失性可变电阻元件施加的电压V-的一部分进行分压，对非易失性可变电阻元件施加的有效的电压脉冲的绝对值下降。在此，当将在一个存储器单元的成形完成时向第3选择线SLl流入的电流设为Ia，将从第3选择线和存储器单元的连接点到接地电位的寄生电阻的最大值设为RLl时，在与第3选择线SLl共同地连接的被选择的N个存储器单元中的η个存储器单元的成形处理完成的时刻，在第3选择线SLl分压的电压Va(η)和第1实施方式相同地，以上述数式1进行表示。进而，当将从电压脉冲施加路径上的负载电路(译码器)到第2选择线和存储器单元的连接点的寄生电阻的最大值设为RL2时，在选择多根第1选择线进行成形处理的情况下，在连接于同一第2选择线并与不同的第1选择线连接的多个成形对象的存储器单元中的m个存储器单元的成形完成的时刻，在该第2选择线分压的电压VBJm)，以下述的数式3进行表示。在该情况下，考虑除了一个存储器单元而全部的选择存储器单元的成形完成的状况。为了该一个存储器单元的成形处理能进行，能完成全部的选择存储器单元的成形处理，满足下述的数式4即可。在此，M是被选择的第1选择线的总数。N是和第3选择线SLl共同地连接的成形对象的存储器单元的最大数，但在本实施方式中，与被选择的第1选择线的根数相等，是N=M(=2)。因此，当上述数式4简化时，为VBlF-(N-DIsl-(RLl+RL2)彡VF。只要满足上述数式4，通过多个第1选择线和第2选择线选择的多个存储器单元的成形处理能在同一步骤中进行。如上所述，在本实施方式中，由于对存储器单元阵列501b应用本发明方法，所以电流流入第3选择线而导致的第3选择线的电位上升(下降)量依赖于被选择的第1选择线的根数，不依赖于被选择的第2选择线的根数。因此，选择存储器单元阵列内的全部的第2选择线，选择属于同一行的全部的存储器单元，能按每行进行成形处理。作为一个例子，考虑在需要的成形电压脉冲的电压振幅的绝对值Vf*3V、成形电压脉冲的施加时间(成形时间)为100μsec、成形完成时流到存储器单元的电流量Ia为50μΑ、从第3选择线到接地电位的寄生电阻RLl和从负载电路(译码器)到第2选择线的寄生电阻RL2均为IkQ的情况下，对由在行方向512个、在列方向16个、总计8096个存储器单元构成存储器块同时进行成形的情况。选择16根第1选择线(字线)和全部的512根第2选择线(位线)，经由第2选择线施加成形电压脉冲。根据数式4，通过作为对第2选择线施加的成形电压脉冲的绝对值V-分别施加4.5V以上，从而能对8096个非易失性可变电阻元件的全部在同一步骤中进行成形。在此，和第1实施方式同样地，由于在成形完成后流到存储器单元的电流込被在晶体管的饱和区域中的电流量限制，所以不会使可变电阻元件绝缘破坏，能一并进行成形处理，能将第3选择线的电位变动抑制在一定的范围内，将对第2选择线施加的成形电压脉冲的电压振幅的绝对值保持较低。因此，根据本发明方法，对通过一根或多根第1选择线(字线)及多根第2选择线(位线)选择的多个存储器单元同时施加电压脉冲，进行成形处理，由此能缩短成形时间。<第3实施方式>本发明方法通过应用于具备对伴随着成形完成的第2选择线或第3选择线的电位的变动进行感测的成形感测电路的非易失性半导体装置，能变得更加有效果。图9是作为本发明方法的应用对象的非易失性半导体存储装置(以下称为“本发明装置3”)的电路结构图。如图9所示那样，本发明装置3是在具备存储器单元阵列501a或501b(在本实施方式中设为501a)的本发明装置1中，在第2选择线和第2选择线译码器508之间还具备成形感测电路510的结构。成形感测电路510例如配置在第2选择线和第2选择线译码器508之间，在成形处理时，对伴随着成形处理的完成导致存储器单元的非易失性可变电阻元件的电阻下降的流到各第2选择线的电流量、或第2选择线的电位的变动进行感测。当感测到该电流或电位的变动时，能判断为在与感测到该电流或电位的变动的第2选择线连接的至少一个存储器单元中，完成了成形处理。进而，成形感测电路510具有在感测到第2选择线的电位的变动时，在能够判断为与感测到该电位的变动的第2选择线连接的全部的存储器单元中完成了成形处理的情况下，切断电压产生电路和存储器单元阵列之间的、与成形处理完成的存储器单元连接的第2选择线上的电流通路的功能。图10是在图3的存储器单元阵列的各第2选择线安装有成形感测电路的例子。在图10中，尝试对第1选择线WLl和WL2施加第1选择电压使选择晶体管成为ON状态，对各第2选择线BL1BL16同时施加正极性的成形处理用的电压脉冲，对与第1选择线WLl和WL2连接的存储器单元同时一并进行成形。在此，当连接于第2选择线BL2的二个存储器单元VR12、VR22的成形处理比分别连接于其它的BL1、BL3BL16的二个存储器单元率先完成时，完成了成形处理的2个存储器单元的非易失性可变电阻元件从绝缘状态变为1ΜΩ左右或这以下的低电阻状态，因此流到第2选择线BL2的电流增加。当将在成形完成时流到存储器单元的电流设为込时，2込的电流流到第2选择线BL2。其结果是，第3选择线侧的寄生电阻的影响导致第3选择线SLUSL2的电位上升，并且第2选择线译码器等的寄生电阻等的影响导致与完成了成形处理的存储器单元连接的第2选择线BL2的电位下降。成形感测电路510当检测出超过规定值的第2选择线BL2的电位下降时，对第2选择线BL2和存储器单元进行电切断。由此减少第3选择线SLl和SL2的电位上升。在图11中示出成形感测电路的电路结构的一个例子。在以图11的等效电路图来表示的成形感测电路510a中，逻辑电路L和ρ型MOS晶体管P分别配置在存储器单元阵列501a和第2选择线译码器508之间的各第2选择线BLn上并连接。在成形处理用的电压脉冲VFM向第2选择线BLn的施加路径上插入有晶体管P。晶体管P的栅极端子连接于电路L的输出，通过成形开始信号ΦFM、电位变动检查开始信号ΦFMV、第2选择电压信号VBLn的3个输入信号，从而控制在晶体管P的源极一漏极间流过的电流。以下，针对成形感测电路510a的工作，参照图12的流程图进行说明。图12是表示在为了对存储器单元阵列内的全部的存储器单元进行成形处理而通过本发明方法对多个存储器单元一并进行成形处理的情况下的控制的流程图。在成形处理的开始前，由于ΦΡΜ为OFF状态(低电平)所以晶体管P为OFF状态，通过晶体管P第2选择线BLn为被电切断的状态。因此VBLn变为OFF状态(浮动，floating)。和第1及第2实施方式同样地，当在步骤#20中选择第1选择线(字线)，在步骤#21中选择多根第2选择线(位线)时，在步骤#22中，成形电压脉冲的电压振幅的绝对值V-以满足上述的数式4的方式被设定。此时，同时使CtFM和ΦFMV成为ON状态，使晶体管P成为ON状态。由此，在步骤#23中，通过电压产生电路504生成的成形电压脉冲经由第2选择线译码器508向被选择的第2选择线的每根施加。接着，在步骤#24中，由于感测第2选择线BLn上的电位的变动，所以使(^FMV成为OFF状态(低电平)。在成形处理完成了的存储器单元不存在的情况下，不会引起第2选择线BLn的电位的下降，由于VBLn维持高电平，所以晶体管P维持导通状态。另一方面，在和第2选择线BLn连接的多个存储器单元中，存在成形处理完成了的存储器单元的情况下，至少电流Ia以上的电流从第2选择线BLn向第3选择线流入。其结果是在将正极性的电压脉冲施加于第2选择线BLn的情况下，第2选择线译码器508等、电压脉冲施加路径上存在的负载电路的影响导致连接于完成了成形处理的存储器单元的第2选择线BLn的电位下降。进而，在多根第1选择线被选择的情况下，当和同一第2选择线BLn连接并和不同的第1选择线连接的全部的被选择的存储器单元的成形处理完成时，合计M·Isl的电流量的电流流过第2选择线，与该电流量对应的电位的下降在第2选择线BLn产生。在此M为被选择的第1选择线的根数。成形感测电路510a当在步骤#25中，第2选择线BLn的电位下降为与该电流量M·Isl对应的规定电位以下时，以VBLn成为OFF状态(低电平)的方式进行设定。结果，向晶体管P的栅极端子施加电压，晶体管P成为OFF状态，第2选择线BLn被电切断。由此，在步骤中对连接于完成了成形的存储器单元的第2选择线的成形处理用电压脉冲VFM的施加被切断。结果，由于在完成了成形处理的与第2选择线BLn连接的存储器单元中没有电流流过，所以第3选择线的电位上升被抑制。由此，对于尚未完成成形的剩余的存储器单元，能使电压脉冲的电压振幅变低，持续进行一并成形处理。控制电路502当对被选择的第2选择线中的任一个的成形电压脉冲的施加通过成形感测电路510a的作用而被切断时，将该电压施加被切断的第2选择线作为非选择，对成形电压脉冲的电压振幅的绝对值V-以满足上述的数式4的方式进行再设定。即，回到步骤#22，被选择的第2选择线的根数减少一根，重新算出V-。在具备存储器单元阵列501a的本实施方式中，在依赖于第2选择线的根数时，基于上述数式4，减去了Is^RLl的值作为新的V-被再设定，对和成形尚未完成的存储器单元连接的第2选择线的每一根经由第2选择线译码器508施加通过电压产生电路504生成的成形电压脉冲。上述的本发明方法在选择多根第1选择线和多根第2选择线，对被选择的全部的存储器单元同时进行成形处理的情况下特别有用，能对不需要的成形电压脉冲的施加进行抑制。再有，在本实施方式中，在写入、擦除、读出的各存储器工作时，在成形感测电路510a被旁路或使CtFM和CtFMV置为ON的状态下，施加各存储器工作用的电压即可。通过在上述第广第3实施方式中示出的本发明方法控制成形处理，由此能将与一根或多根被选择的第1选择线、以及多根被选择的第2选择线连接的全部的存储器单元的非易失性可变电阻元件的成形处理所需要的时间抑制为在对一个存储器单元的非易失性可变电阻元件进行成形处理的情况下的最长需要时间。<其它实施方式>以下，针对本发明的其它实施方式进行说明。<1>在上述实施方式中，针对在存储器单元的成形处理中，选择一根或多根第1选择线和第2选择线，对被选择的多个存储器单元同时一并进行成形处理的方法详细地进行了说明，但作为本发明方法的应用对象并不限制于上述成形处理。在存储器单元的一并写入、一并擦除工作中也能同样地应用。考虑选择一根或多根第1选择线和第2选择线，对被选择的多个存储器单元同时一并进行写入或擦除工作的情况。由于在低电阻状态的存储器单元中流过较大的电流，所以与连接于第2选择线的存储器单元的数量对应地、或与低电阻状态的存储器单元的数量对应地，流过第2选择线的电流量增加，该电流量增加了的电流向第3选择线流入。其结果是在正(负)极性的电压脉冲向被选择的第2选择线施加的情况下，第3选择线的寄生电阻等的影响导致第3选择线的电位上升(下降)。同时，第2选择线译码器508等、电压脉冲施加路径上存在的晶体管等的负载电路的影响导致连接于完成了成形处理的存储器单元的第2选择线的电位下降(上升)。结果，向非易失性可变电阻元件施加的有效的电压脉冲的绝对值下降。在此，将在经由第2选择线施加电压脉冲、对一个存储器单元施加擦除(写入)用的电压脉冲时流过低电阻状态的存储器单元的电流设为Iw，将从第3选择线到接地电位的寄生电阻设为RL1。将从负载电路(译码器)到第2选择线的寄生电阻设为RL2。进而，将对与该第2选择线连接的被选择的各个存储器单元所连接的第3选择线是共同地连接的重写对象的存储器单元的最大数设为N。将被选择的第1选择线的根数设为M。如上述那样，在第2选择线和第3选择线为正交的结构的情况下，N与被选择的第2选择线的根数相等，在第2选择线和第3选择线为平行延伸的结构的情况下，N与被选择的第1选择线的根数相等。此时，在第2选择线分压的电压Vbl(M)、以及在第3选择线分压的电压Va(N)在最坏的情况下，通过向第3选择线SLl流入的电流的总和与负载电阻之积，以下述的数式5进行表不。进而，当将非易失性可变电阻元件的擦除(写入)所需要的电压脉冲的电压振幅的绝对值设为Vw、将应该向第2选择线施加的电压脉冲的电压振幅的绝对值设为VB时，只要满足下述的数式6，就能一并执行全部的选择存储器单元的重写工作。作为一个例子，考虑在以选择元件(M0S晶体管)和非易失性可变电阻元件构成的存储器单元501a中，在需要的重写电压脉冲的电压振幅的绝对值Vw*2V、非易失性可变电阻元件的低电阻状态的电阻值R1C、/、)为0.1ΜΩ、寄生电阻RL1、RL2为1ΚΩ的情况下，对16位非易失性可变电阻元件同时进行写入或擦除处理的情况。根据数式6，通过作为对第2选择线施加的写入电压脉冲或擦除电压脉冲的绝对值Vbm，分别施加2.34V以上，从而能对16位的非易失性可变电阻元件的全部同时一并进行重写。<2>在上述的第3实施方式中，作为对连接于各第2选择线的存储器单元的成形处理的完成进行感测的成形感测电路510的具体的结构，例示了对第2选择线的电位的变动进行感测的结构，但为对流过第2选择线的电流量的增加进行感测的结构也可。此外，作为成形感测电路510的具体的结构例，例示了在图11中示出的、将逻辑电路L和ρ沟道MOS晶体管P组合起来的电路，但本发明并不限定于该电路结构。<3>在上述的第3实施方式中，成形感测电路510具有切断与感测到成形的完成的存储器单元连接的第2选择线上的电流通路的功能，以对完成了成形处理的存储器单元的非易失性可变电阻元件不施加成形处理用的电压脉冲的方式进行控制，但本发明并不仅限于该结构。例如，当对连接于成形处理对象的存储器单元的第2选择线的电位的变动进行感测时，成形感测电路510直接或者经由控制电路502向第2选择线译码器508发送成形完成信号，通过接收该信号，第2选择线译码器508进行将与完成了成形处理的存储器单元连接的第2选择线作为非选择的控制，由此能得到同样的效果。<4>在上述的第3实施方式中，说明了对在第2选择线和第2选择线译码器508之间具备成形感测电路510的本发明装置1应用本发明方法的情况的例子，但对还具备第3选择线译码器的本发明装置2，通过在第2选择线和第2选择线译码器508之间、或第3选择线和第3选择线译码器509之间具备成形感测电路510，也能应用本发明方法，同时对多个存储器单元进行成形处理。在图13中示出的非易失性半导体装置(本发明装置4)是在还具备第3选择线译码器的本发明装置2中，在第3选择线和第3选择线译码器509之间具备成形感测电路510的结构，通过经由多根被选择的第3选择线施加成形电压脉冲，能对通过一根或多根第1选择线和多根第3选择线选择的多个存储器单元同时进行成形处理。在该结构中，成形感测电路510例如配置在存储器单元阵列和第3选择线译码器509之间，在成形处理时，对伴随着成形处理的完成导致存储器单元的非易失性可变电阻元件的电阻下降的流到各第3选择线的电流量、或第3选择线的电位的变动进行感测。该结构仅是在上述第3实施方式中将第2选择线对第3选择线、将第3选择线对第2选择线分别将作用进行替换，在上述第3实施方式中说明的本发明方法能按其原样地进行利用，因此省略详细的说明。<5>在上述第3实施方式及其它实施方式中，成形感测电路510配置在和施加成形电压脉冲相同的选择线侧。可是，也可以考虑将成形感测电路510配置在和施加成形电压脉冲的选择线相反侧的结构。例如，也可以考虑从第2选择线施加成形电压脉冲，通过配置在第3选择线侧的成形感测电路对流到第3选择线的电流量或第3选择线的电位的变动进行感测的结构。但是，根据流到第3选择线的电流或电位的变动，能对在施加电压脉冲的第2选择线中流过的电流或电位的变动进行感测仅限于第2选择线和第3选择线平行延伸，第2选择线和第3选择线一对一地对应的情况。在该结构中，在成形感测电路510感测第3选择线的电位的变动，并能够判断与感测到该电位的变动的第3选择线连接的全部的存储器单元的成形处理完成的情况下，成形感测电路510直接或者经由控制电路502向第2选择线译码器508发送成形完成信号，进行将与完成了成形处理的存储器单元连接的第2选择线作为非选择的控制，使经由该第2选择线的成形电压脉冲的施加停止。由此，选择1根或多根第1选择线(字线)，选择多根第2选择线(位线)，经由被选择的全部的第2选择线同时施加成形处理用的电压脉冲，从被选择的第2选择线向第3选择线(源极线)流过电流，成形感测电路对与完成了成形处理的存储器单元连接的第3选择线的电位的变动进行感测，进行停止向完成了成形处理的存储器单元的经由第2选择线的电压施加的控制，由此能高效率地进行成形处理。<6>在上述的实施方式中，作为成形感测电路510的结构，例示了将在图7中示出的由电路L和ρ型MOS晶体管构成的电路分别连接在存储器单元阵列和第2选择线译码器508之间的第2选择线、或连接在存储器单元阵列和第3选择线译码器509之间的第3选择线的结构，但如图14所示那样，该电路配置在第2选择线译码器508或第3选择线译码器509内也可。图14是成形感测电路的其它实施方式，图11所示的、以电路L和ρ型MOS晶体管构成的多个感测电路511例如内置于第2选择线译码器508，插入在前级的译码器513和后级的译码器514之间。感测电路511的输出向后级的译码器514输入，后级的译码器514在存储器单元的成形处理时，从多根第2选择线(例如，8根)中根据切换信号能选择与成形处理对象的存储器单元连接的第2选择线。前级的译码器513当成形处理对象的存储器单元通过地址输入被指定时，对与该成形处理对象的存储器单元连接的第2选择线所连接的后级的译码器514进行选择，将用于向被选择的第2选择线施加的成形处理用的电压脉冲经由感测电路511向该后级的译码器514施加，同时将切换信号向该后级的译码器514发送。后级的译码器514基于切换信号从连接于自身的多根第2选择线中选择一根第2选择线，对被选择的第2选择线施加成形处理用的电压脉冲。感测电路511在成形处理时，当感测到伴随着被选择的存储器单元的成形处理的第2选择线的电位的变动时，通过切断从前级的译码器513向后级的译码器514的电流通路，从而暂停对后级的译码器514的成形处理用的电压脉冲的施加。之后，该感测电路511向后级的译码器514发送切换信号，再次选择与后级的译码器514连接且尚未完成成形处理的存储器单元所连接的下一根第2选择线，对该被再次选择的第2选择线持续施加成形处理对象的电压脉冲。通过反复进行该操作直到与译码器连接的全部的第2选择线所连接的存储器单元的成形处理完成，从而能高效率地进行连接于同一第1选择线的全部的存储器单元的成形处理。通过这样，即使在存储器单元尺寸的缩小化发展，将图11示出的成形感测电路分别按全部的第2选择线的每一根进行配置是不现实的情况下，也能采用经由后级的译码器从多根第2选择线中能够选择成形感测对象的第2选择线的结构。由此，因为能按多根第2选择线的每一根连接成形感测电路，所以能一边节约成形感测电路的电路占有面积，一边高效率地进行存储器单元的成形处理。本发明在非易失性可变电阻元件的电阻控制中能进行利用，特别在具备非易失性可变电阻元件而形成的非易失性半导体存储装置的成形处理的控制中能进行利用。权利要求1.一种非易失性可变电阻元件的电阻控制方法，其中，非易失性半导体存储装置具有存储器单元阵列，该存储器单元阵列以如下方式形成，即，将在可变电阻体的两端担载有电极的二端子型的所述非易失性可变电阻元件的一个端子、以及通过对控制端子施加的电流或电压来控制在其它的二个端子间流过的电流量的三端子型的选择元件的除了所述控制端子之外的其它的二个端子中的任一方进行连接，构成存储器单元，将多个所述存储器单元矩阵状地分别在行及列方向配置，在所述非易失性半导体存储装置中，在所述非易失性可变电阻元件中，通过实施成形处理，对该非易失性可变电阻元件的两个端子间供给电应力，由此电阻状态在二个以上的不同的电阻状态间转变，将该转变后的一个电阻状态用于信息的存储，在所述存储器单元中，所述选择元件的所述控制端子连接于第1选择线，所述非易失性可变电阻元件的不与所述选择元件连接的一个端子、以及所述选择元件的不与所述非易失性可变电阻元件连接的除了所述控制端子之外的一个端子中的任一方连接于第2选择线，另一方连接于第3选择线，所述第1选择线在行方向延伸，连接属于同一行的所述存储器单元彼此，所述第2选择线在列方向延伸，连接属于同一列的所述存储器单元彼此，通过所述第1选择线、所述第2选择线以及所述第3选择线，所述存储器单元阵列内的所述存储器单元相互连接，在所述非易失性可变电阻元件的电阻控制方法中，选择一根或多根所述第1选择线及多根所述第2选择线，对通过该第1选择线及该第2选择线选择的全部的所述存储器单元，一并进行所述非易失性可变电阻元件的写入、擦除、或所述成形处理的任一个存储器工作，所述非易失性可变电阻元件的电阻控制方法包含第1步骤，选择与所述存储器单元阵列内的所述存储器工作的对象的所述存储器单元连接的一根或多根所述第1选择线，向该被选择的第1选择线的全部施加规定的选择电压，第2步骤，选择与所述存储器单元阵列内的所述存储器工作的对象的所述存储器单元连接的多根所述第2选择线；以及第3步骤，以在所述存储器工作的对象的全部的所述存储器单元的两端施加所述存储器工作需要的电压的方式，对所述被选择的第2选择线的每一根，根据对于与该第2选择线连接的所述存储器工作的对象的各个所述存储器单元所连接的所述第3选择线是共同地连接的所述存储器工作的对象的所述存储器单元的最大数，施加对于所述非易失性可变电阻元件的所述存储器工作需要的电压补偿了电流经由第2选择线在所述第3选择线中流过而导致的所述第3选择线的电位变动的量的电压。2.根据权利要求1所述的非易失性可变电阻元件的电阻控制方法，其中，在所述存储器单元阵列中，所述第3选择线在列方向延伸，将属于同一列的所述存储器单元彼此相互连接。3.根据权利要求1所述的非易失性可变电阻元件的电阻控制方法，其中，所述存储器工作是所述成形处理。4.根据权利要求3所述的非易失性可变电阻元件的电阻控制方法，其中，在所述成形处理时，以流过所述非易失性可变电阻元件的电流量为50μA以下的方式，设定所述存储器单元内的所述选择元件的偏置条件。5.根据权利要求3或4所述的非易失性可变电阻元件的电阻控制方法，其中，所述非易失性半导体存储装置将成形感测电路直接或经由译码器连接于所述第2选择线，或者在所述第3选择线在列方向延伸的情况下直接或经由译码器连接于所述第3选择线，所述成形感测电路对伴随着所述成形处理的完成的流过所述第2选择线的规定位置的电流或所述第2选择线的规定位置的电位的变动进行感测，所述非易失性可变电阻元件的电阻控制方法包含第4步骤，当所述成形感测电路感测到特定的所述第2选择线的电流或电位的变动时，所述非易失性半导体存储装置在与该特定的第2选择线连接的全部的所述存储器单元的所述成形处理完成的情况下，停止经由该特定的第2选择线的电压的施加。6.根据权利要求5所述的非易失性可变电阻元件的电阻控制方法，其中，在所述第4步骤中，当所述非易失性半导体存储装置停止经由特定的所述第2选择线的电压的施加时，将该特定的第2选择线设定为非选择，所述非易失性可变电阻元件的电阻控制方法包含第5步骤，再次计算对于与所述被选择的第2选择线的每一根连接的所述成形处理的对象的各个所述存储器单元所连接的所述第3选择线是共同地连接的所述成形处理的对象的所述存储器单元的最大数，对所述被选择的第2选择线，分别施加对于所述非易失性可变电阻元件的所述成形处理所需要的电压补偿了电流经由所述第2选择线在所述第3选择线中流过而导致的所述第3选择线的电位变动的量的电压。全文摘要本发明提供了一种非易失性可变电阻元件的电阻控制方法，对多个存储器单元能同时进行写入工作、擦除工作、以及成形处理。在非易失性可变电阻元件的电阻控制方法中，对于具备将具备非易失性可变电阻元件和晶体管的单位存储器单元排列成矩阵状的存储器单元阵列，通过第1选择线(字线)、第2选择线(位线)、以及第3选择线(源极线)来选择存储器工作对象的存储器单元的非易失性半导体存储装置，具有选择一根或多根第1选择线的步骤；选择多根第2选择线的步骤；以对全部的被选择的存储器单元施加存储器工作需要的电压的方式，施加对电流经由该第2选择线在第3选择线中流过而导致的第3选择线的电位变动进行补偿的电压来成为存储器工作需要的电压的步骤。文档编号G11C16/02GK102347073SQ20111015555公开日2012年2月8日申请日期2011年6月10日优先权日2010年6月10日发明者石原数也申请人:夏普株式会社