专利名称：多工电路及使用一多工器输出数据的方法
技术领域：
本发明是有关于一种多工电路(multiplexing circuit)。
背景技术：
许多内存设计(memory design)通常使用一种列多工(Column Multiplexing)结构以达成一紧密区域。然而，对高速内存设计而言，例如在千兆赫兹((^hz)范围中，当多工器中对应至N个输入的N个子电路耦接在一起时，由于重(负)载的关系，在一些方法中， 具有大量的N个输入的多工器会增加输出延迟(例如回转率(Slew Rate))。在一些情况中，耦接在一起的N个子电路亦会造成高漏电流。
发明内容
本发明的一目的就是在提供一种多工电路以提供较快速的输出回转速率。本发明的另一目的就是在提供一种使用一多工器输出数据的方法以减少漏电流。因此，本发明的一方面是在提供一种多工电路，此多工电路包含多个第一电路和耦接至这些第一电路的输出的第二电路。这些第一电路的一第一电路包含皆耦接至第二电路的第一子电路和第二子电路，且配置此第一电路，以接收第一数据线做为第一输入和时脉信号做为第二输入，此第一电路并提供输出信号至第一电路输出。在选择使用第一电路后，基于第一数据线的第一数据逻辑准位，来配置时脉信号、第一电路的第一子电路与第二电路，以提供第一输出逻辑准位至输出信号；而基于第一数据线的第二数据逻辑准位，来配置第二子电路，以提供第二输出逻辑准位至输出信号。此第一数据逻辑准位是不同于第二数据逻辑准位且第一输出逻辑准位是不同于第二数据输出准位。依据本发明一实施例，其中第二子电路是PMOS晶体管，PMOS晶体管具有耦接至第一数据线的栅极、耦接至第一电路输出的漏极、和耦接至电压供应节点的源极。依据本发明又一实施例，其中该第二电路包含第一NMOS晶体管，此第一NMOS晶体管包含耦接至第一电路输出的漏极和耦接至第一子电路的源极。而其中第一子电路包含第二 NMOS晶体管和第三NMOS晶体管，第二 NMOS晶体管的栅极是耦合至时脉信号，第二 NMOS 晶体管的漏极是耦合至第一 NMOS晶体管的源极，且第二 NMOS晶体管的源极是耦合至第三 NMOS晶体管的漏极。依据本发明又一实施例，其中第一数据逻辑准位和第二数据逻辑准位是分别基于内存单元(memory cell)的第一内存逻辑准位和第二内存逻辑准位，内存单元对应至第一数据线。依据本发明又一实施例，其中这些第一电路的每一者对应至内存阵列的各个列。依据本发明又一实施例，其中多工电路耦合至第三电路，配置第三电路以处理第一输出准位和第二输出准位，以反映出对应至第一数据线的内存单元的各自的内存逻辑准位。依据本发明又一实施例，其中还包含第三子电路，耦合至时脉信号，且基于时脉信号，配置第三子电路以控制第二子电路。依据本发明又一实施例，其中第三电路包含PMOS晶体管，此PMOS晶体管具有耦合至时脉信号的栅极、耦合至电压供应节点的源极和耦合至数据线和第二子电路的漏极。本发明的另一方面是在提供一种多工电路，此多工电路包含具有第一 PMOS栅极、 第一 PMOS漏极和第一 PMOS源极的第一 PMOS晶体管；具有第二 PMOS栅极、第二 PMOS漏极和第二 PMOS源极的第二 PMOS晶体管；具有第一 NMOS栅极、第一 NMOS漏极和第一 NMOS源极的第一 NMOS晶体管；具有第二 NMOS栅极、第二 NMOS漏极和第二 NMOS源极的第二 NMOS 晶体管；具有第三NMOS栅极、第三NMOS漏极和第三NMOS源极的第三NMOS晶体管。此第一 PMOS栅极是耦接至第二 PMOS漏极并至第三NMOS栅极，且配置此第一 PMOS栅极，以接收第一数据线。此第一 PMOS源极是耦合至一供应(supply)电压节点。此第一 PMOS漏极是耦合至第一 NM0s漏极，且配置此第一 PMOS漏极以做为该多工电路的输出。此第二 NMOS栅极是耦合至第二 PMOS栅极和时脉线。此第三NMOS漏极是耦接至第二 NMOS源极。基于第一数据线的逻辑准位和时脉线的逻辑准位，来配置此多工电路，以提供输出逻辑准位于输出。依据本发明一实施例，其中配置该多工电路做为多工器的多个子电路的子电路， 这些子电路的每一者功能类似这些子电路的另一者。依据本发明又一实施例，配置电路做为多工器的这些子电路的子电路。这些子电路的每一者和这些子电路的另一者有相同组件，这些子电路的每一者的每一第一 PMOS漏极是耦合至第一 NMOS漏极，且这些子电路的每一者的每一第二 NMOS漏极是耦合至第一 NMOS源极。依据本发明又一实施例，其中配置数据在线的数据逻辑准位，以对应至内存单元的内存逻辑准位。依据本发明又一实施例，其中该多工电路耦合至第二电路，配置第二电路以处理输出逻辑准位，以反映对应至第一数据线的内存单元的内存逻辑准位。本发明的又一方面是在提供一种使用一多工器输出数据的方法，该多工器具有多个子电路，这些子电路的每一个输出是耦合至第一 NMOS晶体管的漏极。此方法包含选择这些子电路中的一子电路；改变耦合至此子电路的第一输入的时脉线的时脉逻辑准位，以开启第一 NMOS晶体管和第二 NMOS晶体管，其中此第一 NMOS晶体管的源极耦合至第二 NMOS 晶体管的漏极；并基于耦合至子电路的第二输入的数据线的数据逻辑准位，产生输出逻辑准位于子电路的输出。依据本发明一实施例，其中产生输出准位的步骤包含，当数据线的第一数据逻辑准位开启PMOS晶体管，产生第一输出逻辑准位。PMOS晶体管的漏极耦合至输出，且PMOS晶体管的源极耦合至电压供应节点。依据本发明又一实施例，其中产生输出逻辑准位的步骤包含，当数据输入线的第一数据逻辑准位开启第三NMOS晶体管，产生第一输出逻辑准位。第三NMOS晶体管的漏极耦合至第二 NMOS晶体管的源极。依据本发明又一实施例，其中数据线的数据逻辑准位对应至内存单元的内存逻辑准位，内存单元对应至数据输入线。依据本发明又一实施例，其中还包含处理子电路的输出的输出逻辑准位，以揭露 (reveal)内存单元的内存逻辑准位对应至数据线。
依据本发明又一实施例，其中这些子电路的每一者对应至内存阵列的一列。本发明的实施例具有以下所述的优点和/或特色的一者或其组合。由于多工器输出节点上的重负载减少(例如相较于其它方法)，故增加读取速度。在一些情况中(例如 当读取位线上的数据是“低”(Low)的时候)，漏电流亦减少。此多工电路适合用于高速多重列多工内存设计。此外，在一些实施例中，晶体管Mm可赋予其它方法一些优点，其中在这些其它方法中，N个晶体管丽2的漏极是耦合至输出MUX_Pout，且无晶体管丽1。例如在一些实施例中，输出MUX_Pout的电容负载包含N个PMOS晶体管MPl的电容值加上一个NMOS晶体管丽1的电容值，相较于N个PMOS晶体管MPl的电容值加上N个匪OS晶体管丽2的电容值。 结果是，输出MUX_Pout的回转速率是较快速的。
本发明的一个以上实施例的细节是列述于以下所附的附图和说明。其它特征及优点是显而易见于说明、附图和范围中。图1是绘示根据本发明的一些实施例的电路的示意图，其中此电路是绘示连接至内存单元的读取位线的操作；图2是绘示根据本发明的一些实施例用于图1中的电路的N条读取位线的例示多工电路的示意图；图3是绘示根据本发明的一些实施例操作图2的电路的方法的流程图。在各种不同的附图中，相同的参考符号指出相同的组件。主要组件符号说明
100电路200:电路
300操作电路的方法305:步骤
310步骤315:步骤
320步骤325:步骤
Addrs地址CLK:时脉
DCDR列地址译码器DATA_OUT:输出INV1反向器1INV2:反向器2
INV3反向器3LTCH闭锁电路
MC内存单元MNl:晶体管
MN2晶体管MN3:晶体管
MPl 晶体管MP2:晶体管
MUX_Pout输出MUX_Nout:输出
Ni晶体管N2:晶体管
NO节点RBL:读取位线
RBL[N 1]读取位线[N: 1]RWL读取字符线
SUB-MUX[1 N]电路VDD:电压
VSS 电压XLTCH:互锁器
具体实施例方式现在使用特定的语言来揭露绘示于附图中的实施例或其它例子。然而可理解的是，这些实施例和其它例子并不意图成为限制。在这些揭露的实施例中任何的更动、替代与润饰，和任何此文件所揭露的原则的进一步应用是被认为是在此技艺中具有通常技术者通常可思及的。参考符号可重复于所有实施例中，但不需要将一实施例的特征应用至另一实施例中，即使实施例分享相同的参考符号。有些实施例具有以下所述的优点和/或特色的一者或其组合。由于多工器输出节点上的重负载减少(例如相较于其它方法)，故增加读取速度。在一些情况中(例如当读取位线上的数据是“低”(Low)的时候)，漏电流亦减少。此多工电路适合用于高速多重列多工内存设计。例示电路图1是绘示根据本发明的一些实施例的电路100的示意图，电路100是绘示连接至一读取位线RBL(Read Bit Line)的一内存单元MC的操作。在读取位于内存单元MC中的数据前，预先充电读取位线RBL至一高逻辑准位(例如一 “高”(High))，且致能读取字符线RffL (Read Word Line)(例如施加一 “高”)，以开启晶体管W。接着，侦测读取位线RBL上的逻辑准位，以指出储存于内存单元MC中的数据逻辑，此数据逻辑出现于晶体管N2的栅极。在一些实施例中，若内存数据为“低”(Low)，则在读取时的读取位线RBL上的数据为“高”；若内存数据为“高”，则在读取位线RBL上的数据为“低”。例如若内存数据为“低”，则晶体管N2是关闭的，其表现如一开电路，且读取位线RBL由预先充电准位保持为“高”。然而，若数据为高，一起为开启的晶体管N2和晶体管 Ni，将读取位线RBL的逻辑准位拉至晶体管N2的源极，其为接地或低。接着，据此处理(例如反向)读取位线RBL的逻辑准位，以反映储存于内存单位MC中的数据。图2是绘示根据本发明的一些实施例的用于图1中的电路的N条读取位线的例示多工电路的示意图。在一些实施例中，内存阵列(未绘示)具有分别对应至N条读取位线RBL(例如读取位线RBL[1:N])的N列，这些N条读取位线是与内存阵列中的多工器一起使用，如绘示于图2的电路200中，在图2中，N个子电路(例如电路SUB-MUX[1:N])形成多工器(例如多工器MUX(未标示))。每一电路SUB-MUX对应至一条读取位线RBL，因而至内存阵列的一列。多工器MUX —般称为N-输入多工器或N-输入mux。列地址译码器(column address decoder) DCDR将m个地址译码至N条线，以选择特定的电路SUB-MUX。结果是，N = 2m。例如若m = 2则N = 4，其对应至电路SUB-MUX [1]、 SUB-MUX [2], SUB-MUX [3]和SUB-MUX^]。在一些实施例中，m个地址对应至内存阵列中的 N列内存单元。N和m为正整数。使用时脉CLK做为电路SUB-MUX的第一输入，以控制在输出MUX_Pout的数据，因而控制在输出DATA_0UT的数据，其是通过反向器INVl而自输出MUX_Pout被反向。在一些实施例中，时脉CLK为系统时脉(例如来自使用此内存的系统)。N条读取位线RBL[1:N]中的每一条读取位线RBL是做为N个电路SUB_MUX[1:N] 的各自电路SUB-MUX的第二输入。每一个电路SUB-MUX包含耦合至锁存器(latch) LTCH的一对数据线(例如输出)MUX-Pout和MUX-Nout，且每一对数据线MUX-Pout和MUX-Nout分别耦合至晶体管MNl的漏极和源极。当电路SUB-MUX被选择时，被选择的电路SUB_MUX的晶体管对丽2和丽3与晶体管丽1 一起做为输出MUX_Pout的电流路径。同时，(N-I)个未被选择的电路SUB_MUX的晶体管丽2和丽3的一者或其组合者是关闭的。结果是，无电流路径从输出MUX_Pout通过(N-I)个未被选择的电路SUB-MUX的晶体管对丽2和丽3，因而在(N-I)个未被选择的电路SUB-MUX中并无漏电流。此外，在一些实施例中，晶体管Mm可赋予其它方法一些优点，其中在这些其它方法中，N个晶体管MN2的漏极是耦合至输出MUX_ Pout,且无晶体管丽1。例如在一些实施例中，输出MUX_Pout的电容负载包含N个PMOS晶体管MPl的电容值加上一个NMOS晶体管丽1的电容值，相较于N个PMOS晶体管MPl的电容值加上N个NMOS晶体管MN2的电容值。结果是，输出MUX_Pout的回转速率是较快速的。当时脉CLK为“低”时，锁存电路(Latch Circuit) LTCH将MUX_Pout上的数据储存至节点NO。晶体管丽1是绘示为锁存电路LTCH的一部分，用以进行说明，但晶体管丽1 可能可位于锁存电路LTCH的外面及/或为多工器MUX的一部分。在一些实施例中，锁存电路LTCH是内存阵列的多列的输出锁存器。电路200的例示操作为进行说明，根据地址并通过译码器D⑶R来选择电路SUB-MUX。又，将读取位线 RBL对应至有数据待读取的内存单元，并对应至被选择的电路SUB-MUX，且此读取位线为 “高”(例如读取前的预先充电)。当时脉CLK为“低”时，晶体管丽2的栅极为“低”，且晶体管MN2是关闭的。同时， 晶体管MP2的栅极亦为“低”，且晶体管MP2是开启的，其造成于晶体管MP2的漏极或晶体管MPl的栅极的“高”。结果是，关闭晶体管MPl而做为开电路(Open Circuit) 0由于晶体管丽2是关闭的，故晶体管丽1无电流路径至接地，而晶体管丽1亦做为一开电路。由于晶体管MPl和晶体管丽1为开电路，故输出MUX_Pout仍保持在其本身的逻辑准位，输出MUX_ Pout是经由互锁器(Cross Latch)XLTCH的反向器INV3和INV2。换言之，在输出MUX_Pout 的数据是储存在节点NO中。在读取之前，由于读取位线RBL是被预先充电至“高”，故晶体管MPl的栅极为“高”，且晶体管MPl是关闭的，而做为一开电路。同时，晶体管MN3的栅极亦为“高”，其造成晶体管丽3被开启。当时脉CLK转变“高”，晶体管MP2的栅极为“高”，且晶体管MP2关闭。 同时，晶体管丽1和丽2的栅极为“高”，其造成晶体管丽1和丽2开启，其将节点MUX_Pout 拉至晶体管丽3的源极，其为接地或“低”。结果是，输出DATA_0UT(通过反向器INV1)为 “高”，其相同于位于读取位线RBL上的数据。当读取位线RBL为“低”时(例如被图1的晶体管m和N2下拉)，晶体管MPl的栅极为“低”，其造成晶体管MPl开启。结果是，由晶体管MPl的电压VDD的输出MUX_Pout 为“高”，而经由反向器INVl的输出DATA_0UT为“低”，其相同于位于读取位线RBL上的数据。在一些实施例中，输出MUX_Pout具有相较于其它方法的小/不重要的电容值(例如=Cpout (未绘示))。结果是，位于输出MUX_Pout的信号有较快的回转速率(相对于当电容值Cpout为“高”时的较低的摆动速率)。此外，当输出MUX_Pout为“高”，且晶体管丽1、 丽2和丽3为开启时，晶体管丽1、丽2和丽3快速地将输出MUX_Pout拉至“低”。例示方法图3是绘示依据本发明的一些实施例操作电路200的方法300的流程图。在步骤305中，辨识出/选择一内存单元，以进行读取。在步骤310中，预先充电对应至被选择的内存单元(例如读取位线RBL[1])的读取位线至“高”。储存于内存单元中的数据会影响读取位线RBL[1]的逻辑准位。在一些实施例中，当数据为“低”时，读取位线RBL[1]为“高”，而当数据为“高”时，读取位线RBL[1] 为“低”。在步骤315中，例如基于地址来选择对应至读取位线RBL [1]的电路SUB-MUX (例如电路 SUB-MUX [1])。在步骤320中，驱动时脉CLK为“高”，其开启位于电路SUB_MUX[1]中的晶体管M2 和Ml。基于储存于内存单元MC中的数据，若读取位线RBL[1]为“高”，则晶体管丽3被开启。由于晶体管丽1、丽2和丽3为开启的，故节点MUX_Pout被拉至晶体管丽3的源极的逻辑准位，其为接地或“低”。结果是，输出DATA_0UT为“高”，其指出读取位线RBL[1]的逻辑准位。然而，基于晶体管MPl的电压VDD，若读取位线RBL[1]为“低”，则晶体管MPl为开启的，输出MUX_Pout为“高”。结果是，输出DATA_0UT为“低”，其指出读取位线RBL[1]的逻辑准位。在步骤325中，处理输出DATA_0UT的数据，以指出储存于内存单元MC中的数据。 在一些实施例中，当数据为“低”时，读取位线RBL[1]为“低”，因而输出DATA_0UT为“高”。 输出DATA_0UT是被反向至“低”，以指出被储存的数据。然而，当此内存数据为“高”时，读取位线RBL[1]为“高”，因而输出DATA_0UT为“低”。输出DATA_0UT亦被反向至“高”，以指出被储存的数据。在图3中，读取位线RBL[1]和对应的电路SUB_MUX[1]是被用以进行说明。如此领域的一般技术人员可认知的是，可使用相同方式来操作其它读取位线与对应的电路 SUB-MUX。许多实施例已被描述。然而，可理解的是，此处可作各种的更动、替代与润饰，而不
9会脱离本发明的精神和范围。例如不同的晶体管是被绘示为特定的掺质型态(例如NM0S 和PM0S)用以说明目的，本发明的实施例不受限于特定的掺质型态，只是，不同掺质型态的选择的特定的晶体管是在许多实施例的范围内。使用于上述说明的各种信号的逻辑准位 (例如“低”或“高”)是亦用以说明目的，当信号被致能以及/或停用时，不同的实施例未受限于特定准位，但是，然而选择此一准位为设计选择的课题。其它执行晶体管功能的电路系统(例如晶体管丽1和MPl)，晶体管群组(例如晶体管丽1、丽2和丽3)是在许多实施例的范围内。 以上的方法绘示了例示步骤，但是它们不需要依照绘示依序执行。依据本发明的实施例的精神和范围步骤可被适当地增加、取代、更改次序和/或取消。
权利要求
1.一种多工电路，其特征在于，包含多个第一电路；以及一第二电路，耦接至该些第一电路的多个输出；其中该些第一电路的一第一电路包含皆耦接至该第二电路的一第一子电路和一第二子电路，该第一电路是配置以接收一第一数据线为一第一输入、和一时脉信号为一第二输入，并提供一输出信号至一第一电路输出；在选择使用该第一电路后，该时脉信号、该第一子电路和该第二电路是配置以基于该第一数据线的一第一数据逻辑准位，来提供一第一输出逻辑准位至该输出信号；或该第二子电路是配置以基于该第一数据输入线的第二数据逻辑准位，来提供一第二输出逻辑准位至该输出信号；以及该第一数据逻辑准位是不同于该第二数据逻辑准位，且该第一输出逻辑准位是不同于该第二输出逻辑准位。
2.根据权利要求1所述的多工电路，其特征在于，该第二子电路是一PMOS晶体管，该 PMOS晶体管具有耦合至该第一数据线的一栅极、耦合至该第一电路输出的一漏极、和耦合至一电压供应节点的一源极。
3.根据权利要求1所述的多工电路，其特征在于，该第二电路包含一第一NMOS晶体管，该第一 NMOS晶体管包含耦合至该第一电路输出的一漏极和耦合至该第一子电路的一源极；以及其中该第一子电路包含一第二NMOS晶体管和一第三NMOS晶体管；该第二NMOS晶体管的一栅极是耦合至该时脉信号；该第二 NMOS晶体管的一漏极是耦合至该第一 NMOS晶体管的一源极；且该第二 NMOS晶体管的一源极是耦合至该第三NMOS晶体管的一漏极。
4.根据权利要求1所述的多工电路，其特征在于，该第一数据逻辑准位和该第二数据逻辑准位是分别基于一内存单元的一第一内存逻辑准位和一第二内存逻辑准位，该内存单元对应至该第一数据线。
5.根据权利要求1所述的多工电路，其特征在于，该些第一电路的每一者对应至一内存阵列的各个列。
6.根据权利要求1所述的多工电路，其特征在于，该多工电路耦合至一第三电路，配置该第三电路以处理该第一输出准位和该第二输出准位，以反映出对应至该第一数据线的一内存单元的各自的内存逻辑准位。
7.根据权利要求1所述的多工电路，其特征在于，还包含一第三子电路，耦合至该时脉信号，且基于该时脉信号，配置该第三子电路以控制该第二子电路。
8.根据权利要求7所述的多工电路，其特征在于，该第三电路包含一PMOS晶体管，该 PMOS晶体管具有耦合至该时脉信号的一栅极、耦合至一电压供应节点的一源极和耦合至该数据线和该第二子电路的一漏极。
9.一种多工电路，其特征在于，包含一第一 PMOS晶体管，具有一第一 PMOS栅极、一第一 PMOS漏极和一第一 PMOS源极；一第二 PMOS晶体管，具有一第二 PMOS栅极、一第二 PMOS漏极和一第二 PMOS源极；一第一 NMOS晶体管，具有一第一 NMOS栅极、一第一 NMOS漏极和一第一 NMOS源极； 一第二 NMOS晶体管，具有一第二 NMOS栅极、一第二 NMOS漏极和一第二 NMOS源极； 一第三NMOS晶体管，具有一第三NMOS栅极、一第三NMOS漏极和一第三NMOS源极； 其中该第一 PMOS栅极是耦合至该第二 PMOS漏极和至该第三NMOS栅极，且配置该第一 PMOS 栅极，以接收一第一数据输入线；该第一 PMOS源极是耦合至一供应电压节点；该第一 PMOS漏极是耦合至该第一 NMOS漏极，且配置该第一 PMOS漏极，以做为该多工电路的一输出；该第二 NMOS栅极是耦合至该第二 PMOS栅极和至一时脉线； 该第二 NMOS漏极是耦合至该第一 NMOS源极； 该第三NMOS漏极是耦合至该第二 NMOS源极；以及基于该第一数据线和该时脉线的一数据逻辑准位，配置该多工电路以提供该输出的一输出逻辑准位。
10.根据权利要求9所述的多工电路，其特征在于，配置该多工电路做为一多工器的多个子电路的一子电路，该些子电路的每一者和该些子电路的另一者有相同组件，该些子电路的每一者的每一第一 PMOS漏极是耦合至该第一 NMOS漏极，且该些子电路的每一者的每一第二 NMOS漏极是耦合至该第一 NMOS源极。
11.根据权利要求9所述的多工电路，其特征在于，该多工电路耦合至一第二电路，配置该第二电路以处理该输出逻辑准位，以反映对应至该第一数据线的一内存单元的一内存逻辑准位。
12.一种使用一多工器输出数据的方法，其特征在于，该多工器具有多个子电路，该些子电路的每一输出耦合至一第一 NMOS晶体管的一漏极，该方法包含选择该些子电路的一子电路；更改一时脉线的一时脉逻辑准位，该时脉线耦合至该子电路的一第一输入，以开启该第一 NMOS晶体管和一第二 NMOS晶体管，其中该第一 NMOS晶体管的一源极耦合至该第二 NMOS晶体管的一漏极；以及基于一数据线的一数据逻辑准位，产生一输出逻辑准位于该子电路的一输出，该数据线耦合至该子电路的一第二输入。
13.根据权利要求12所述的使用一多工器输出数据的方法，其特征在于，产生该输出准位的该步骤包含当该数据线的一第一数据逻辑准位开启一 PMOS晶体管，产生一第一输出逻辑准位； 该PMOS晶体管的一漏极耦合至该输出，且该PMOS晶体管的一源极耦合至一电压供应节点。
14.根据权利要求12所述的使用一多工器输出数据的方法，其特征在于，产生该输出逻辑准位的该步骤包含产生一第一输出逻辑准位，当该数据输入线的一第一数据逻辑准位开启一第三NMOS 晶体管；该第三NMOS晶体管的一漏极耦合至该第二 NMOS晶体管的一源极。
全文摘要
本发明涉及一种多工电路及使用一多工器输出数据的方法，所述多工电路包含多个第一电路和耦接至这些第一电路的输出的第二电路。配置这些第一电路的一第一电路，以接收第一数据线(data line)做为第一输入，和时脉信号做为第二输入，并提供输出信号至第一电路输出。在选择使用第一电路后，基于第一数据线的第一数据逻辑准位，来配置时脉信号、耦接至第二电路的第一电路的第一子电路、和第二电路，以提供第一输出逻辑准位至输出信号；并基于第一数据线的第二数据逻辑准位，来配置耦接至第一电路输出的第一电路的第二子电路，以提供第二输出逻辑准位至输出信号。
文档编号G11C7/12GK102456387SQ20111017498
公开日2012年5月16日 申请日期2011年6月22日 优先权日2010年10月15日
发明者罗彬豪, 苏建国, 谢豪泰, 陈彝梓 申请人:台湾积体电路制造股份有限公司