半导体装置的制作方法

专利名称：半导体装置的制作方法
技术领域：
所公开的发明涉及包括半导体元件的半导体装置以及用于驱动半导体装置的方法。
背景技术：
包括半导体元件的存储器装置大致地分为两类在没有提供电力时丢失已存储数据的易失性存储器装置，以及甚至在没有提供电力时也保持已存储数据的非易失性存储器
直ο易失性存储器装置的一个典型示例是DRAM(动态随机存取存储器)。DRAM以这样的方式存储数据选择包含在存储器元件中的晶体管，并且在电容器中积聚电荷。在从DRAM读取数据时，按照该原理，电容器中的电荷丢失；因而，每次读取数据时，需要另一个写操作。此外，包含在存储器元件中的晶体管在截止状态中具有源极与漏极之间的泄漏电流(断态电流)等等，并且即使没有选择该晶体管，电荷也流入或流出，使得数据保持周期短。由于该原因，在预定间隔需要另一个写操作(刷新操作)，并且难以充分降低功耗。此外，由于已存储数据在没有提供电力时丢失，所以需要使用磁性材料或光学材料的不同存储器装置，以便长时间保持数据。易失性存储器装置的一个不同示例是SRAM(静态随机存取存储器)。SRAM通过使用诸如触发器之类的电路来保持已存储数据，并且因而无需刷新操作，这是优于DRAM的优点。但是，每存储容量的成本高，因为使用诸如触发器之类的电路。此外，如同DRAM中那样， SRAM中的已存储数据在没有提供电力时丢失。非易失性存储器装置的一个典型示例是闪速存储器。闪速存储器包括晶体管中的栅电极与沟道形成区之间的浮栅，并且通过将电荷保持在浮栅中来存储数据。因此，闪速存储器的优点在于，数据保持周期极长(半永久性的)，并且不需要易失性存储器装置中所必需的刷新操作(例如，参见参考文献1)。但是，存在的问题在于，存储器元件在预定数量的写操作之后不起作用，因为包含在存储器元件中的栅绝缘层由于写操作中产生的隧道电流而退化。为了降低这个问题的不利影响，例如，采用一种在存储器元件当中均衡写操作的数量的方法。但是，需要复杂的外围电路来实现这种方法。此外，甚至在采用这种方法时，也无法解决使用寿命的基本问题。 也就是说，闪速存储器不适合频繁改写数据的应用。另外，需要高电压，以便将电荷注入浮栅或者去除电荷，并且要求用于产生高电压的电路。此外，需要相对较长的时间来注入或去除电荷，并且不容易提高写入或擦除数据的速度。[参考文献]参考文献1 日本公开特许公报No. 57-105889 发明内容
鉴于上述问题，所公开的发明的一个实施例的目的是提供一种具有新颖结构的半导体装置，其中，甚至在没有提供电力时也能够保持已存储数据，并且没有对写入次数的限制。所公开的发明的一个实施例的目的是提供一种具有新颖结构的高度集成的半导体装置，其中，每单位面积的存储容量增加。所公开的发明的一个实施例的目的是提供一种具有新颖结构的半导体装置，其中，因较高集成引起的电路元件数量的增加能够被抑制，并且功率能够通过元件数量的减少来降低。本发明的一个实施例是一种半导体装置，它包括位线、m条(m为大于或等于3的自然数)字线、源线、m条信号线、第一至第m个存储器单元、以及驱动器电路。第一至第m 个存储器单元各包括第一晶体管、第二晶体管和电容器。第一晶体管包括第一栅端子、第一源端子和第一漏端子。第二晶体管包括第二栅端子、第二源端子和第二漏端子。第二晶体管包括氧化物半导体层，并且第二晶体管的沟道在氧化物半导体层中形成。源线电连接到第m个存储器单元中的第一源端子。第k条(k为1至m的自然数)信号线电连接到第 k个存储器单元中的第二栅端子。第k条字线电连接到第k个存储器单元中的电容器的第一端子。第j个(j为3至m的自然数)存储器单元中的第二漏端子电连接到第(j_l)个存储器单元中的第一栅端子、第(j_l)个存储器单元中的第二源端子和第(j-ι)个存储器单元中的电容器的第二端子。第m个存储器单元中的第一栅端子、第m个存储器单元中的第二源端子和第m个存储器单元中的电容器的第二端子相互电连接。第j个存储器单元中的第一漏端子电连接到第(j_l)个存储器单元中的第一源端子。驱动器电路包括m个第一电路和(m-Ι)个第二电路。将写控制信号和m个行地址选择信号输入到驱动器电路。当所输入信号中的至少一个为“1”时，(m-Ι)个第二电路输出“1”。将写控制信号和第j个行地址选择信号输入到第j个第一电路。把来自第(j_2)个第一电路的输出和来自第(j_l)个第二电路的输出输入到第(j-幻个第二电路。把来自第(j_l)个第二电路的输出输入到第 (j-Ι)条信号线。把来自第m个第一电路的输出输入到第m条信号线。在本发明的一个实施例中，驱动器电路还能够包括一个延迟电路。来自第m个第一电路的输出能够通过延迟电路输入到第m条信号线。在本发明的一个实施例中，驱动器电路还能够包括m个延迟电路。来自第(j-1) 个第二电路的输出能够通过第(j-Ι)个延迟电路输入到第(j-Ι)条信号线。来自第m个第一电路的输出能够通过第m个延迟电路输入到第m条信号线。第一晶体管能够包括设置在包括半导体材料的衬底之上的沟道形成区、设置成夹合沟道形成区的杂质区、沟道形成区之上的第一栅绝缘层、以及设置在第一栅绝缘层之上以便与沟道形成区重叠的第一栅电极。单晶半导体衬底或SOI衬底能够用作包括半导体材料的衬底。硅能够用作半导体材料。第二晶体管能够包括设置成与氧化物半导体层重叠的第二栅电极以及设置在氧化物半导体层与第二栅电极之间的第二栅绝缘层。氧化物半导体层能够包括包含In、Ga和Si的氧化物半导体材料。在半导体装置中，多个存储器单元能够串联连接在位线与源线之间。在半导体装置中，晶体管在一些情况下包括氧化物半导体；但是，所公开的发明并不局限于此。可使用具有与氧化物半导体的断态电流特性相当的断态电流特性的材料，例如，诸如碳化硅之类的宽能隙材料(特别是，例如，能隙&超过3eV的半导体材料)。另外，在本说明书等等中，诸如“电极”和“布线”之类的术语并没有限制组件的功能。例如，“电极”能够用作“布线”的一部分，而“布线”能够用作“电极”的一部分。例如， 诸如“电极”和“布线”之类的术语还能够表示多个“电极”和“布线”的组合。例如，当使用相反极性的晶体管或者电流的方向在电路操作中改变时，“源”和 “漏”的功能可能互换。因此，在本说明书中，术语“源”和“漏”能够互换。注意，在本说明书等等中，术语“电连接”包括组件通过具有任何电功能的物体相互连接的情况。在这里，对于具有任何电功能的物体没有特别的限制，只要能够在通过该物体相互连接的组件之间传送和接收电信号。除了电极和布线之外，“具有任何电功能的物体”的示例还有诸如晶体管之类的开关元件、电阻器、电感器、电容器和具有各种功能的元件。由于包括氧化物半导体的晶体管的断态电流极低，所以已存储数据能够通过使用晶体管来保持极长时间。换言之，不需要刷新操作，或者刷新操作的频率能够极大地降低， 这引起功耗的充分降低。此外，甚至在没有提供电力(注意，电位优选是固定的)时也能够长时间保持已存储数据。此外，按照所公开的发明的半导体装置不需要用于写入数据的高电压，并且没有元件退化的问题。例如，与常规非易失性存储器不同，不需要向浮栅注入以及从浮栅抽取电子；因而，栅绝缘层的退化问题不会出现。换言之，按照所公开的发明的半导体装置没有作为常规非易失性存储器的问题的对于写入次数的限制，并且其可靠性显著提高。此外，取决于晶体管的导通和截止来写入数据，使得能够易于实现高速操作。由于包括与氧化物半导体不同的材料的晶体管能够以足够高的速度操作，所以半导体装置能够结合包括氧化物半导体的晶体管以足够高的速度执行操作(例如，数据读取)。此外，包括与氧化物半导体不同的材料的晶体管能够顺利地实现需要以高速进行操作的各种电路(例如，逻辑电路或驱动器电路)。能够通过提供包括与氧化物半导体不同的材料的晶体管(广义来说，是能够以足够高的速度进行操作的晶体管)以及包括氧化物半导体的晶体管(广义来说，是其断态电流足够低的晶体管)来实现具有新颖特征的半导体装置。在按照所公开的发明的半导体装置中，半导体装置的存储器单元中各包括氧化物半导体的晶体管串联连接，使得存储器单元中包括氧化物半导体的晶体管的源电极和相邻存储器单元中包括氧化物半导体的晶体管的漏电极能够相互连接。换言之，在各存储器单元中，包括氧化物半导体的晶体管的源电极和漏电极其中之一不需要通过开口连接到布线。因此，存储器单元的面积能够被降低，使得半导体装置能够被高度集成，并且每单位面积的存储容量能够被增加。在按照所公开的发明的半导体装置中，第二晶体管(包括氧化物半导体材料的晶体管)串联电连接；因此，需要从最远离位线的存储器单元(第m个存储器单元)到最靠近位线的存储器单元(第一个存储器单元)依次执行数据写入。因此，需要对其写入数据的第二晶体管导通，并且连接在对其写入数据的存储器单元与位线之间的所有第二晶体管导通。在这里，第二晶体管的栅端子电连接到信号线；因此，第二晶体管的导通和截止通过输入到信号线的信号来控制。用于将信号输出到信号线的驱动器电路具有上述结构。也就是说，驱动器电路通过使用待输出到第j条信号线的信号来产生待输出到第(j_l)条信号线的信号。这样，具有简单结构的驱动器电路能够产生信号，通过该信号，使连接在第j个存储器单元与位线之间的所有第二晶体管(第一至第(j-Ι)个存储器单元中的第二晶体管)在远离位线的存储器单元(第j个存储器单元)中的第二晶体管导通时导通。通过在驱动器电路中提供延迟电路，能够降低将信号输出到信号线的定时的差
已因此，能够减少驱动器电路中的元件数量，并且能够降低半导体装置的功率。


附图中图IA和图IB是半导体装置的电路图；图2是半导体装置的电路图；图3是时间图；图4是半导体装置的电路图；图5A和图5B是半导体装置的电路图；图6是半导体装置的电路图；图7是时间图；图8是半导体装置的电路图；图9是半导体装置的电路图；图10是半导体装置的电路图；图11是半导体装置的电路图；图12是半导体装置的电路图；图13是半导体装置的电路图；图14是半导体装置的电路图；图15A和图15B是半导体装置的截面图和平面图；图16A至图16G是用于说明一种用于制造半导体装置中使用的半导体衬底的方法的截面图；图17A至图17E是用于说明一种用于制造半导体装置的方法的截面图；图18A至图18D是用于说明用于制造半导体装置的方法的截面图；图19A至图19D是用于说明用于制造半导体装置的方法的截面图；以及图20A至图20C是用于说明用于制造半导体装置的方法的截面图。
具体实施例方式下面参照附图来描述所公开的发明的实施例的示例。注意，本发明并不局限于以下描述。本领域的技术人员易于理解，本发明的模式和细节能够按照各种方式改变，而没有背离本发明的精神和范围。因此，本发明不应当被理解为局限于以下实施例的描述。注意，附图等所示的各组件的位置、大小、范围等等在一些情况下为了易于理解而没有精确表示。因此，所公开的发明不一定局限于附图等中公开的位置、大小、范围等等。注意，在本说明书等等中，使用诸如“第一”、“第二”和“第三”之类的序数以便避免组件之间的混淆，而不是限制数量。(实施例1)在这个实施例中，参照图IA和图1B、图2、图3以及图4来描述按照所公开的发明的一个实施例的半导体装置的电路结构和操作。注意，在一些电路图中，在某个晶体管旁边写有“Os”，以便指示该晶体管包括氧化物半导体材料。〈基本电路〉首先，参照图IA和图IB来描述电路的基本电路结构和操作。图IA是说明半导体装置中的各存储器单元的基本电路结构的电路图。在图IA所示的电路图中，第一布线(第一线)与晶体管160的源电极和漏电极其中之一(例如，漏电极)相互电连接，并且第二布线(第二线)与晶体管160的源电极和漏电极中的另一个(例如，源电极)相互电连接。另外，第三布线(第三线)与晶体管162的源电极和漏电极其中之一(例如，漏电极)相互电连接，并且第四布线(第四线)与晶体管162的栅电极相互电连接。此外，晶体管160的栅电极与晶体管162的源电极和漏电极中的另一个(例如，源电极)电连接到电容器164的一个电极，并且第五布线(第五线)与电容器164的另一个电极相互电连接。在这里，例如，包括氧化物半导体材料的晶体管(包括氧化物半导体层中的沟道的晶体管)用作晶体管162。包括氧化物半导体材料的晶体管的断态电流极低。因此，当晶体管162截止时，晶体管160的栅电极的电位能够保持极长时间。注意，晶体管160可包括任何材料，并且对晶体管160的材料没有特别的限制。为了提高读取数据的速度，优选的是使用例如具有高开关速度的晶体管、比如使用单晶硅形成的晶体管(包括单晶硅衬底或单晶硅层中的沟道的晶体管)作为晶体管160。图IA中所示的半导体装置能够按如下所述来写入和读取数据，利用晶体管160的栅电极的电位能够保持极长时间的特征。首先，描述数据写入。首先，第四布线的电位设置成使晶体管162导通的电位，使得晶体管162导通。因此，将第三布线的电位施加到晶体管160的栅电极和电容器164。也就是说，将预定电荷提供给晶体管160的栅电极。在这里，选择性地将与两个不同电位对应的电荷其中之一(下文中，用于提供低电位的电荷称作电荷从，而用于提供高电位的电荷称作电荷Qh)提供给晶体管160的栅电极和电容器164。在这里，当从和％其中之一对应于数据“1”而从和％中的另一个对应于数据“0”时，能够将一位数据写到存储器单元。注意，当将要提供给晶体管160的栅电极的电荷从对应于三个或更多不同电位的电荷中选取时，将多值(多位)数据写到各存储器单元，使得半导体装置的存储容量得到提高。此后， 第四布线的电位设置成使晶体管162截止的电位，使得晶体管162截止。因此，存储了提供给晶体管160的栅电极和电容器164的电荷。由于晶体管162的断态电流极低，所以长时间存储晶体管160的栅电极和电容器 164的电荷。接下来，描述数据读取。当将预定电位(恒定电位)施加到第二布线的同时将适当电位(读取电位)施加到第五布线时，晶体管160的电阻随晶体管160的栅电极中存储的电荷量而改变。这一般是因为，当晶体管160是η沟道晶体管时，在将％提供给晶体管160的栅电极时晶体管160的视在阈值电压Vth H低于在将^提供给晶体管160的栅电极时晶体管160的视在阈值电压Vth p在这里，视在阈值电压是使晶体管160导通所需的第五布线的电位。因此，施加到第五布线的电位(读取电位)设置成介于Vth H与Vtlrt之间的电位Vtl，使得能够在写入数据时确定提供给晶体管160的栅电极的电荷。例如，在写入中将 %提供给晶体管160的栅电极的情况下，当第五布线的电位设置成VJ > Vthj)时，晶体管 160导通。另一方面，在写入中将^提供给晶体管160的栅电极的情况下，甚至当第五布线的电位设置成K < Vth L)时，晶体管160也保持截止。因此，当检测晶体管160的电阻状态时，能够读取已存储数据。注意，在排列多个存储器单元的情况下，需要读取仅预期存储器单元的数据。例如，在其中多个存储器单元中的晶体管160串联电连接的结构(NAND结构)的情况下，当读取预定存储器单元的数据而不读取其它存储器单元的数据时，如以下所述来执行操作。使晶体管160导通而不管在写入数据时提供给栅电极的电荷如何的电位，S卩，高于Vt“的电位，施加到不是数据读取目标的存储器单元中的第五布线。例如，在其中多个存储器单元中的晶体管160不是串联连接、而是电连接到布线的结构(NOR结构)的情况下，当读取预定存储器单元的数据而不读取其它存储器单元的数据时，如以下所述来执行操作。使晶体管160截止而不管在写入数据时提供给栅电极的电荷如何的电位，即，低于Vth H的电位，施加到不是数据读取目标的存储器单元中的第五布线。接下来，描述数据改写。数据改写按照与数据写入和数据保持的那些方式相似的方式来执行。也就是说，第四布线的电位设置成使晶体管162导通的电位，使得晶体管162 导通。因此，将第三布线的电位(与新数据对应的电位)施加到晶体管160的栅电极和电容器164。此后，第四布线的电位设置成使晶体管162截止的电位，使得晶体管162截止。 因此，与新数据对应的电荷被存储在晶体管160的栅电极中。在按照所公开的发明的半导体装置中，不需要在擦除已写入数据之后写入新数据，并且能够通过另一次数据写入来直接改写数据，如上所述。因此，能够抑制因擦除操作引起的操作速度的降低。也就是说，半导体装置能够以高速度进行操作。注意，晶体管160的栅电极电连接到晶体管162的漏电极(或源电极)和电容器 164，使得它具有与用作非易失性存储器元件的浮栅晶体管的浮栅的功能相似的功能。在以下描述中，在一些情况下，晶体管160的栅电极与晶体管162的漏电极(或源电极)和电容器164电连接之处的部分称作节点TO。当晶体管162截止时，节点re能够被视为嵌入绝缘体中，并且电荷存储在节点re中。包括氧化物半导体材料的晶体管162的断态电流量小于或等于包括硅层中形成的沟道的晶体管的断态电流量的1/100000 ；因此，节点re中积聚的电荷因晶体管162的泄漏电流引起的损失是可忽略的。换言之，通过包括氧化物半导体材料的晶体管162，能够实现在没有提供电力的情况下能保持数据的非易失性存储器装置。例如，当晶体管162的断态电流在室温(25°C )为10zA(l zA(zeptoampere)为 IX 10_21A)或更小并且电容器164的电容值大约为IOfF时，数据能够保持IO4s或更长时间。 注意，不用说，保持时间取决于晶体管特性和电容器的电容值。此外，在所公开的发明的半导体装置中，不存在常规浮栅晶体管中指出的栅绝缘层(隧道绝缘层)的退化问题。也就是说，能够解决作为常规问题的栅绝缘层因电子注入浮栅引起的退化。这意味着，原则上对写入次数没有限制。此外，不需要常规浮栅晶体管中写入或擦除数据所需的高电压。诸如图IA所示的半导体装置中的晶体管之类的组件能够被看作包括图IB所示的电阻器和电容器。也就是说，在图IB中，晶体管160和电容器164各被看作包括电阻器和电容器。Rl和Cl分别表示电容器164的电阻和电容。电阻Rl对应于电容器164中包含的绝缘层的电阻。R2和C2分别表示晶体管160的电阻和电容。电阻R2对应于晶体管160 导通时的栅绝缘层的电阻。电容C2对应于所谓的栅电容(在栅电极与源电极或漏电极之间形成的电容以及在栅电极与沟道形成区之间形成的电容)。在晶体管162的栅极泄漏电流(在栅电极与源电极之间产生的泄漏电流或者在栅电极与漏电极之间产生的泄漏电流)足够低并且满足Rl ^ ROS和R2 ^ ROS的条件下，主要通过晶体管162的断态电流来确定节点re中积聚的电荷的存储周期(又称作数据保持周期)，其中在晶体管162截止时源电极与漏电极之间的电阻(又称作有效电阻)是R0S。相比之下，在不满足这些条件时，难以充分确保数据保持周期，即使晶体管162的断态电流足够小。这是因为除了晶体管162的断态电流之外的泄漏电流(例如，晶体管160 的栅电极与源电极之间产生的泄漏电流)大。因此，可以说，这个实施例中公开的半导体装置优选地满足Rl ^ ROS和R2 ^ ROS。优选的是，满足Cl彡C2。这是因为当Cl大时，第五布线的电位能够在由第五布线控制节点re的电位时有效地施加到节点re，并且能够减小施加到第五布线的电位(例如， 用于选择数据读取的电位和用于不选择数据读取的电位)之间的差。当这样满足上述关系时，能够实现更有利的半导体装置。注意，Rl和R2由晶体管 160的栅绝缘层和电容器164的绝缘层来控制。类似地，Cl和C2由晶体管160的栅绝缘层和电容器164的绝缘层来控制。因此，栅绝缘层的材料、厚度等等优选地适当设置，使得满足上述关系。在这个实施例中所描述的半导体装置中，节点re具有与闪速存储器等中的浮栅晶体管的浮栅的功能相似的功能，但是这个实施例的节点re具有本质上与闪速存储器等中的浮栅的特征不同的特征。在闪速存储器的情况下，由于施加到控制栅的电位高，所以需要在存储器单元之间留下适当空间，以便防止电位影响相邻存储器单元的浮栅。这是阻碍半导体装置的高度集成的因素之一。该因素归因于闪速存储器的基本原理通过施加高电场来产生隧道电流。相比之下，这个实施例的半导体装置通过包括氧化物半导体材料的晶体管的开/ 关来操作，而没有使用通过隧道电流将电荷注入浮栅的原理。也就是说，与闪速存储器不同，不需要用于将电荷注入浮栅的高电场。因此，不需要考虑高电场对相邻存储器单元的影响，这便于高度集成。另外，这个实施例的半导体装置优于闪速存储器之处还在于，不需要用于产生高电场的大外围电路(例如，升压电路(升压DC-DC转换器))，因为不需要高电场。例如，在写入两级(一位)的数据的情况下，施加到这个实施例的存储器单元的最高电压(同时施加到存储器单元的端子的最高电位与最低电位之间的差)在一个存储器单元中能够为5V 或更低，优选地为3V或更低。在电容器164中包含的绝缘层的相对介电常数ε rl与晶体管160中包含的绝缘层的相对介电常数er2不同的情况下，易于在满足2XS2彡Sl(优选地S2彡Si)的同时满足Cl ^ C2，其中Sl是电容器164中包含的绝缘层的面积，而S2是形成晶体管160中的栅电容的绝缘层的面积。也就是说，易于满足Cl >C2，同时使电容器164中包含的绝缘层的面积小。具体来说，例如，使用诸如氧化铪之类的高k材料形成的膜或者使用诸如氧化铪之类的高k材料形成的膜与使用氧化物半导体材料形成的膜的叠层被用于电容器164中包含的绝缘层，使得ε rl能够设置成10或更大，优选15或更大，并且氧化硅用于形成晶体管 160中的栅电容的绝缘层，使得ε r2能够设置成3至4。这类结构的组合实现按照所公开的发明的半导体装置的更高集成。〈应用示例〉接下来，参照图2和图3来描述图IA和图IB所示电路适用的更具体电路结构和该电路的操作。图2是包括m (m为大于或等于3的自然数)行(沿垂直方向)X η (η为自然数)列 (沿水平方向)存储器单元190的NAND半导体装置的电路图的示例。注意，实际上，NAND 半导体装置能够包括m行(沿垂直方向)Xn列(沿水平方向)单元的多个集合。图2中， 在多个布线具有相似功能的情况下，布线通过添加到其名称末尾的“ _1”、“_2”等等来区分。图2所示的半导体装置包括m条字线WL(WL_1至WL_m)、m条信号线S(S_1至S_ m)、n条位线BL (BL_1至BL_n)、包括排列成垂直方向的m行X水平方向的η列的矩阵的存储器单元190的存储器单元阵列、源信号线SL、选择线G_1和G_2、η个选择晶体管180以及η个选择晶体管182。η个选择晶体管180沿选择线G_1设置在位线BL与第一行中的存储器单元190之间，并且选择线G_1和η个选择晶体管180的栅电极相互电连接。η个选择晶体管182沿选择线G_2设置在第m行中的存储器单元190与源线SL之间，并且选择线G_2和η个选择晶体管182的栅电极相互电连接。位线BL电连接到第一行中的存储器单元190中的晶体管162的漏电极，并且通过选择晶体管180电连接到第一行中的存储器单元190中的晶体管160的漏电极。源线SL 通过选择晶体管182电连接到第m行中的存储器单元190中的晶体管160的源电极。第k行(k为大于或等于1且小于或等于m的自然数)中的字线WL_k电连接到第 k行中的存储器单元190中的电容器164中的每个电容器的一个电极。第k行中的信号线 S电连接到第k行中的存储器单元190中的晶体管162的栅端子。第j行(j为大于或等于3且小于或等于m的自然数)中的存储器单元190中的晶体管160的漏电极电连接到第(j_l)行中的存储器单元190中的晶体管160的源电极。第j行中的存储器单元190中的晶体管162的漏电极电连接到第(j_l)行中的存储器单元190中的晶体管160的栅电极、晶体管162的源电极和电容器164中的每个电容器的另一个电极。另外，在第m行的存储器单元190中，晶体管160的栅电极、晶体管162 的源电极以及电容器164中的每个电容器的另一个电极相互电连接。图2中的存储器单元190的结构与图IA中相似。换言之，在第k行和第q列(q 为1至η的自然数)的存储器单元中，图IA中的第一布线和第三布线共同电连接到图2中的位线BL_q，并且图IA中的第二布线电连接到图2中的源线SL。此外，图IA中的第四布线电连接到图2中的信号线S_k，并且图IA中的第五布线电连接到图2中的字线WL_k。
注意，图2中，存储器单元190的晶体管162沿列方向串联电连接，并且存储器单元190中的晶体管160沿列方向串联电连接；因此，只有第一行中的存储器单元无需其它存储器单元而电连接到位线BL，并且只有第m行中的存储器单元无需其它存储器单元而电连接到源线SL。其它行中的存储器单元通过相同列中的其它存储器单元电连接到位线BL和源线SL0在这里，在图2所示的半导体装置中，第(j-Ι)行中的存储器单元190中的节点TO 各具有图IA中的结构，并且电连接到第j行中的存储器单元190中的晶体管162的漏电极。 第j行的存储器单元和第(j_l)行的存储器单元中各包括氧化物半导体材料的晶体管162 具有相当低的断态电流。因此，在图2所示的半导体装置中的存储器单元190中，能够通过使晶体管162截止来使节点re的电位保持极长时间，如同图IA所示的半导体装置中那样。多个存储器单元190中的晶体管162如同图2所示的结构中那样串联电连接，使得晶体管162的源电极和晶体管162的漏电极能够相互接触或者共同用于存储器单元190 之中。因此，晶体管162的源电极和晶体管162的漏电极中只有一个包含在各存储器单元 190 中。另一方面，在存储器单元190中的晶体管162没有串联连接并且为存储器单元190 的晶体管162中每一个提供源电极和漏电极的情况下，晶体管162的源电极和漏电极中的一个需要通过开口连接到诸如位线BL之类的布线。也就是说，晶体管162的源电极和漏电极以及用于与布线进行连接的开口都包含在各存储器单元190中。因此，如图2所示，存储器单元190中的晶体管162串联电连接，使得存储器单元 190的面积能够减小。例如，假定最小特征尺寸为F，存储器单元190的面积能够是6至12 F2。因此，半导体装置能够高度集成，并且能够提高每单位面积的存储容量。注意，不一定提供选择线G_l、选择线G_2、选择晶体管180和选择晶体管182。有可能不提供选择线G_1和选择晶体管180。备选地，有可能不提供选择线G_2和晶体管182。在图2所示的结构中，数据写入和数据读取与图IA和图IB中的那些基本相似。注意，数据写入至少对各行来执行，并且对行依次执行。这是因为第j行中的存储器单元中的节点re通过第j行中的存储器单元中的晶体管162连接到作为相邻行的第(j-Ι)行中的存储器单元中的节点re。参照图3中的时间图来描述图2所示结构中的数据写入、数据保持和数据读取的操作。时间图中诸如“ffL”和“BL”之类的名称指示对其施加时间图中所示电位的布线。图3中的时间图说明将数据“1”写到第k行第一列的存储器单元并且将数据 “0”写到第k行第二至第η列的存储器单元的情况以及从第k行第一列的存储器单元读取数据“1”并且从第k行第二至第η列的存储器单元读取数据“0”的情况。将电位Vl或电位V2 (VI < V2)施加到节点TO。在将电位V2施加到节点TO时存储的数据是数据“1”，而在将电位Vi施加到节点re时存储的数据是数据“0”。描述将数据写到第k行的存储器单元的示例。首先，选择线G_1的电位是例如参考电位GND (0 V)，而选择线G_2的电位是V3 (例如电源电位VDD)。这样，选择晶体管182 导通，而选择晶体管180截止。注意，将数据写到第k行的存储器单元，选择线G_1的电位可以是V3，使得选择晶体管180导通。至少在数据写入周期中，将某个电位(例如参考电位 GND(0 V))施加到源线SL。电连接到作为数据写入目标的存储器单元190(第k行中的存储器单元)中的晶体管162的栅电极的信号线S_k的电位是V4(高于V2的电位，例如VDD)。如果晶体管162 的阈值电压由Vthl62来表示，则满足V2+Vthl62 < V4。这样，第k行中的存储器单元中的晶体管162导通，使得V2或Vl施加到第k行中的存储器单元中的节点re。在将数据“0”写到第k行中的存储器单元的情况下，将Vl施加到位线BL。在将数据“1”写到第k行中的存储器单元的情况下，将V2施加到位线BL。如同图3的时间图中的表达“第k行中的数据写入”中那样，将V2施加到与第一列对应的位线BL_1，使得数据“1”被写到第k行第一列，并且将Vl施加到与第二至第η列对应的位线BL_2至BL_n，使得数据“0”被写到第k行第二至第η列。注意，在其它存储器单元(第一至第(k-Ι)行中的存储器单元)设置在作为数据写入目标的存储器单元(第k行中的存储器单元)与位线BL之间的情况下，信号线5_1至 S_(k-1)的电位设置成V4，第一至第(k-Ι)行中的存储器单元中的晶体管162导通，并且将位线BL的电位施加到作为数据写入目标的存储器单元(第k行中的存储器单元)中的晶体管162的漏电极。在将数据写到第k行中的存储器单元的情况下，信号线5_&+1)至S_m 的电位能够设置成例如参考电位GND(OV)。当第(k+Ι)至第m行中的存储器单元中的晶体管162的栅电极的电位这样设置成参考电位GND(0 V)时，第(k+Ι)至第m行中的存储器单元190中的晶体管162能够截止。这是因为将电位Vl或电位V2施加到晶体管162的漏电极和源电极。也就是说，如果晶体管162的阈值电压由Vthl62来表示，则电位Vl经过选择， 使得满足Vthl62+Vl > 0。因此，存储第(k+Ι)至第m行中的存储器单元中的晶体管162的栅电极中积聚的电荷。注意，信号线S_(k+1)至S_m的电位并不局限于0V，而可以是任何电位，只要第(k+Ι)至第m行中的存储器单元中的晶体管162截止。当电连接到目标存储器单元190(第k行中的存储器单元)的信号线S_k的电位设置成GND(OV)时，完成数据写入。当信号线S_k的电位设置成GND (OV)时，第k行中的存储器单元中的晶体管162截止，使得存储节点re中积聚的电荷。换言之，在将对应于数据 “1”的V2施加到节点re时，节点re的电位设置成V2，而在将对应于数据“0”的νι施加到节点re时，节点re的电位设置成VI。由于晶体管162的断态电流极低，所以长时间存储晶体管160的栅电极的电荷。注意，在将数据写到第k行中的存储器单元的情况下，需要使第一至第k行中的存储器单元中的晶体管162导通。因此，在将数据写到第k行中的存储器单元之后，需要将数据写到第(k-Ι)行中的存储器单元(更靠近位线BL的存储器单元190)。这样，数据写入和数据保持从第m行中的存储器单元到第一行中的存储器单元依次执行。接下来，描述从第k行中的存储器单元读取数据的示例。注意，对于图3的时间图中的“从第k行的数据读取”，描述在将数据“ 1”写到第k行第一列的存储器单元并且将数据“0”写到第k行第二至第η列的存储器单元时的数据读取。电连接到作为数据读取目标的存储器单元(第k行中的存储器单元)的电容器164的字线WL_k的电位设置成V0;电连接到不是数据读取目标的存储器单元(第一至第(k-Ι)行和第(k+Ι)至第m行中的存储器单元)中的电容器164的字线WL_1至WL_(k-l)和WL_(k+l)至WL_m的电位设置成V5 ； 以及选择线G_1和G_2的电位设置成V3。当电连接到作为数据读取目标的存储器单元(第k行中的存储器单元)中的电容器164的字线WL_(k+l)的电位设置成VO时，在作为数据读取目标的存储器单元(第k行中的存储器单元)存储数据“1”的情况下，即，在写入数据时将电位V2施加到节点re的情况下，第k行中的存储器单元中的晶体管160导通。相比之下，在作为数据读取目标的存储器单元(第k行中的存储器单元)存储数据“0”的情况下，S卩，在写入数据时将电位Vl施加到节点re的情况下，第k行中的存储器单元中的晶体管160截止。也就是说，电位VO经过选择，使得满足 V1+V0X α < Vthl60 < V2+V0X α。注意，α 表示耦合比(a = C1/(C1+C2))， 并且Vthl6tl表示晶体管160的阈值电压。换言之，如参照图IA和图IB所述，电位VO经过选择，以致于成为Vth H与Vg之间的中间电位。当电连接到不是数据读取目标的存储器单元(第一至第(k-Ι)行和第(k+Ι)至第 m行中的存储器单元)中的电容器164的字线WL_1至WL_(k_l)和WL_(k+l)至WL_m的电位设置成V5时，不是数据读取目标的存储器单元中的晶体管160导通，而不管写到不是数据读取目标的存储器单元(第一至第(k-Ι)行和第(k+Ι)至第m行中的存储器单元)的数据是“1”还是“0”。也就是说，电位V5经过选择，使得满足Vthl6tl <V1+V5 X α。当选择线G_1和G_2的电位设置成V3时，选择晶体管180和选择晶体管182导通。因此，第一行中的存储器单元中的晶体管160的漏电极通过导通的选择晶体管180电连接到位线BL，并且第m行中的存储器单元中的晶体管160的源电极通过导通的选择晶体管182电连接到源线SL。至少在数据读取周期中，将某个电位(例如参考电位GND(OV))施加到源线SL。读取电路电连接到位线BL。图4示出读取电路的结构示例。在图4所示的读取电路中，位线BL(与位线BL_1至BL_n对应)通过由读取使能信号(图4中表示为“RE”)控制的开关403连接到时钟控制反相器402以及晶体管401的源极和漏极其中之一。晶体管 401的栅极以及晶体管401的源极和漏极中的另一个电连接到布线400。将读取使能信号 RE以及通过读取使能信号的反相得到的信号(图4中表示为“REB”)输入到时钟控制反相器 402。在将数据“1”写到作为数据读取目标的存储器单元(例如，第k行第q列中的存储器单元)的情况下，存储器单元中的晶体管160在数据被读取时导通。因此，第q列中电连接到对应位线BL_q的所有晶体管160、选择晶体管180和选择晶体管182都导通。这样，位线BL_q与源线SL之间的电阻降低；将接近施加到源线SL的电位(参考电位GND(0 V))的电位、即低电位施加到时钟控制反相器402;并且来自读取电路的输出(图4中表示为“D”)接近VDD。相比之下，在将数据“0”写到作为数据读取目标的存储器单元(例如第k行第q 列中的存储器单元)的情况下，存储器单元中的晶体管160在数据被读取时截止。因此，位线BL_q与源线SL之间的电阻升高；将施加到布线400的电位(电源电位VDD)、即高电位施加到时钟控制反相器402 ；并且来自读取电路的输出D为0V。这样，位线BL_q与源线SL之间的电阻按照作为数据读取目标的存储器单元中保持的数据而改变，使得能够读取已写入数据。注意，读取电路的结构并不局限于图4中的结构。能够使用具有任何结构的电路， 只要它能够检测位线BL与源线SL之间的电阻的差异。在这个实施例中所述的半导体装置中，通过在各存储器单元中使用包括氧化物半导体层中的沟道的晶体管，能够抑制在没有选择晶体管时电荷从电容器流出或者电荷流入电容器，因为晶体管具有极低的断态电流。因此，半导体装置能够将已存储数据保持极长时间。换言之，不需要半导体装置中的刷新操作，或者刷新操作的频率能够极大地降低，这引起功耗的充分降低。此外，甚至在没有提供电力时(施加到半导体装置的电位优选地在没有提供电力的情况与提供电力的情况之间没有改变)，半导体装置也能够将已存储数据保持长时间。此外，这个实施例中所述的半导体装置不需要用于将数据写到各存储器单元的高电压，使得半导体装置中包含的元件不太可能退化。例如，在常规闪速存储器中，电子被注入浮栅并且从浮栅抽取；因此，需要将高电压施加到半导体装置中包含的诸如浮栅晶体管之类的元件。因此，出现晶体管的栅绝缘层退化的问题。但是，与常规闪速存储器不同，不需要将高电压施加到按照所公开的发明的半导体装置中包含的诸如晶体管之类的元件；因此，晶体管的栅绝缘层不太可能退化。换言之，按照所公开的发明的半导体装置没有作为常规非易失性存储器装置的问题的对于写入次数的限制，并且其可靠性显著提高。此外，通过控制半导体装置中包含的晶体管的导通和截止来将数据写到各存储器单元，使得能够易于实现半导体装置的高速操作。另外，包括与氧化物半导体不同的材料的晶体管(例如包括硅衬底或硅层中的沟道的晶体管)能够以比包括氧化物半导体材料的晶体管(包括氧化物半导体层中的沟道的晶体管)更高的速度进行操作。因此，通过组合包括与氧化物半导体不同的材料的晶体管和包括氧化物半导体材料的晶体管，半导体装置能够以足够高的速度来执行操作(例如数据读取)。此外，包括与氧化物半导体不同的材料的晶体管能够顺利地实现需要以高速度进行操作的半导体装置中的各种电路(例如逻辑电路或驱动器电路)。能够通过提供包括与氧化物半导体不同的材料的晶体管(广义来说，是能够以足够高的速度进行操作的晶体管)以及包括氧化物半导体材料的晶体管(广义来说，是其断态电流足够低的晶体管)来实现具有新颖特征的半导体装置。在这个实施例所述的半导体装置中，半导体装置的存储器单元中各包括氧化物半导体材料的晶体管串联电连接，使得存储器单元中包括氧化物半导体材料的晶体管的源电极和相邻存储器单元中包括氧化物半导体材料的晶体管的漏电极能够相互接触，或者在相邻存储器单元之间共同使用。在这里，例如，在存储器单元中各包括氧化物半导体材料的晶体管没有串联电连接的情况下，需要在层间绝缘膜等中提供开口，使得晶体管的源电极或漏电极能够连接到设置在与其中设置源电极或漏电极的层不同的层中的布线。因此，布线的连接所需的面积在存储器单元中增加。相比之下，在各包括氧化物半导体材料的晶体管串联电连接在多个存储器单元之间，如同按照所公开的发明的半导体装置中那样的情况下，存储器单元中包括氧化物半导体材料的晶体管的源电极和相邻存储器单元中包括氧化物半导体材料的晶体管的漏电极能够相互接触，或者在相邻存储器单元之间共同使用；因此，一个存储器单元的面积能够减小。因此，半导体装置能够高度集成，并且每单位面积的存储容量能够提高。在图2所示的结构中，各包括氧化物半导体材料的晶体管162串联电连接；因此， 需要从最远离位线BL的存储器单元190到最靠近位线BL的存储器单元190依次执行数据写入。因此，需要对其写入数据的存储器单元190中的晶体管162导通，并且从对其写入数据的存储器单元190连接到位线BL的所有晶体管162导通。例如，在将数据写到第(m-1)行中的存储器单元190中的晶体管162的情况下，可将电荷提供给第(m-Ι)行中的存储器单元190中的晶体管160的栅电极，同时第m行中的存储器单元190中的晶体管162截止， 并且第一至第(m-Ι)行中的存储器单元190中的晶体管162导通。然后，第(m_l)行中的存储器单元190中的晶体管162可截止，使得数据被写到第(m-Ι)行中的存储器单元190。 这种数据写入能够通过将电路连接到信号线S来执行。下面描述电路连接到信号线S的一个示例。< 二位存储器+驱动器电路>参照图5A和图5B来描述用于将信号输出到信号线S的驱动器电路。在图5A所示的电路图中，存储器单元阵列的结构对应于图2所示的结构，其中m为2，以及η为1。驱动器电路包括电路800、810和820。将写控制信号WRITE和行地址选择信号ADD_2输入到电路800。将写控制信号WRITE和行地址选择信号ADD_1输入到电路820。把来自电路820 的输出和来自电路800的输出输入到电路810。把来自电路800的输出输出到信号线S_2， 并且把来自电路810的输出输出到信号线S_1。图5A中的存储器单元中的数据写入和数据读取能够与图2中的数据写入和数据读取相似；因此，省略其详细描述。参照图5A来描述电路800、810和820的操作。首先，在将数据写到第二行中的存储器单元190的情况下，来自电路800的输出为 “ 1 ”，并且将信号“ 1，，输入到信号线s_2。电路810是其输出在来自电路800的输出和来自电路820的输出中的至少一个为“1”时为“1”的电路。因此，当来自电路800的输出为“1” 时，来自电路810的输出必然为“1”。因此，在将信号“1”(即，用于使第二行中的存储器单元190中的晶体管162导通的信号)输入到信号线S_2时，信号“1” (即，用于使第一行中的存储器单元190中的晶体管162导通的信号)被输入到信号线S_l。也就是说，驱动器电路按照待输入到信号线S_2的信号来产生待输入到信号线S_1的信号。这样，具有简单结构的驱动器电路能够产生信号，通过该信号，使连接在第二行中的存储器单元190与位线BL_1之间的晶体管162(第一行中的存储器单元190中的晶体管162)在远离位线的存储器单元190(第二行中的存储器单元)中的晶体管162导通时导通。因此，能够将数据写到远离位线BL_1的第二行中的存储器单元190。随后，在将数据写到第一行中的存储器单元190的情况下，来自电路800的输出为 “0”，并且将信号“0”输入到信号线S_2。即使来自电路800的输出为“0”，来自电路810的输出在来自电路820的输出为“1”的情况下也为“1”。因此，来自电路810的输出为“1”， 并且将信号“ 1，，输入到信号线S_1。由于来自电路800的输出为“ 1”而来自电路810的输出为“0”，所以第二行中的存储器单元190中的晶体管162截止，而第一行中的存储器单元 190中的晶体管162导通。由于首先将数据写到第二行中的存储器单元190，所以电荷在第二行中的存储器单元190的电容器164中积聚。通过在将数据写到第一行的存储器单元 190时使第二行中的存储器单元190中的晶体管162截止，能够存储第二行中的存储器单元 190的电容器164中积聚的电荷。此外，由于第一行中的存储器单元190中的晶体管162导通，所以能够将数据写到第一行中的存储器单元190。作为这种驱动器电路的结构的一个示例，AND电路能够用作电路800和820，而OR 电路能够用作电路810 (参见图5B)。
在这里，例如，包括氧化物半导体材料的晶体管(包括氧化物半导体层中的沟道的晶体管)用作第一行和第二行中的存储器单元190中的晶体管162中的每一个。包括氧化物半导体材料的晶体管的断态电流极低。因此，当第一行和第二行中的存储器单元190 中的晶体管162截止时，第一行和第二行中的存储器单元190中的晶体管160的栅电极的电位能够保持极长时间。注意，包括任何材料的晶体管可用作第一行和第二行中的存储器单元190中的晶体管160中的每一个，并且对晶体管160没有特别的限制。为了提高读取数据的速度，优选的是使用例如具有高开关速度的晶体管，比如采用单晶硅形成的晶体管(包括单晶硅衬底或单晶硅层中的沟道的晶体管)，作为晶体管160。用于将信号输出到信号线的驱动器电路具有上述结构。也就是说，驱动器电路按照待输出到信号线S_2的信号来产生待输出到信号线S_1的信号。这样，具有简单结构的驱动器电路能够产生信号，通过该信号，使连接在第二行中的存储器单元190与位线BL_1 之间的晶体管162(第一行中的存储器单元中的晶体管16 在远离位线的存储器单元 190(第二行中的存储器单元)中的晶体管162导通时导通。因此，驱动器电路中的元件数量能够减少，并且半导体装置的功率能够降低。<多个存储器+驱动器电路>接下来，参照图6和图7来描述图5A和图5B所示电路适用的更具体电路结构和该电路的操作。图6是包括m (m为大于或等于3的自然数)行(沿垂直方向)X η (η为自然数)列 (沿水平方向)存储器单元190的NAND半导体装置的电路图的示例。注意，实际上，NAND 半导体装置能够包括m行(沿垂直方向)Xn列(沿水平方向)单元的多个集合。图6中， 在多个布线具有相似功能的情况下，布线通过添加到其名称末尾的“ _1”、“_2”等等来区分。对于图6中的存储器单元190的结构，可参照图2中的描述；因此，省略其详细描述。图6所示的半导体装置包括写控制信号WRITE、m个行地址选择信号ADD (ADD_1至 ADD_m)、(m-1)个 OR 电路 620 禾口 m 个 AND 电路 610。将写控制信号WRITE的输出和第j个行地址选择信号ADDJ的输出输入到第j个 AND电路610。把来自第j个OR电路620的输出和来自第(j_l)个AND电路610的输出输入到第(j-Ι)个OR电路620。另外，把来自第(j-Ι)个OR电路620的输出输出到第(j_l) 条信号线S_ (J-I)0如图6所示，存储器单元190中的晶体管162串联电连接，使得存储器单元190的面积能够减小。例如，假定最小特征尺寸为F，存储器单元190的面积能够是6至12 F2。因此，半导体装置能够高度集成，并且每单位面积的存储容量能够提高。注意，不一定提供选择线G_l、选择线G_2、选择晶体管180和选择晶体管182。有可能不提供选择线G_1和选择晶体管180。备选地，有可能不提供选择线G_2和选择晶体管 182。在图6所示的结构中，对于数据写入和数据读取，可参照图2中的描述；因此，省略其详细描述。参照图7的时间图来描述在图6所示结构中写入数据时AND电路610和OR 电路620的操作。在图7的时间图中，“ADD”、"WRITE”和“ S”分别指示行地址选择信号、写控制信号的电位和信号线的电位。图7的时间图示出其中将数据“1”写到第k行第一列的存储器单元并且将数据“0”写到第k行第二至第η列的存储器单元的情况。通过将写控制信号WRITE和第k个行地址选择信号ADD_k设置成“ 1 ”，来自第k个 AND电路610的输出为“ 1”。这样，来自第k个OR电路的输出为“ 1 ”，使得第k行中的存储器单元190中的晶体管162通过输入到第k条信号线的信号来导通。通过使用输入到第k 条信号线的信号(来自第k个OR电路的输出“1”)，来自第一至第(k-Ι)个OR电路620的输出为“1”;将“1”输入到信号线5_1至5_&-1)；并且在第一至第(k-Ι)行中的存储器单元190中的晶体管162导通。此外，第(k+Ι)至第m个行地址选择信号为“0”，但是写控制信号WRITE为“1”;因此，来自第(k+Ι)至第m个AND电路610的输出为“0”。这样，来自第 (k+Ι)至第m个OR电路的输出为“0”，使得第(k+Ι)至第m行中的存储器单元190中的晶体管162截止。在这个实施例中所述的半导体装置中，通过在各存储器单元中使用包括氧化物半导体层中的沟道的晶体管，能够抑制在没有选择晶体管时电荷从电容器流出或者电荷流入电容器，因为晶体管具有极低的断态电流。因此，半导体装置能够将已存储数据保持极长时间。换言之，不需要半导体装置中的刷新操作，或者刷新操作的频率能够极大降低，这引起功耗的充分降低。此外，甚至在没有提供电力时(施加到半导体装置的电位优选地在没有提供电力的情况与提供电力的情况之间没有改变)，半导体装置也能够将已存储数据保持长时间。此外，这个实施例中所述的半导体装置不需要用于将数据写到各存储器单元的高电压，使得半导体装置中包含的元件不太可能退化。例如，在常规闪速存储器中，电子被注入浮栅并且从浮栅抽取；因此，需要将高电压施加到半导体装置中包含的诸如浮栅晶体管之类的元件。因此，出现晶体管的栅绝缘层退化的问题。但是，与常规闪速存储器不同，不需要将高电压施加到按照所公开的发明的半导体装置中包含的诸如晶体管之类的元件；因此，晶体管的栅绝缘层不太可能退化。换言之，按照所公开的发明的半导体装置没有作为常规非易失性存储器装置的问题的对于写入次数的限制，并且其可靠性显著提高。此外，通过控制半导体装置中包含的晶体管的导通和截止来将数据写到各存储器单元，使得能够易于实现半导体装置的高速操作。另外，包括与氧化物半导体不同的材料的晶体管(例如包括硅衬底或硅层中的沟道的晶体管)能够以比包括氧化物半导体材料的晶体管(包括氧化物半导体层中的沟道的晶体管)更高的速度进行操作。因此，通过组合包括与氧化物半导体不同的材料的晶体管和包括氧化物半导体材料的晶体管，半导体装置能够以足够高的速度来执行操作(例如数据读取)。此外，包括与氧化物半导体不同的材料的晶体管能够顺利地实现需要以高速度进行操作的半导体装置中的各种电路(例如逻辑电路或驱动器电路)。能够通过提供包括与氧化物半导体不同的材料的晶体管(广义来说，是能够以足够高的速度进行操作的晶体管)以及包括氧化物半导体材料的晶体管(广义来说，是其断态电流足够低的晶体管)来实现具有新颖特征的半导体装置。在这个实施例中所述的半导体装置中，半导体装置的存储器单元中各包括氧化物半导体材料的晶体管串联电连接，使得存储器单元中包括氧化物半导体材料的晶体管的源电极和相邻存储器单元中包括氧化物半导体材料的晶体管的漏电极能够相互接触，或者在相邻存储器单元之间共同使用。在这里，例如，在存储器单元中各包括氧化物半导体材料的晶体管没有串联电连接的情况下，需要在层间绝缘膜等中提供开口，使得晶体管的源电极或漏电极能够连接到设置在与其中设置源电极或漏电极的层不同的层中的布线。因此，布线的连接所需的面积在存储器单元中增加。相比之下，在各包括氧化物半导体材料的晶体管串联电连接在多个存储器单元之间，如同按照所公开的发明的半导体装置中那样的情况下，存储器单元中包括氧化物半导体材料的晶体管的源电极和相邻存储器单元中包括氧化物半导体材料的晶体管的漏电极能够相互接触，或者在相邻存储器单元之间共同使用；因此，一个存储器单元的面积能够减小。因此，半导体装置能够高度集成，并且每单位面积的存储容量能够提高。在这个实施例中所述的半导体装置中，当诸如AND电路或者OR电路之类的驱动器电路连接到存储器单元中的晶体管162的栅电极时，对其写入数据的存储器单元中的晶体管162能够导通，并且连接到对其写入数据的存储器单元中的位线的所有晶体管162能够导通。换言之，从最远离位线BL的存储器单元到最靠近位线BL的存储器单元依次写入数据是可能的。在这里，例如，包括氧化物半导体材料的晶体管(包括氧化物半导体层中的沟道的晶体管)用作第一至第m行中的存储器单元190中的晶体管162中的每个。包括氧化物半导体材料的晶体管162的断态电流极低。因此，当第一至第m行中的存储器单元190中的晶体管162截止时，第一至第m行中的存储器单元190中的晶体管160的栅电极的电位能够保持极长时间。注意，包括任何材料的晶体管可用作第一至第m行中的存储器单元190中的晶体管160中的每个，并且对于晶体管160没有特别的限制。为了提高读取数据的速度，优选的是使用例如具有高开关速度的晶体管，比如使用单晶硅形成的晶体管(包括单晶硅衬底或单晶硅层中的沟道的晶体管)，作为晶体管160。用于将信号输出到信号线的驱动器电路具有这个实施例中所述的结构。也就是说，驱动器电路通过使用待输出到第(j-ι)条信号线的信号来产生待输出到第j条信号线的信号。这样，具有简单结构的驱动器电路能够产生信号，通过该信号，使连接在第j行中的存储器单元与位线BL之间的所有晶体管162(第一至第(j-Ι)行中的存储器单元190中的晶体管16 在远离位线的存储器单元190(第j行中的存储器单元)中的晶体管162导通时导通。因此，驱动器电路中的元件数量能够减少，并且半导体装置的功率能够降低。如上所述，这个实施例中所述的结构、方法等能够与其它实施例中所述的结构、方法等的任一个适当组合。(实施例2)在这个实施例中，参照图8和图9来描述按照所公开的本发明的一个实施例的半导体装置的不同电路结构和操作。注意，在一些电路图中，在某个晶体管旁边写有“Os”，以便指示该晶体管包括氧化物半导体材料。< 二位存储器+驱动器电路+延迟电路>参照图8来描述一种与图5B中的结构不同的结构，其中各包括氧化物半导体材料的两个晶体管162沿列方向串联电连接，并且电路连接到信号线S。在图8所示的电路图中，省略与图5B中那些部分相似的部分的描述。把来自第二AND电路610的输出输入到第二延迟电路710，并且把来自第二延迟电路710的输出输入到第二信号线S_2。另外，把来自第一 OR电路620的输出输入到第一延迟电路710，并且把来自第一延迟电路710的输出输入到第一信号线S_l。在图5B中的电路结构中，第一行中的存储器单元190中的晶体管162在第二行中的存储器单元190中的晶体管162导通之后导通；因此，在使第二行中的存储器单元190的晶体管162导通的定时与使第一行中的存储器单元190中的晶体管162导通的定时之间产生差异。因此，通过添加延迟电路710，能够消除使第一行中的存储器单元190中的晶体管 162导通的定时与使第二行中的存储器单元190中的晶体管162导通的定时之间的差异。<多个存储器+驱动器电路+延迟电路>接下来，参照图9来描述图8所示电路适用的电路结构和电路的操作。图9所示的电路通过对图6所示电路结构添加延迟电路710来得到。由于从图6所示电路结构中最远离位线的存储器单元写入数据，所以在使第一至第m行中的存储器单元190中的晶体管 162导通的定时之间产生差异。因此，通过使用延迟电路710，能够消除使第一至第m行中的存储器单元190中的晶体管162导通的定时之间的差异。图9是包括m (m为大于或等于3的自然数)行(沿垂直方向)X η (η为自然数)列 (沿水平方向)存储器单元190的NAND半导体装置的电路图的示例。注意，实际上，NAND 半导体装置能够包括m行(沿垂直方向)Xn列(沿水平方向)单元的多个集合。图9中， 在多个布线具有相似功能的情况下，布线通过添加到其名称末尾的“ _1”、“_2”等等来区分。 注意，在图9所示的电路图中，对于图9中的存储器单元190的结构可参阅图2中的描述， 并且对于图9中与图6的电路结构相同的电路结构可参阅图6中的描述；因此省略其详细描述。把来自第m个AND电路610的输出输入到第m个延迟电路710，并且把来自第m个延迟电路710的输出输入到第m条信号线S_m。另外，把来自第(j-Ι)个OR电路620的输出输入到第(j_l)个延迟电路710，并且把来自第(j_l)个延迟电路710的输出输入到第(j_l)条信号线3_(」-1)。如图9所示，存储器单元190中的晶体管162串联电连接，使得存储器单元190的面积能够减小。例如，假定最小特征尺寸为F，存储器单元190的面积能够是6至12 F2。因此，半导体装置能够高度集成，并且每单位面积的存储容量能够提高。注意，不一定提供选择线G_l、选择线G_2、选择晶体管180和选择晶体管182。有可能不提供选择线G_1和选择晶体管180。备选地，有可能不提供选择线G_2和晶体管182。在图9所示的结构中，对于数据写入和数据读取，可参阅图2中的描述；因此，省略其详细描述。对于在图9所示结构中写入数据时的AND电路610和OR电路620的操作，可参阅图6中的描述；因此省略其详细描述。通过这样使用延迟电路710，能够消除使第一至第m行中的存储器单元190中的晶体管162导通的定时之间的差异。注意，作为延迟电路，例如，能够使用其中反相器电路串联连接的电路。在这个实施例所述的半导体装置中，通过在各存储器单元中使用包括氧化物半导体层中的沟道的晶体管，能够抑制在没有选择晶体管时的电荷从电容器的流出或者电荷流入电容器，因为晶体管具有极低的断态电流。因此，半导体装置能够将已存储数据保持极长时间。换言之，不需要半导体装置中的刷新操作，或者刷新操作的频率能够极大降低，这引起功耗的充分降低。此外，甚至在没有提供电力时(施加到半导体装置的电位优选地在没有提供电力的情况与提供电力的情况之间没有改变)，半导体装置也能够将已存储数据保持长时间。此外，这个实施例中所述的半导体装置不需要用于将数据写到各存储器单元的高电压，使得半导体装置中包含的元件不太可能退化。例如，在常规闪速存储器中，电子被注入浮栅并且从浮栅抽取；因此，需要将高电压施加到半导体装置中包含的诸如浮栅晶体管之类的元件。因此，出现晶体管的栅绝缘层退化的问题。但是，与常规闪速存储器不同，不需要将高电压施加到按照所公开的发明的半导体装置中包含的诸如晶体管之类的元件；因此，晶体管的栅绝缘层不太可能退化。换言之，按照所公开的发明的半导体装置没有作为常规非易失性存储器装置的问题的对于写入次数的限制，并且其可靠性显著提高。此外，通过控制半导体装置中包含的晶体管的导通和截止来将数据写到各存储器单元，使得能够易于实现半导体装置的高速操作。另外，包括与氧化物半导体不同的材料的晶体管(例如包括硅衬底或硅层中的沟道的晶体管)能够以比包括氧化物半导体材料的晶体管(包括氧化物半导体层中的沟道的晶体管)更高的速度进行操作。因此，通过组合包括与氧化物半导体不同的材料的晶体管和包括氧化物半导体材料的晶体管，半导体装置能够以足够高的速度来执行操作(例如数据读取)。此外，包括与氧化物半导体不同的材料的晶体管能够顺利地实现需要以高速度进行操作的半导体装置中的各种电路(例如逻辑电路或驱动器电路)。能够通过提供包括与氧化物半导体不同的材料的晶体管(广义来说，是能够以足够高的速度进行操作的晶体管)以及包括氧化物半导体材料的晶体管(广义来说，是其断态电流足够低的晶体管)来实现具有新颖特征的半导体装置。在这个实施例中所述的半导体装置中，半导体装置的存储器单元中各包括氧化物半导体材料的晶体管串联电连接，使得存储器单元中包括氧化物半导体材料的晶体管的源电极和相邻存储器单元中包括氧化物半导体材料的晶体管的漏电极能够相互接触，或者在相邻存储器单元之间共同使用。在这里，例如，在存储器单元中各包括氧化物半导体材料的晶体管没有串联电连接的情况下，需要在层间绝缘膜等中提供开口，使得晶体管的源电极或漏电极能够连接到设置在与其中设置源电极或漏电极的层不同的层中的布线。因此，布线的连接所需的面积在存储器单元中增加。相比之下，在各包括氧化物半导体材料的晶体管串联电连接在多个存储器单元之间，如同按照所公开的发明的半导体装置中那样的情况下，存储器单元中包括氧化物半导体材料的晶体管的源电极和相邻存储器单元中包括氧化物半导体材料的晶体管的漏电极能够相互接触，或者在相邻存储器单元之间共同使用；因此一个存储器单元的面积能够减小。因此，半导体装置能够高度集成，并且每单位面积的存储容量能够提高。在这个实施例中所述的半导体装置中，当诸如AND电路或者OR电路之类的驱动器电路连接到存储器单元中的晶体管162的栅电极时，对其写入数据的存储器单元中的晶体管162能够导通，并且连接到对其写入数据的存储器单元中的位线的所有晶体管162能够导通。换言之，从最远离位线BL的存储器单元到最靠近位线BL的存储器单元依次写入数据是可能的。在这里，例如，包括氧化物半导体材料的晶体管(包括氧化物半导体层中的沟道的晶体管)用作第一至第m行中的存储器单元190中的晶体管162中的每个。包括氧化物半导体材料的晶体管162的断态电流极低。因此，当第一至第m行中的存储器单元190中的晶体管162截止时，第一至第m行中的存储器单元190中的晶体管160的栅电极的电位能够保持极长时间。注意，包括任何材料的晶体管可用作第一至第m行中的存储器单元190中的晶体管160中的每个，并且对晶体管160没有特别的限制。为了提高读取数据的速度，优选的是使用例如具有高开关速度的晶体管，比如使用单晶硅形成的晶体管(包括单晶硅衬底或单晶硅层中的沟道的晶体管)，作为晶体管160。用于将信号输出到信号线的驱动器电路具有这个实施例中所述的结构。也就是说，驱动器电路通过使用待输出到第(j-ι)条信号线的信号来产生待输出到第j条信号线的信号。这样，具有简单结构的驱动器电路能够产生信号，通过该信号，使连接在第j行中的存储器单元190与位线BL之间的所有晶体管162(第一至第(j-Ι)行中的存储器单元中的晶体管162)在远离位线BL的存储器单元190(第j行中的存储器单元190)中的晶体管 162导通时导通。因此，驱动器电路中的元件数量能够减少，并且半导体装置的功率能够降低。在这个实施例中所述的半导体装置中，通过在第m个AND电路610与第m条信号线S_m之间或者在第(j-Ι)个OR电路620与第(j-Ι)条信号线S_(j_l)之间提供延迟电路710，能够消除使第一至第m行中的存储器单元190中的晶体管162导通的定时之间的差异。因此，第一至第m行中的存储器单元190中的晶体管162能够同时导通。如上所述，这个实施例中所述的结构、方法等能够与其它实施例中所述的结构、方法等中的任一个适当组合。(实施例3)在这个实施例中，参照图10、图11和图12来描述按照所公开的发明的一个实施例的半导体装置的不同电路结构和操作。注意，在一些电路图中，在某个晶体管旁边写有 “Os”，以便指示该晶体管包括氧化物半导体材料。< 二位存储器+驱动器电路+延迟电路+电平移位器>参照图10来描述一种与图8的结构不同的结构，其中各包括氧化物半导体材料的两个晶体管162沿列方向串联电连接，并且电路连接到信号线S。在图10所示的电路图中， 省略与图8中那些部分相似的部分的描述。把来自第二延迟电路710的输出输入到第二电平移位器900，并且把来自第二电平移位器900的输出输入到信号线S_2。把来自第一延迟电路的输出输入到第一电平移位器900，并且把来自第一电平移位器900的输出输入到信号线S_l。图11示出图10所示电平移位器900的结构示例。图11所示的电平移位器具有下列结构。第一 P沟道晶体管1200的源端子和第三P沟道晶体管1230的源端子电连接到提供电位V4的电源。第一 ρ沟道晶体管1200的漏端子电连接到第二 ρ沟道晶体管1210 的源端子，并且第三P沟道晶体管1230的漏端子电连接到第四ρ沟道晶体管1240的源端子。第二 P沟道晶体管1210的漏端子电连接到第一 η沟道晶体管1220的漏端子和第三ρ沟道晶体管1230的栅端子，并且第四ρ沟道晶体管1240的漏端子电连接到第二 η沟道晶体管1250的漏端子和第一 ρ沟道晶体管1200的栅端子。将GND(OV)施加到第一 η沟道晶体管1220的源端子和第二 η沟道晶体管1250的源端子。图11中，将输入信号I输入到第二 ρ沟道晶体管1210的栅端子和第一 η沟道晶体管1220的栅端子，并且将反相输入信号IB输入到第四ρ沟道晶体管1240的栅端子和第二 η沟道晶体管1250的栅端子。从第四ρ沟道晶体管1240的漏端子得到输出信号0。另外，能够从第二 P沟道晶体管1210的漏端子得到反相输出信号0Β。描述图11所示电平移位器的基本操作。当输入信号I为高电平时，第一 η沟道晶体管1220导通。因此，将电位GND输入到第三ρ沟道晶体管1230的栅端子，并且第三ρ沟道晶体管1230导通。另外，反相输出信号OB为低电平。这时的低电平等于GND。另一方面，反相输入信号IB在这时为低电平。因此，第四ρ沟道晶体管1240导通，而第二 η沟道晶体管1250截止。在这里，第三ρ沟道晶体管1230和第四ρ沟道晶体管1240导通。因此， 输出信号0为高电平(V4)。当输入信号I的电位为低电平时，该操作能够按照与以上所述相似的方式来理解，因为图11所示的电平移位器具有对称结构；输出信号0为低电平，并且输出信号的电位在这时为GND。这样，能够得到其幅度相对输入信号经过转换的输出信号(0)。如上所述，通过在延迟电路710与信号线S之间提供电平移位器900，存储器单元 190侧的电压(例如信号线S或位线的电压)以及驱动器电路侧(例如AND电路610或者 OR电路620)的电压能够通过电平移位器来转换。<多个存储器+驱动器电路+延迟电路+电平移位器>接下来，参照图12来描述图10所示电路适用的电路结构和电路的操作。图12所示的电路通过对图8所示电路结构添加电平移位器900来得到。在图8所示的电路结构中， 用于将数据写到存储器单元190的电压以及用于驱动驱动器电路的电压处于相同的电平。 因此，通过在延迟电路710与信号线S之间提供电平移位器，能够转换用于驱动驱动器电路的电压以及用于将数据写到存储器单元190的电压。图12是包括m(m为大于或等于3的自然数)行(沿垂直方向)Xn (η为自然数) 列(沿水平方向)存储器单元190的NAND半导体装置的电路图的示例。注意，实际上，NAND 半导体装置能够包括m行(沿垂直方向)Xn列(沿水平方向)单元的多个集合。图12中， 在多个布线具有相似功能的情况下，布线通过添加到其名称末尾的“ _1”、“_2”等等来区分。 注意，在图12所示的电路图中，对于图12中的存储器单元190的结构可参阅图2中的描述， 并且对于图12中与图9的电路结构相同的电路结构可参阅图9中的描述；因此，省略其详细描述。把来自第m个延迟电路710的输出输入到第m个电平移位器900，并且把来自第m 个电平移位器900的输出输入到第m条信号线S_m。如图12所示，存储器单元190中的晶体管162串联电连接，使得存储器单元190 的面积能够减小。例如，假定最小特征尺寸为F，存储器单元190的面积能够是6至12 F2。 因此，半导体装置能够高度集成，并且每单位面积的存储容量能够提高。注意，不一定提供选择线G_l、选择线G_2、选择晶体管180和选择晶体管182。有可能不提供选择线G_1和选择晶体管180。备选地，有可能不提供选择线G_2和晶体管182。在图12所示的结构中，对于数据写入和数据读取，可参阅图2中的描述；因此，省略其详细描述。对于在图12所示结构中写入数据时的AND电路610和OR电路620的操作， 可参阅图6中的描述；因此，省略其详细描述。在图12所示的结构中，对于延迟电路710的操作，可参阅图9中的描述；因此，省略其详细描述。在图12所示的结构中，对于电平移位器900的操作，可参阅图10中的描述和图11中的描述；因此，省略其详细描述。如上所述，通过使用电平移位器900，存储器单元190侧上的电压(例如，信号线S 或位线的电压)以及驱动器电路侧(例如，AND电路610或者OR电路620)上的电压能够通过电平移位器来转换。在这个实施例中所述的半导体装置中，通过在各存储器单元中使用包括氧化物半导体层中的沟道的晶体管，能够抑制在没有选择晶体管时电荷从电容器流出或者电荷流入电容器，因为晶体管具有极低的断态电流。因此，半导体装置能够将已存储数据保持极长时间。换言之，不需要半导体装置中的刷新操作，或者刷新操作的频率能够极大地降低，这引起功耗的充分降低。此外，甚至在没有提供电力时(施加到半导体装置的电位优选地在没有提供电力的情况与提供电力的情况之间没有改变)，半导体装置也能够将已存储数据保持长时间。此外，这个实施例中所述的半导体装置不需要用于将数据写到各存储器单元的高电压，使得半导体装置中包含的元件不太可能退化。例如，在常规闪速存储器中，电子被注入浮栅并且从浮栅抽取；因此，需要将高电压施加到半导体装置中包含的诸如浮栅晶体管之类的元件。因此，出现晶体管的栅绝缘层退化的问题。但是，与常规闪速存储器不同，不需要将高电压施加到按照所公开的发明的半导体装置中包含的诸如晶体管之类的元件；因此，晶体管的栅绝缘层不太可能退化。换言之，按照所公开的发明的半导体装置没有作为常规非易失性存储器装置的问题的对于写入次数的限制，并且其可靠性显著提高。此外，通过控制半导体装置中包含的晶体管的导通和截止来将数据写到各存储器单元，使得能够易于实现半导体装置的高速操作。另外，包括与氧化物半导体不同的材料的晶体管(例如包括硅衬底或硅层中的沟道的晶体管)能够以比包括氧化物半导体材料的晶体管(包括氧化物半导体层中的沟道的晶体管)更高的速度进行操作。因此，通过组合包括与氧化物半导体不同的材料的晶体管和包括氧化物半导体材料的晶体管，半导体装置能够以足够高的速度来执行操作(例如数据读取)。此外，包括与氧化物半导体不同的材料的晶体管能够顺利地实现需要以高速度进行操作的半导体装置中的各种电路(例如逻辑电路或驱动器电路)。能够通过提供包括与氧化物半导体不同的材料的晶体管(广义来说，是能够以足够高的速度进行操作的晶体管)以及包括氧化物半导体材料的晶体管(广义来说，是其断态电流足够低的晶体管)来实现具有新颖特征的半导体装置。在这个实施例中所述的半导体装置中，半导体装置的存储器单元中各包括氧化物半导体材料的晶体管串联电连接，使得存储器单元中包括氧化物半导体材料的晶体管的源电极和相邻存储器单元中包括氧化物半导体材料的晶体管的漏电极能够相互接触，或者在相邻存储器单元之间共同使用。在这里，例如，在存储器单元中各包括氧化物半导体材料的晶体管没有串联电连接的情况下，需要在层间绝缘膜等中提供开口，使得晶体管的源电极或漏电极能够连接到设置在与其中设置源电极或漏电极的层不同的层中的布线。因此，布线的连接所需的面积在存储器单元中增加。相比之下，在各包括氧化物半导体材料的晶体管串联电连接在多个存储器单元之间，如同按照所公开的发明的半导体装置中那样的情况下，存储器单元中包括氧化物半导体材料的晶体管的源电极和相邻存储器单元中包括氧化物半导体材料的晶体管的漏电极能够相互接触，或者在相邻存储器单元之间共同使用；因此，一个存储器单元的面积能够减小。因此，半导体装置能够高度集成，并且每单位面积的存储容量能够提高。在这个实施例中所述的半导体装置中，当诸如AND电路或者OR电路之类的驱动器电路连接到存储器单元中的晶体管162的栅电极时，对其写入数据的存储器单元中的晶体管162能够导通，并且连接到对其写入数据的存储器单元中的位线的所有晶体管162能够导通。换言之，从最远离位线BL的存储器单元到最靠近位线BL的存储器单元依次写入数据是可能的。在这里，例如，包括氧化物半导体材料的晶体管(包括氧化物半导体层中的沟道的晶体管)用作第一至第m行中的存储器单元190中的晶体管162中的每个。包括氧化物半导体材料的晶体管162的断态电流极低。因此，当第一至第m行中的存储器单元190中的晶体管162截止时，第一至第m行中的存储器单元190中的晶体管160的栅电极的电位能够保持极长时间。注意，包括任何材料的晶体管可用作第一至第m行中的存储器单元190中的晶体管160中的每个，并且对晶体管160没有特别的限制。为了提高读取数据的速度，优选的是使用例如具有高开关速度的晶体管，比如使用单晶硅形成的晶体管(包括单晶硅衬底或单晶硅层中的沟道的晶体管)，作为晶体管160。用于将信号输出到信号线的驱动器电路具有这个实施例中所述的结构。也就是说，驱动器电路通过使用待输出到第(j-ι)条信号线的信号来产生待输出到第j条信号线的信号。这样，具有简单结构的驱动器电路能够产生信号，通过该信号，使连接在第j行中的存储器单元190与位线BL之间的所有晶体管162(第一至第(j-Ι)行中的存储器单元中的晶体管162)在远离位线BL的存储器单元190(第j行中的存储器单元190)中的晶体管 162导通时导通。因此，驱动器电路中的元件数量能够减少，并且半导体装置的功率能够降低。在这个实施例中所述的半导体装置中，通过在第m个AND电路610与第m条信号线S_m之间或者在第(j-Ι)个OR电路620与第(j-Ι)条信号线S_(j_l)之间提供延迟电路710，能够消除使第一至第m行中的存储器单元190中的晶体管162导通的定时之间的差异。因此，第一至第m行中的存储器单元190中的晶体管162能够同时导通。在这个实施例中所述的半导体装置中，通过在延迟电路710与信号线S之间提供电平移位器900，能够转换用于驱动驱动器电路的电压以及用于将数据写到存储器单元 190的电压。如上所述，这个实施例中所述的结构、方法等能够与其它实施例中所述的结构、方法等中的任一个适当组合。(实施例4)在这个实施例中，参照图13和图14来描述按照所公开的发明的一个实施例的半导体装置的不同电路结构和操作。注意，在一些电路图中，在某个晶体管旁边写有“0S”，以便指示该晶体管包括氧化物半导体材料。< 二位存储器+驱动器电路+SYNC>参照图13来描述一种与实施例1至3中的结构不同的结构，其中各包括氧化物半导体材料的两个晶体管162沿列方向串联电连接，并且电路连接到信号线S。在图13所示的电路图中，提供AND电路610来取代图8中的延迟电路710，并且增加信号线SYNC，使得能够得到与延迟电路710的效果相同的效果。在图13所示的电路图中，省略与图8中那些部分相似的部分的描述。把来自对其输入写控制信号WRITE的第二 AND电路610 (第二第一 AND电路)的输出以及来自信号线SYNC的信号输入到对其输入来自信号线SYNC的信号的第二 AND电路 610(第二第二 AND电路)。把来自第二第二 AND电路的输出输入到信号线S_2。把来自第
一OR电路620的输出以及来自信号线SYNC的信号输入到对其输入来自信号线SYNC的信号的第一 AND电路610 (第一第二 AND电路)。提供AND电路来取代图8中的延迟电路710，并且把来自信号线SYNC的信号输入到AND电路，使得来自信号线SYNC的信号能够同时输出到信号线S_1和信号线S_2。因此， 能够消除使第一行中的存储器单元190中的晶体管162导通的定时与使第二行中的存储器单元190中的晶体管162导通的定时之间的差异。<多个存储器+驱动器电路+SYNC>接下来，参照图14来描述图13所示电路适用的电路结构和电路的操作。在图14 所示的电路图中，提供AND电路来取代图9所示电路结构中的延迟电路710，并且增加信号线SYNC。图9中，通过使用延迟电路710，来消除使第一至第m行中的存储器单元190中的晶体管162导通的定时之间的差异；但是，图14中，通过把来自信号线SYNC的信号同时输出到信号线S，来消除使第一至第m行中的存储器单元190中的晶体管162导通的定时之间的差异。图14是包括m(m为大于或等于3的自然数)行(沿垂直方向)Xn (η为自然数) 列(沿水平方向)存储器单元190的NAND半导体装置的电路图的示例。注意，实际上，NAND 半导体装置能够包括m行(沿垂直方向)Xn列(沿水平方向)单元的多个集合。图14中， 在多个布线具有相似功能的情况下，布线通过添加到其名称末尾的“ _1”、“_2”等等来区分。 注意，在图14所示的电路图中，对于图14中的存储器单元190的结构可参阅图2中的描述， 并且对于图14中与图6中电路结构相同的电路结构可参阅图6中的描述；因此，省略其详细描述。把来自对其输入写控制信号WRITE的第m个AND电路610 (第m个第一 AND电路) 的输出以及来自信号线SYNC的信号输入到对其输入来自信号线SYNC的信号的第m个AND 电路610 (第m个第二 AND电路)。把来自第(j-Ι)个OR电路的输出和来自信号线SYNC的信号输入到第(j_l)个第
二AND 电路 610。如图14所示，存储器单元190中的晶体管162串联电连接，使得存储器单元190 的面积能够减小。例如，假定最小特征尺寸为F，存储器单元190的面积能够是6至12 F2。 因此，半导体装置能够高度集成，并且每单位面积的存储容量能够提高。
注意，不一定提供选择线G_l、选择线G_2、选择晶体管180和选择晶体管182。有可能不提供选择线G_1和选择晶体管180。备选地，有可能不提供选择线G_2和晶体管182。在图14所示的结构中，对于数据写入和数据读取，可参阅图2中的描述；因此，省略其详细描述。对于在图14所示结构中写入数据时的AND电路610和OR电路620的操作， 可参阅图6中的描述；因此，省略其详细描述。提供AND电路来取代图9中的延迟电路710，并且如上所述把来自信号线SYNC的信号输入到AND电路，使得来自信号线SYNC的信号能够同时输出到信号线S_1至S_m。因此，能够消除使第一至第m行中的存储器单元190中的晶体管162导通的定时之间的差异。在这个实施例中所述的半导体装置中，通过在各存储器单元中使用包括氧化物半导体层中的沟道的晶体管，能够抑制在没有选择晶体管时电荷从电容器流出或者电荷流入电容器，因为晶体管具有极低的断态电流。因此，半导体装置能够将已存储数据保持极长时间。换言之，不需要半导体装置中的刷新操作，或者刷新操作的频率能够极大地降低，这引起功耗的充分降低。此外，甚至在没有提供电力时(施加到半导体装置的电位优选地在没有提供电力的情况与提供电力的情况之间没有改变)，半导体装置也能够将已存储数据保持长时间。此外，这个实施例中所述的半导体装置不需要用于将数据写到各存储器单元的高电压，使得半导体装置中包含的元件不太可能退化。例如，在常规闪速存储器中，电子被注入浮栅并且从浮栅抽取；因此，需要将高电压施加到半导体装置中包含的诸如浮栅晶体管之类的元件。因此，出现晶体管的栅绝缘层退化的问题。但是，与常规闪速存储器不同，不需要将高电压施加到按照所公开的发明的半导体装置中包含的诸如晶体管之类的元件；因此，晶体管的栅绝缘层不太可能退化。换言之，按照所公开的发明的半导体装置没有作为常规非易失性存储器装置的问题的对于写入次数的限制，并且其可靠性显著提高。此外，通过控制半导体装置中包含的晶体管的导通和截止来将数据写到各存储器单元，使得能够易于实现半导体装置的高速操作。另外，包括与氧化物半导体不同的材料的晶体管(例如包括硅衬底或硅层中的沟道的晶体管)能够以比包括氧化物半导体材料的晶体管(包括氧化物半导体层中的沟道的晶体管)更高的速度进行操作。因此，通过组合包括与氧化物半导体不同的材料的晶体管和包括氧化物半导体材料的晶体管，半导体装置能够以足够高的速度来执行操作(例如数据读取)。此外，包括与氧化物半导体不同的材料的晶体管能够顺利地实现需要以高速度进行操作的半导体装置中的各种电路(例如逻辑电路或驱动器电路)。能够通过提供包括与氧化物半导体不同的材料的晶体管(广义来说，是能够以足够高的速度进行操作的晶体管)以及包括氧化物半导体材料的晶体管(广义来说，是其断态电流足够低的晶体管)来实现具有新颖特征的半导体装置。在这个实施例中所述的半导体装置中，半导体装置的存储器单元中各包括氧化物半导体材料的晶体管串联电连接，使得存储器单元中包括氧化物半导体材料的晶体管的源电极和相邻存储器单元中包括氧化物半导体材料的晶体管的漏电极能够相互接触，或者在相邻存储器单元之间共同使用。在这里，例如，在存储器单元中各包括氧化物半导体材料的晶体管没有串联电连接的情况下，需要在层间绝缘膜等中提供开口，使得晶体管的源电极或漏电极能够连接到设置在与其中设置源电极或漏电极的层不同的层中的布线。因此，布线的连接所需的面积在存储器单元中增加。相比之下，在各包括氧化物半导体材料的晶体管串联电连接在多个存储器单元之间，如同按照所公开的发明的半导体装置中那样的情况下，存储器单元中包括氧化物半导体材料的晶体管的源电极和相邻存储器单元中包括氧化物半导体材料的晶体管的漏电极能够相互接触，或者在相邻存储器单元之间共同使用；因此，一个存储器单元的面积能够减小。因此，半导体装置能够高度集成，并且每单位面积的存储容量能够提高。在这个实施例中所述的半导体装置中，当诸如AND电路或者OR电路之类的驱动器电路连接到存储器单元中的晶体管162的栅电极时，对其写入数据的存储器单元中的晶体管162能够导通，并且连接到对其写入数据的存储器单元中的位线的所有晶体管162能够导通。换言之，从最远离位线BL的存储器单元到最靠近位线BL的存储器单元依次写入数据是可能的。在这里，例如，包括氧化物半导体材料的晶体管(包括氧化物半导体层中的沟道的晶体管)用作第一至第m行中的存储器单元190中的晶体管162中的每个。包括氧化物半导体材料的晶体管162的断态电流极低。因此，当第一至第m行中的存储器单元190中的晶体管162截止时，第一至第m行中的存储器单元190中的晶体管160的栅电极的电位能够保持极长时间。注意，包括任何材料的晶体管可用作第一至第m行中的存储器单元190中的晶体管160中的每个，并且对晶体管160没有特别的限制。为了提高读取数据的速度，优选的是使用例如具有高开关速度的晶体管，比如使用单晶硅形成的晶体管(包括单晶硅衬底或单晶硅层中的沟道的晶体管)，作为晶体管160。用于将信号输出到信号线的驱动器电路具有这个实施例中所述的结构。也就是说，驱动器电路通过使用待输入到第(j-ι)条信号线的信号来产生待输入到第j条信号线的信号。这样，具有简单结构的驱动器电路能够产生信号，通过该信号，使连接在第j行中的存储器单元190与位线BL之间的所有晶体管162(第一至第(j-Ι)行中的存储器单元中的晶体管162)在远离位线BL的存储器单元190(第j行中的存储器单元190)中的晶体管 162导通时导通。因此，驱动器电路中的元件数量能够减少，并且半导体装置的功率能够降低。在这个实施例中所述的半导体装置中，提供AND电路来取代图9中的延迟电路 710，并且把来自信号线SYNC的信号输入到AND电路，使得能够消除使第一至第m行中的存储器单元190中的晶体管162导通的定时之间的差异。因此，第一至第m行中的存储器单元190中的晶体管162能够同时导通。如上所述，这个实施例中所述的结构、方法等能够与其它实施例中所述的结构、方法等中的任一个适当组合。(实施例5)在这个实施例中，参照图15A和15B、图16A至16G、图17A至17E、图18A至18D、 图19A至19D和图20A至20C来描述按照所公开的发明的一个实施例的半导体装置的结构和制造方法。<半导体装置的截面结构和平面结构>图15A和图15B示出半导体装置的结构的示例。图15A是半导体装置的截面图，而图15B是半导体装置的平面图。在这里，图15A对应于沿图15B中的线A1-A2和线B1-B2 截取的截面。图15A和图15B所示的半导体装置包括在下部的其中包含第一半导体材料的晶体管160以及在上部的其中包含第二半导体材料的晶体管162。在这里，第一半导体材料和第二半导体材料优选地相互不同。例如，不同于氧化物半导体的半导体材料能够用作第一半导体材料，而氧化物半导体能够用作第二半导体材料。不同于氧化物半导体的半导体材料能够是例如硅、锗、硅锗、碳化硅、磷化铟、砷化镓等等，并且优选地是单晶的。备选地， 可使用有机半导体材料等。包括这种半导体材料的晶体管能够容易地以高速度进行操作。 另一方面，包括氧化物半导体的晶体管因其特性而能够长时间存储电荷。图15A和图15B 所示的半导体装置能够用作存储器单元。注意，η沟道晶体管或ρ沟道晶体管能够用作晶体管160和晶体管162。在这里， 描述晶体管160是ρ沟道晶体管而晶体管162是η沟道晶体管的情况。所公开的发明的技术特征在于将能够用以充分降低断态电流的诸如氧化物半导体之类的半导体材料用于晶体管162，以便保持数据。因此，不需要将半导体装置的诸如材料、结构等等的具体条件局限于这里给出的那些。图15Α和图15Β中的晶体管160包括沟道形成区134，设置在半导体衬底500之上的半导体层中；杂质区132(又称作源区和漏区)，而所述沟道形成区134设置于其间；栅绝缘层122a，设置在沟道形成区134之上；以及栅电极U8a，设置在栅绝缘层12 之上，以便与沟道形成区134重叠。注意，为了方便起见，图中没有明确示出其源电极和漏电极的晶体管可称作晶体管。此外，在这种情况下，在晶体管的连接的描述中，源区和源电极可能统称为“源电极”，而漏区和漏电极可能统称为“漏电极”。也就是说，在本说明书中，术语“源电极”可包括源区。另外，术语“漏电极”可包括漏区。此外，导电层128b连接到设置在半导体衬底500之上的半导体层中的杂质区126。 在这里，导电层128b用作晶体管160的源电极或漏电极。另外，杂质区130设置在杂质区 132与杂质区1 之间。绝缘层136、138和140设置成覆盖晶体管160。注意，为了实现高度集成，优选的是，晶体管160没有如图15A和图15B所示的侧壁绝缘层。另一方面，在优先考虑晶体管160的特性的情况下，侧壁绝缘层可设置在栅电极128a的侧面，并且杂质区 132可包括具有不同杂质浓度的区域。图15A和图15B中的晶体管162包括氧化物半导体层144，设置在绝缘层140等之上；源电极(或漏电极)14 和漏电极(或源电极)142b，它们电连接到氧化物半导体层 144 ；栅绝缘层146，用于覆盖氧化物半导体层144、源电极14 和漏电极142b ；以及栅电极 148a，设置在栅绝缘层146之上，以便与氧化物半导体层144重叠。
在这里，优选地，通过充分去除诸如氢之类的杂质或者充分提供氧，氧化物半导体层144是高度纯化的氧化物半导体层。具体来说，例如，氧化物半导体层144中的氢浓度为 5 X 1019atoms/cm3 或更低，优选地为 5 X 1018atoms/cm3 或更低，更优选地为 5 X 1017atoms/cm3 或更低。注意，氧化物半导体层144中的氢浓度通过二次离子质谱法(SIMQ来测量。通过氢浓度的充分降低来高度纯化、并且通过充分提供氧降低了因缺氧引起的能隙的缺陷程度的氧化物半导体层144的载流子浓度低于lX1012/cm3，优选地低于1 X IO11Am3，更优选地低于ljSXlO^Vcm3。例如，在室温的断态电流(这里为每单位沟道宽度(Iym)的电流)为IOOzA(IzA(zeptoampere)为IXl(T21A)或更低，优选地为IOzA或更低。这样，通过使用制作为本征(i型)或实质上本征氧化物半导体的氧化物半导体，能够得到具有极优的断态电流特性的晶体管162。虽然处理成岛状的氧化物半导体层144用于图15A和图15B的晶体管162中，以便降低元件之间因小型化而产生的泄漏电流，但是氧化物半导体层144不一定处理成岛状。 在氧化物半导体层144没有处理成岛状的情况下，能够防止氧化物半导体层144因处理中的蚀刻引起的污染。图15A和图15B中的电容器164包括漏电极142b、栅绝缘层146和导电层148b。 换言之，漏电极142b用作电容器164的一个电极，而导电层148b用作电容器164的另一个电极。通过这种结构，能够充分确保电容。此外，在堆叠氧化物半导体层144和栅绝缘层 146的情况下，能够充分确保漏电极142b与导电层148b之间的绝缘。在不需要电容器的情况下，有可能不提供电容器164。在这个实施例中，提供晶体管162和电容器164，以便至少部分与晶体管160重叠。 通过这种平面布局，能够实现高度集成。例如，假定最小特征尺寸为F，存储器单元的面积能够是15至25F2。绝缘层150设置在晶体管162和电容器164之上。在栅绝缘层146和绝缘层150 中形成的开口中设置布线154。布线IM将一个存储器单元连接到另一个存储器单元，并且对应于图2中所示的电路图中的位线BL。布线IM通过源电极14 和导电层128b连接到杂质区126。因此，与晶体管160中的源区或漏区以及晶体管162中的源电极14 连接到不同布线的情况相比，布线数量能够减少。因此，半导体装置的集成度能够提高。通过设置导电层U8b，杂质区1 和源电极14 相互连接的位置以及源电极 14 和布线巧4相互连接的位置能够相互重叠。通过这种平面布局，能够防止元件面积因接触区而增加。也就是说，半导体装置的集成度能够提高。<用于形成SOI衬底的方法>接下来，参照图16A至图16G来描述用于形成用于制造半导体装置的SOI衬底的方法的示例。首先，准备作为基板的半导体衬底500(参见图16A)。作为半导体衬底500，能够使用诸如单晶硅衬底或单晶锗衬底之类的半导体衬底。备选地，作为半导体衬底，可使用太阳能级硅(SOG-Si)衬底等。备选地，可使用多晶半导体衬底。在使用SOG-Si衬底、多晶半导体衬底等的情况下，与使用单晶硅衬底等的情况相比，制造成本能够降低。代替半导体衬底500，能够使用下列衬底中的任一个用于电子工业中的各种玻璃衬底，诸如铝硅酸盐玻璃、铝硼硅酸盐玻璃和钡硼硅酸盐玻璃的衬底；石英衬底；陶瓷衬底；以及蓝宝石衬底。备选地，可使用包含氮化硅和氮化铝作为其主要成分并且其热膨胀系数接近硅的热膨胀系数的陶瓷衬底。半导体衬底500的表面优选地被预先清洁。具体来说，半导体衬底500优选地经过采用盐酸/过氧化氢混合物(HPM)、硫酸/过氧化氢混合物(SPM)、铵/过氧化氢混合物 (APM)、稀释氢氟酸(DHF)等等的超声波清洁。随后，制备接合衬底。在这里，单晶半导体衬底510用作接合衬底(参见图16B)。 注意，虽然单晶衬底在这里用作接合衬底，但是接合衬底的结晶度不一定局限于单晶。
作为单晶半导体衬底510，能够使用采用属于周期表中的14族的元素所形成的单晶半导体衬底，诸如单晶硅衬底、单晶锗衬底或者单晶硅锗衬底。备选地，能够使用采用砷化镓、磷化铟等形成的复合半导体衬底。市场销售的硅衬底的典型示例包括圆形硅衬底，其直径为5英寸(125毫米)、6英寸(150毫米)、8英寸QOO毫米)、12英寸(300毫米)和 16英寸GOO毫米)。注意，单晶半导体衬底510的形状并不局限于圆形形状，并且单晶半导体衬底510可以是处理成例如矩形形状等的衬底。此外，单晶半导体衬底510能够通过 Czochralski(CZ)法或浮区(FZ)法来制造。氧化膜512在单晶半导体衬底510的表面上形成(参见图16C)。为了去除污染， 优选的是，在形成氧化膜512之前，采用盐酸/过氧化氢混合物(HPM)、硫酸/过氧化氢混合物(SPM)、铵/过氧化氢混合物(APM)、稀释氢氟酸(DHF)、FPM(氢氟酸、过氧化氢和纯水的混合溶液)等等，来清洁单晶半导体衬底510的表面。备选地，可交替排放稀释氢氟酸和臭氧水来进行清洁。氧化膜512能够采用氧化硅膜、氮氧化硅膜等的单层或者这些膜中的任何膜的叠层来形成。作为用于形成氧化膜512的方法，能够使用热氧化、CVD、溅射等等。当氧化膜 512通过CVD形成时，氧化硅膜优选地使用诸如四乙氧基甲硅烷(缩写为TE0S，化学分子式为Si(OC2H5)4)之类的有机硅烷来形成，使得能够实现有利接合。在这个实施例中，通过单晶半导体衬底510的热氧化处理来形成氧化膜512(在这里为SiOx膜)。热氧化处理优选地在添加了卤素的氧化气氛中执行。例如，在添加了氯(Cl)的氧化气氛中对单晶半导体衬底510执行热氧化处理，使得氧化膜512能够通过氯氧化来形成。在那种情况下，氧化膜512是包含氯原子的膜。通过这种氯氧化，作为非本征杂质的重金属(例如Fe、Cr、Ni或Mo)被捕获，并且金属的氯化物被形成，然后被移除到外部；因此，能够降低单晶半导体衬底510的污染。注意，氧化膜512中包含的卤素原子并不局限于氯原子。氟原子可包含在氧化膜 512中。作为单晶半导体衬底510的表面的氟氧化的方法，能够使用将单晶半导体衬底510 沉浸在HF溶液中、然后在氧化气氛中经过热氧化处理的方法，在添加了 NF3的氧化气氛中执行热氧化处理的方法，等等。随后，离子通过电场来加速，采用离子来照射单晶半导体衬底510并且将离子加入单晶半导体衬底510，使得在单晶半导体衬底510中预定深度处形成晶体结构被破坏的脆化区514(参见图16D)。形成脆化区514的深度能够通过离子的动能、质量、电荷或者入射角等等来调整。 脆化区514在与离子的平均穿透深度大致相同的深度形成。因此，与单晶半导体衬底510 分离的单晶半导体层的厚度能够采用添加离子的深度来调整。例如，平均穿透深度可经过调整，使得单晶半导体层的厚度大约为10至500nm，优选地为50至200nm。能够采用离子掺杂设备或者离子注入设备来执行离子照射处理。作为离子掺杂设备的典型示例，存在非质量分离设备，其中执行工艺气体的等离子体激励，并且采用所产生的所有类型的离子种类来照射对象。在这个设备中，采用没有质量分离的等离子体的离子种类来照射对象。相比之下，离子注入设备是质量分离设备。在离子注入设备中，执行等离子体的离子种类的质量分离，并且采用具有预定质量的离子种类来照射对象。在这个实施例中，描述其中通过使用离子掺杂设备来将氢加入单晶半导体衬底510的示例。包含氢的气体用作源气体。H3+的比例在用于照射的离子中优选地设置成高的。具体来说，优选的是，H3+的比例相对于Η+、!!/*!!/的总量设置成50%或更高(更优选地为80%或更高)。通过H3+的高比例，离子照射的效率能够提高。注意，待添加的离子并不局限于氢离子。可添加氦离子等。此外，待添加的离子并不局限于一种离子，而是可添加多种离子。例如，在使用离子掺杂设备同时执行采用氢的照射和采用氦的照射的情况下，与在不同步骤中执行采用氢的照射和采用氦的照射的情况相比，能够减少步骤数量，并且能够抑制稍后形成的单晶半导体层的表面粗糙度的增加。注意，当使用离子掺杂设备来形成脆化区514时，还可能添加重金属；但是，当离子照射通过包含卤素原子的氧化膜512来执行时，能够防止因重金属引起的单晶半导体衬底510的污染。然后，使半导体衬底500和单晶半导体衬底510彼此相向，并且设置成通过氧化膜 512相互紧密接触。因此，半导体衬底500和单晶半导体衬底510相互接合(参见图16E)。 注意，氧化膜或氮化膜可沉积在接合到单晶半导体衬底510的半导体衬底500的表面上。当执行接合时，优选的是，将0. 001至lOON/cm2的压强、例如1至20N/cm2的压强施加到半导体衬底500的一部分或者单晶半导体衬底510的一部分。在使接合表面相互靠近并且通过施加压强来设置成相互紧密接触时，半导体衬底500与氧化膜512之间的接合在进行紧密接触的部分产生，并且从那个部分，接合自然地扩展到几乎整个面积。这种接合在范德瓦尔斯力或氢接合的作用下执行，并且能够在室温下执行。注意，在单晶半导体衬底510和半导体衬底500相互接合之前，要接合的表面优选地经过表面处理。表面处理能够提高在单晶半导体衬底510与半导体衬底500之间的界面处的接合强度。作为表面处理，能够使用湿式处理、干式处理或者湿式处理和干式处理的组合。备选地，湿式处理可与不同湿式处理结合使用，或者干式处理可与不同干式处理结合使用。注意，用于提高接合强度的热处理可在接合之后执行。这种热处理在不发生脆化区514处的分离的温度(例如，高于或等于室温但低于400°C的温度)下执行。备选地，半导体衬底500和氧化膜512可在以这个范围之内的温度被加热的同时相互接合。热处理能够使用扩散炉、诸如电阻加热炉之类的加热炉、快速热退火(RTA)设备、微波加热设备等来执行。温度条件只是一个示例，并且所公开的发明的一个实施例不应当被理解为局限于这个示例。随后，执行热处理，以便在脆化区分离单晶半导体衬底510，使得单晶半导体层 516在半导体衬底500之上形成，其间设有氧化膜512(参见图16F)。注意，分离中的热处理的温度优选地尽可能低。这是因为分离中的温度越低，则能够抑制单晶半导体层516的越大表面粗糙度。具体来说，例如，分离中的热处理的温度可以为300至600°C，并且热处理在温度为500°C或更低或更高)时更有效率。注意，在分离单晶半导体衬底510之后，单晶半导体层516可经过500°C或更高温度的热处理，使得单晶半导体层516中剩余的氢的浓度得到降低。然后，采用激光来照射单晶半导体层516的表面，由此形成其中表面平坦度得到改进并且缺陷得到减少的单晶半导体层518(参见图16G)。注意，代替激光照射处理，可执行热处理。
注意，虽然在这个实施例中，激光照射处理紧接在用于分离单晶半导体层516的热处理之后执行，但是本发明的一个实施例不应当被理解为局限于这个示例。在用于分离单晶半导体层516的热处理之后，可执行蚀刻处理，使得去除单晶半导体层516的具有许多缺陷的表面区域。然后，可执行激光照射处理。备选地，在改进单晶半导体层516的表面平坦度之后，可执行激光照射处理。蚀刻处理可以是湿式蚀刻或干式蚀刻。此外，在这个实施例中，减小单晶半导体层516的厚度的步骤可在激光照射之后执行。为了减小单晶半导体层516的厚度，可采用干式蚀刻和湿式蚀刻中的任一种或两者。通过上述步骤，能够得到包括单晶半导体层518、具有有利特性的SOI衬底(参见图 16G)。〈用于制造半导体装置的方法〉接下来，参照图17A至图17E、图18A至图18D、图19A至图19D和图20A至图20C
来描述用于制造使用SOI衬底形成的半导体装置的方法。<用于形成下部的晶体管的方法>首先，参照图17A至图17E和图18A至图18D来描述用于形成下部的晶体管160 的方法。注意，图17A至图17E和图18A至图18D示出通过图16A至图16G所示方法形成的SOI衬底的一部分，并且是说明用于形成图20A所示的下部的晶体管的方法的截面图。首先，单晶半导体层518形成图案为岛状，使得形成半导体层120 (参见图17A)。 注意，在这个步骤之前或之后，可将赋予η型导电性的杂质元素或者赋予P型导电性的杂质元素加入半导体层，以便控制晶体管的阈值电压。在硅用作半导体的情况下，磷、砷等能够用作赋予η型导电性的杂质元素。硼、铝、镓等能够用作赋予ρ型导电性的杂质元素。随后，绝缘层122形成，使得覆盖半导体层120(参见图17B)。绝缘层122稍后将是栅绝缘层。例如，能够通过对半导体层120的表面执行热处理(例如热氧化处理或者热氮化处理)来形成绝缘层122。代替热处理，可采用高密度等离子体处理。例如，能够使用诸如He、Ar、Kr或Xe等稀有气体与氧、氧化氮、氨、氮或氢中任一种的混合气体来执行高密度等离子体处理。不用说，可通过CVD、溅射等来形成绝缘层。绝缘层122优选地具有使用膜的单层结构或分层结构，膜包括通过CVD、溅射等形成的氧化硅、氮氧化硅、氧化氮化硅、 氮化硅、氧化铪、氧化铝、氧化钽、氧化钇、硅酸铪(HfSixOyU >0,y> 0))、添加了氮的硅酸铪(HfSixOyU > 0, y > 0))、添加了氮的铝酸铪(HfAlxOyU > 0，y > 0))等中的任一种。 绝缘层122的厚度能够为例如1至lOOnm，优选地为10至50nm。在这里，包含氧化硅的单层绝缘层通过等离子体增强CVD来形成。随后，掩模IM在绝缘层122之上形成，并且将赋予一种导电性的杂质元素加入半导体层120，使得形成杂质区126(参见图17C)。注意，在这里，在添加杂质元素之后去除掩模 124.随后，掩模在绝缘层122之上形成，并且部分去除与杂质区1 重叠的绝缘层122 的区域，使得形成栅绝缘层122a(参见图17D)。绝缘层122的部分能够通过诸如湿式蚀刻或干式蚀刻之类的蚀刻去除。随后，用于形成栅电极的导电层(包括使用与栅电极相同的层所形成的布线)在栅绝缘层12 之上形成并且经过处理，使得形成栅电极128a和导电层128b(参见图17E)。用于栅电极128a和导电层128b的导电层能够使用诸如铝、铜、钛、钽或钨之类的金属材料来形成。备选地，包含导电材料的层可使用诸如多晶硅之类的半导体材料来形成。 对用于形成包含导电材料的层的方法没有特别的限制，并且能够采用诸如汽相沉积、CVD、 溅射或旋涂之类的各种沉积方法。导电层可通过使用抗蚀剂掩模进行蚀刻来处理。随后，通过使用栅电极128a和导电层128b作为掩模将赋予一种导电性的杂质元素加入半导体层，使得形成沟道形成区134、杂质区132和杂质区130(参见图18A)。虽然在这里因为形成η沟道晶体管而添加诸如磷(P)或砷(As)之类的杂质元素，但是在形成ρ 沟道晶体管的情况下，添加诸如硼(B)或铝(Al)之类的杂质元素。在这里，待添加杂质元素的浓度能够适当设置。另外，在添加杂质元素之后，执行用于活化的热处理。在这里，杂质区中的杂质元素的浓度按照下列顺序增加杂质区126、杂质区132和杂质区130。随后，绝缘层136、138和140形成，使得覆盖栅绝缘层122a、栅电极128a和导电层 128b (参见图 18B)。绝缘层136、138和140能够使用诸如氧化硅、氮氧化硅、氧化氮化硅、氮化硅或氧化铝之类的无机绝缘材料来形成。具体来说，绝缘层136、138和140优选地使用低介电常数(低k)材料来形成，因为由于电极或布线的重叠引起的电容能够充分降低。注意，使用这种材料所形成的多孔绝缘层可用作绝缘层136、138和140。由于多孔绝缘层具有比密集绝缘层更低的介电常数，所以因电极或布线引起的电容能够进一步降低。备选地，绝缘层 136、138和140能够使用诸如聚酰亚胺或丙烯酸之类的有机绝缘材料来形成。在这个实施例中，描述氮氧化硅用于绝缘层136、氧化氮化硅用于绝缘层138和氧化硅用于绝缘层140 的情况。注意，虽然在这里使用绝缘层136、绝缘层138和绝缘层140的分层结构，但是所公开的发明的一个实施例并不局限于这种结构。可使用单层结构、两层的分层结构或者四层或更多层的分层结构。随后，绝缘层138和140经过CMP (化学机械抛光)或蚀刻，使得绝缘层138和140 变平(参见图18C)。在这里，执行CMP，直到部分露出绝缘层138。在氧化氮化硅用于绝缘层138而氧化硅用于绝缘层140的情况下，绝缘层138用作蚀刻阻止层。随后，绝缘层138和140经过CMP或蚀刻，使得露出栅电极128a和导电层128b的上表面(参见图18D)。在这里，执行蚀刻，直到部分露出栅电极128a和导电层128b。对于蚀刻，优选地执行干式蚀刻，但可执行湿式蚀刻。在部分露出栅电极128a和导电层128b的步骤中，为了改进稍后形成的晶体管162的特性，优选地尽可能使绝缘层138和140的表面变平。通过这些步骤，能够形成下部的晶体管160(参见图18D)。注意，在这些步骤之前或之后，还可执行形成电极、布线、半导体层、绝缘层等的步骤。例如，其中堆叠绝缘层和导电层的多层布线结构用作布线结构，使得能够实现高度集成的半导体装置。<用于形成上部的晶体管的方法>接下来参照图19A至图19D和图20A至图20C来描述用于形成上部的晶体管162 的方法。首先，氧化物半导体层在栅电极128a、导电层U8b、绝缘层136、138和140等之上形成，并且经过处理，使得形成氧化物半导体层144(参见图19A)。注意，在形成氧化物半导体层之前，用作基底的绝缘层可在绝缘层136、138和140之上形成。绝缘层能够通过诸如溅射之类的PVD、诸如等离子体增强CVD之类的CVD等形成。作为用于氧化物半导体层的材料，能够使用诸如In-Sn-Ga-ai-Ο基材料之类的四成分金属氧化物；诸如h-Ga-Si-O基材料、h-Sn-ai-Ο基材料、h-Al-Si-O基材料、 Sn-Ga-Zn-O基材料、Al-Ga-Zn-O基材料或Sn-Al-Si-O基材料之类的三成分金属氧化物； 诸如h-Ζη-Ο基材料、Sn-Zn-O基材料、Al-Si-O基材料、Zn-Mg-O基材料、Sn-Mg-O基材料、 In-Mg-O基材料或h-Ga-Ο基材料之类的二成分金属氧化物；诸如基材料、Sn-O基材料或S1-O基材料之类的单成分金属氧化物；等等。另外，材料可包含Si02。在这里，例如， h-Ga-Si-O基材料表示包含铟an)、镓(Ga)和锌(Zn)的氧化膜，而对化学计量比例没有特别的限制。此外，In-Ga-Zn-O基氧化物半导体可包含除了 In、Ga和Si之外的元素。氧化物半导体层能够是使用由化学分子式InMO3 (ZnO) ffl(m > 0)表达的材料所形成的薄膜。在这里，M表示从fei、Al、Mn或Co中所选的一种或多种金属元素。例如，M能够是 Ga、Ga 禾口 Al、Ga 禾口 Mn、Ga 禾口 Co 等等。氧化物半导体层的厚度优选地为3至30nm。这是因为晶体管在氧化物半导体层过厚(例如厚度为50nm或以上)时可能常通。氧化物半导体层优选地通过其中诸如氢、水、羟基或氢化物之类的杂质不易进入氧化物半导体层的方法来形成。例如，氧化物半导体层能够通过溅射等形成。在h-Zn-O基材料用于氧化物半导体的情况下，所使用的靶的组成比为h Zn =50 1至1 2[原子比](In2O3 ZnO = 25 1至1 4[摩尔比率])，优选地为h Zn =20 1至1 1[原子比](In2O3 ZnO = 10 1至1 2 [摩尔比率])，更优选地为 h Zn = 15 1 至 1. 5 1 [原子比](In2O3 ZnO = 15 2 至 3 4[摩尔比率])。 例如，当用于沉积h-Ζη-Ο基氧化物半导体的靶具有组成比h Zn O = X Y Z[原子比]时，其中Z > 1. 5X+Y。在这个实施例中，氧化物半导体层通过溅射、使用h-Ga-Si-O基氧化物靶来形成。作为h-Ga-Si-O基氧化物靶，例如能够使用组成比为^i2O3 Ga2O3 ZnO = 1:1: 1[摩尔比率]的氧化物靶。注意，不需要将靶的材料和组成比局限于以上所述。 例如，能够使用组成比为h203 Ga2O3 ZnO= 1 1 2[摩尔比率]的氧化物靶。氧化物靶的填充率为90至100%，优选地为95至99. 9%。通过使用具有高填充率的金属氧化物半导体沉积靶，能够沉积密集氧化物半导体层。用于沉积的气氛可以是稀有气体(通常为氩)气氛、氧气氛或者包含稀有气体和氧的混合气氛。采用使用从其中去除了诸如氢、水、羟基或氢化物之类的杂质的高纯度气体的气氛是优选的，使得能够防止氢、水、羟基、氢化物等进入氧化物半导体层。例如，氧化物半导体层能够按如下所述来形成。首先，将衬底置于保持在降低的压强下的沉积室中，并且对衬底加热，使得衬底温度高于200°C但低于或等于500°C、优选地为高于300°C但低于或等于500°C、更优选地为高于或等于350°C但低于或等于450°C。然后，在去除沉积室中剩余的水分的同时，引入从其中充分去除了诸如氢、水、羟基或氢化物之类的杂质的高纯度气体，并且氧化物半导体层通过使用靶在衬底之上形成。 为了去除沉积室中剩余的水分，优选地使用诸如低温泵、离子泵或钛升华泵之类的吸收真空泵。对其添加了冷阱的涡轮泵可用作排气部件。在采用低温泵排空的沉积室中，例如，去除诸如氢、水、羟基或氢化物(优选地为包含碳原子的化合物)等等之类的杂质。因此，在沉积室中沉积的氧化物半导体层中包含的诸如氢、水、羟基或氢化物之类的杂质的浓度能够降低。在沉积期间衬底温度低(例如100°C或更低)的情况下，包含氢原子的物质可能进入氧化物半导体；因此，优选的是以上述范围之内的温度对衬底加热。当氧化物半导体层采用在该温度下加热的衬底来沉积时，衬底温度增加，使得氢键被热量切断，并且不太可能被带入氧化物半导体层。因此，氧化物半导体层采用上述温度下加热的衬底来沉积，使得氧化物半导体层中包含的诸如氢、水、羟基或氢化物之类的杂质的浓度能够充分降低。另外，因溅射引起的损坏能够降低。沉积条件的一个示例如下所述衬底与靶之间的距离为60mm，压强为0. 4Pa，DC功率为0.5kW，衬底温度为400°C，以及沉积气氛为氧气氛(氧流率的比例为100% )。注意， 脉冲DC电源是优选的，因为能够减少沉积中产生的粉状物质(又称作颗粒或灰尘)，并且膜厚度能够是均勻的。注意，在氧化物半导体层通过溅射来沉积之前，优选地通过其中引入氩气并且产生等离子体的反向溅射，去除附于其上形成氧化物半导体层的表面的粉状物质(又称作颗粒或灰尘)。反向溅射是一种将电压施加到衬底并且在衬底附近产生等离子体以便修改衬底侧的表面的方法。注意，代替氩，可使用诸如氮、氦或氧之类的气体。能够通过当具有预期形状的掩模在氧化物半导体层之上形成之后进行蚀刻，来处理氧化物半导体层。掩模能够通过诸如光刻之类的方法来形成。备选地，掩模可通过诸如喷墨方法之类的方法来形成。注意，氧化物半导体层的蚀刻可以是干式蚀刻或湿式蚀刻。不用说，干式蚀刻和湿式蚀刻可结合使用。此后，可对氧化物半导体层144执行热处理(第一热处理)。通过热处理，能够进一步去除氧化物半导体层144中包含氢原子的物质。在惰性气体气氛中以250至700°C、 优选地为450至600°C或者低于衬底应变点的温度来执行热处理。惰性气体气氛优选地是包含氮或稀有气体(例如氦、氖或氩)作为其主要成分但没有包含水、氢等的气氛。例如， 引入热处理设备中的氮或者诸如氦、氖或氩之类的稀有气体的纯度为6N(99. 9999% )或更高、优选地为7N(99. 99999% )(也就是说，杂质浓度为Ippm或更低，优选地为0. Ippm或更低)。热处理能够按照如下方式来执行例如，将对象引入其中使用电阻加热器等的电炉，在氮气氛中以450°C加热一小时。氧化物半导体层144在热处理期间没有暴露于空气， 使得能够防止水或氢的进入。热处理因其去除氢、水等的有利效果而能够称作脱水处理、脱氢处理等等。能够例如在将氧化物半导体层处理成岛状之前，在形成栅绝缘膜之后等等，来执行热处理。这种脱水处理或脱氢处理可进行不止一次。随后，作为源电极和漏电极的导电层(包括使用与源电极和漏电极相同的层所形成的布线)在氧化物半导体层144等之上形成并且经过处理，使得形成源电极14 和漏电极142b (参见图19B)。导电层能够通过PVD或CVD来形成。作为导电层的材料，能够使用从铝、铬、铜、钽、钛、钼或钨中选取的元素；包含这些元素中的任何元素作为成分的合金；等等。可使用包含锰、镁、锆、铍、钕和钪其中之一或者这些元素中的任何元素的组合的材料。导电层能够具有单层结构或者两层或更多层的分层结构。例如，导电层能够具有钛膜或氮化钛膜的单层结构、包含硅的铝膜的单层结构、钛膜堆叠在铝膜之上的二层结构、 钛膜堆叠在氮化钛膜之上的二层结构或者其中堆叠钛膜、铝膜和钛膜的三层结构。注意，在导电层具有钛膜或氮化钛膜的单层结构的情况下，存在导电层易于被处理成具有锥形形状的源电极14 和漏电极142b的优点。备选地，导电层可使用导电金属氧化物来形成。作为导电金属氧化物，能够使用氧化铟(In2O3)、氧化锡(SnO2)、氧化锌(SiO)、氧化铟-氧化锡合金(In2O3-SnO2,在一些情况下缩写成ΙΤ0)、氧化铟-氧化锌合金(In2O3-SiO)或者包含硅或氧化硅的这些金属氧化物材料中的任何材料。导电层优选地蚀刻成使得源电极14 和漏电极142b的端部呈锥形。在这里，例如，优选的是，锥角为30至60°。执行蚀刻，使得源电极14 和漏电极142b的端部呈锥形。因此，采用稍后形成的栅绝缘层146的覆盖能够得到改进，并且能够防止断开连接。上部的晶体管的沟道长度(L)通过源电极14 的下端部与漏电极142b的下端部之间的距离来确定。注意，对于用于形成在形成沟道长度(L)小于25nm的晶体管时使用的掩模的曝光，优选地使用其波长短至数纳米到数十纳米的远紫外线。在通过远紫外线进行的曝光中，分辨率高，并且聚焦深度大。因此，稍后将要形成的晶体管的沟道长度(L)能够为IOnm至1000nm(l μ m)，并且电路能够以较高速度进行操作。此外，半导体装置的功耗能够通过小型化来降低。作为与图19B中的示例不同的一个示例，用作源区和漏区的氧化物导电层能够设置在氧化物半导体层144与源和漏电极之间。例如，氧化物导电膜在氧化物半导体层144之上形成；导电层在氧化物导电膜之上形成；以及氧化物导电膜和导电层通过相同光刻过程来处理。因此，能够形成用作源区和漏区的氧化物导电层、源电极14 和漏电极142b。备选地，形成氧化物半导体膜和氧化物导电膜的叠层，并且通过相同光刻过程来处理该叠层，使得形成岛状氧化物半导体层144和岛状氧化物导电膜。在形成源电极14 和漏电极142b之后，可使用源电极14 和漏电极142b作为掩模来蚀刻岛状氧化物导电膜，使得能够形成用作源区和漏区的氧化物导电层。注意，在用于处理氧化物导电层的蚀刻时，适当调整蚀刻条件(例如蚀刻剂的种类、浓度和蚀刻时间)，使得不会过度蚀刻氧化物半导体层。氧化物导电层的材料优选地包含氧化锌作为成分，并且优选地没有包含氧化铟。 对于这种氧化物导电层，能够使用氧化锌、氧化锌铝、氧氮化锌铝、氧化镓锌等等。当氧化物导电层设置在氧化物半导体层与源和漏电极之间时，能够降低源区和漏区的电阻，并且晶体管能够高速工作。通过氧化物半导体层144、氧化物导电层和使用金属材料所形成的漏电极的结构， 晶体管的耐受电压能够进一步提高。有效的是将氧化物导电层用于源区和漏区，以便改进外围电路(驱动器电路)的频率特性。这是因为，与金属电极(使用钼、钨等形成)与氧化物导电层相接触的情况相比，在金属电极(使用钼、钨等形成)与氧化物导电层相接触的情况下，接触电阻能够进一步降低。能够通过将氧化物导电层设置在氧化物半导体层与源和漏电极之间来降低接触电阻， 使得外围电路(驱动器电路)的频率特性能够得到改进。随后，栅绝缘层146形成，使得覆盖源电极142和漏电极142b，并且与氧化物半导体层144的一部分接触(参见图19C)。能够通过CVD、溅射等形成栅绝缘层146。栅绝缘层146优选地形成为包含氧化硅、氮化硅、氮氧化硅、氧化镓、氧化铝、氧化钽、氧化铪、氧化钇、硅酸铪(HfSixOyU >0,y> 0))、添加了氮的硅酸铪(HfSixOyNz(x > 0,y > Ο,ζ > 0))、添加了氮的铝酸铪(HfAlxOyNz(χ > 0，y > 0，ζ > 0))等。栅绝缘层146可具有单层结构或者其中组合这些元素的分层结构。对厚度没有特别的限制；但是，在使半导体装置小型化的情况下，厚度优选地较小，以便确保晶体管的操作。例如，在使用氧化硅的情况下，厚度能够为1至lOOnm，优选地为10至 50nmo当栅绝缘层如上所述较薄时，因隧道效应等引起的栅极泄漏会成问题。为了解决栅极泄漏问题，优选的是，使用诸如氧化铪、氧化钽、氧化钇、硅酸铪(HfSixOyU >0， y > 0))、添加了氮的硅酸铪(HfSixOyNzU > 0, y > 0, ζ > 0))或者添加了氮的铝酸铪 (HfAlxOyNz (x > 0,y>0, ζ >0))之类的高介电常数(高k)材料来形成栅绝缘层146。通过将高k材料用于栅绝缘层146，能够确保电气特性，并且能够增加厚度，以便防止栅极泄漏。注意，可采用包含高k材料的膜和包含氧化硅、氮化硅、氧氮化硅、氧化氮化硅、氧化铝等中的任何材料的膜的分层结构。此外，与氧化物半导体层144接触的绝缘层(在这个实施例中为栅绝缘层146)可使用包含属于13族的元素和氧的绝缘材料来形成。许多氧化物半导体材料包含属于13族的元素，并且包含属于13族的元素的绝缘材料与氧化物半导体是相容的。因此，当包含属于13族的元素的绝缘材料用于与氧化物半导体层接触的绝缘层时，与氧化物半导体层的界面能够保持完好。包含属于13族的元素的绝缘材料是包含属于13族的一种或多种元素的绝缘材料。包含属于13族的元素的绝缘材料的示例包括氧化镓、氧化铝、氧化铝镓和氧化镓铝。在这里，氧化铝镓是其单位为原子百分比的铝含量比镓含量要大的材料，而氧化镓铝指的是其单位为原子百分比的镓含量大于或等于铝含量的材料。例如，在形成与包含镓的氧化物半导体层接触的栅绝缘层的情况下，当包含氧化镓的材料用于栅绝缘层时，在氧化物半导体层与栅绝缘层之间的界面处能够保持有利特性。当氧化物半导体层和包含氧化镓的绝缘层设置成相互接触时，能够降低在氧化物半导体层与绝缘层之间的界面处的氢的堆积。注意，在属于与氧化物半导体的组成元素相同族的元素用于绝缘层的情况下，能够得到相似效果。例如，通过使用包含氧化铝的材料来形成绝缘层是有效的。氧化铝不易透水。因此，优选的是使用包含氧化铝的材料，以便防止水进入氧化物半导体层。与氧化物半导体层144接触的绝缘层优选地通过氧气氛中的热处理或氧掺杂来包含比例高于化学计量组成的氧。氧掺杂是将氧加入体积中。注意，使用术语“体积”以便阐明氧不仅加入薄膜表面，而且还加入薄膜内部。另外，术语“氧掺杂”包括“氧等离子体掺杂”，其中将制作为等离子体的氧加入体积。氧掺杂可通过离子注入或离子掺杂来执行。
例如，在与氧化物半导体层144接触的绝缘层使用氧化镓来形成的情况下，氧化镓的组成能够通过氧气氛中的热处理或者氧掺杂来设置为Ga2OxU = 3+α，0 < α < 1)。 在与氧化物半导体层144接触的绝缘层使用氧化铝来形成的情况下，氧化铝的组成能够通过氧气氛中的热处理或者氧掺杂来设置为Al2OxU = 3+α，0 < α <1)。在与氧化物半导体层144接触的绝缘层使用氧化镓铝(氧化铝镓)来形成的情况下，氧化镓铝(氧化铝镓)的组成能够通过氧气氛中的热处理或者氧掺杂来设置为GaxAl2_x03+a (0<x<2,0< a < 1)。通过氧掺杂等，能够形成包括其中氧的比例比化学计量组成中要高的区域的绝缘层。当包括这种区域的绝缘层与氧化物半导体层接触时，将绝缘层中过多存在的氧提供给氧化物半导体层，并且降低经过脱水或脱氢的氧化物半导体层中或者在氧化物半导体层与绝缘层之间的界面处的缺氧。因此，氧化物半导体层能够形成为本征(i型)或实质上本征氧化物半导体。注意，可将包括其中氧的比例比化学计量组成中要高的区域的绝缘层施加到用作氧化物半导体层144的基膜的绝缘层而不是栅绝缘层164，或者同时施加到栅绝缘层146和
基绝缘层。在形成栅绝缘层146之后，第二热处理优选地在惰性气体气氛或氧气氛中执行。 热处理的温度为200至450°C，优选地为250至350°C。例如，热处理可在氮气氛中以250°C 执行1小时。第二热处理能够降低晶体管的电气特性的变化。此外，在栅绝缘层146包含氧的情况下，能够将氧提供给经过脱水或脱氢的氧化物半导体层144，并且能够填充氧化物半导体层144中的氧空位；因此能够形成本征(i型)或实质上本征氧化物半导体层。注意，在这个实施例中，第二热处理在形成栅绝缘层146之后执行；但是第二热处理的定时并不局限于此。例如，第二热处理可在形成栅电极之后执行。备选地，第一热处理和第二热处理可接连执行，第一热处理可用作第二热处理，或者第二热处理可用作第一热处理。随后，用于形成栅电极的导电层(包括使用与栅电极相同的层所形成的布线)被形成并且经过处理，使得形成栅电极148a和导电层148b(参见图19D)。栅电极148a和导电层148b能够使用诸如钼、钛、铬、钽、钨、铝、铜、钕或钪之类的金属材料或者包含这些材料中的任何材料作为其主要成分的合金材料来形成。注意，栅电极148a和导电层148b可具有单层结构或分层结构。随后，绝缘层150在栅绝缘层146、栅电极148a和导电层148b之上形成(参见图 20A)。能够通过PVD、CVD等形成绝缘层150。绝缘层150能够使用包括诸如氧化硅、氮氧化硅、氮化硅、氧化铪、氧化镓或氧化铝之类的无机绝缘材料的材料来形成。注意，对于绝缘层 150，可优选地使用具有低介电常数的材料，或者可优选地采用具有低介电常数的结构(例如多孔结构)。这是因为，当绝缘层150具有低介电常数时，能够减小布线、电极等之间产生的电容并且能够增加操作速度。注意，虽然在这个实施例中绝缘层150具有单层结构，但是所公开的发明的一个实施例并不局限于这种结构。绝缘层150可具有两层或更多层的分层结构。随后，在栅绝缘层146和绝缘层150中形成达到漏电极142b的开口。然后，连接到漏电极142b的布线巧4在绝缘层150之上形成(参见图20B)。注意，开口通过使用掩模等的选择性蚀刻来形成。导电层通过PVD或CVD来形成，然后形成图案，使得形成布线154。作为导电层的材料，能够使用从铝、铬、铜、钽、钛、钼或钨中选取的元素；包含这些元素中的任何元素作为成分的合金；等等。可使用包含锰、镁、锆、铍、钕和钪其中之一或者这些元素中的任何元素的组合的材料。具体来说，例如，有可能采用一种方法，其中，通过PVD在包括绝缘层150的开口的区域中形成薄钛膜，并且通过PVD形成薄钛膜(厚度大约为5nm)，然后形成铝膜，以便嵌入开口中。在这里，通过PVD所形成的钛膜具有使其上形成钛膜的表面上形成的氧化膜(例如天然氧化膜)还原的功能，以便降低与下电极等(在这里为漏电极142b)之间的接触电阻。另外，能够防止铝膜的小丘。可在形成钛、氮化钛等的阻挡膜之后通过电镀法来形成铜膜。在绝缘层150中形成的开口优选地在与导电层128b重叠的区域中形成。通过在这种区域中设置开口，能够防止因接触区域引起的元件面积的增加。在这里，描述杂质区1 和漏电极142b相互连接的位置以及漏电极142b和布线巧4相互连接的位置没有使用导电层128b而相互重叠的情况。在那种情况下，在形成于杂质区1 之上的绝缘层136、138和140中形成开口(又称作下部的触点)，并且在下部的触点中形成漏电极142b。此后，在与栅绝缘层146和绝缘层150的下部的触点重叠的区域中形成开口(又称作上部的触点)，然后形成布线154。当上部的触点在与下部的触点重叠的区域中形成时，在下部的触点中形成的漏电极142b可能通过蚀刻而断开连接。为了避免断开连接，使形成的下部和上部的触点没有相互重叠，使得出现元件面积增加的问题。如这个实施例中所述，通过使用导电层U8b，上部的触点能够在没有断开漏电极 142b的情况下形成。因此，能够使形成的下部和上部的触点相互重叠，以便能够防止因接触区引起的元件面积的增加。也就是说，半导体装置的集成度能够提高。随后，绝缘层156形成，使得覆盖布线154(参见图20C)。通过上述步骤，完成包括高度纯化的氧化物半导体层144的晶体管162和电容器 164(参见图20C)。如上所述，这个实施例中所述的结构、方法等能够与其它实施例中所述的结构、方法等中的任一个适当组合。本申请基于2010年8月6日向日本专利局提交的序列号为2010-176959的日本专利申请，通过引用将其完整内容结合于此。
权利要求
1.一种半导体装置，包括 位线；m条(m为大于或等于3的自然数)字线； 源线；m条信号线；第一至第m个存储器单元；以及驱动器电路，其中，所述第一至第m个存储器单元中的每一个包括 包括第一栅端子、第一源端子和第一漏端子的第一晶体管； 包括第二栅端子、第二源端子和第二漏端子的第二晶体管；以及电容器，其中，所述第二晶体管的沟道包括氧化物半导体层， 其中，所述源线电连接到第m个存储器单元中的所述第一源端子， 其中，第k条(k为1至m的自然数)信号线电连接到第k个存储器单元中的所述第二栅端子，其中，第k条字线电连接到第k个存储器单元中的所述电容器的第一端子， 其中，第j个(j为3至m的自然数)存储器单元中的所述第二漏端子电连接到第(j_l) 个存储器单元中的所述第一栅端子、所述第(j_l)个存储器单元中的所述第二源端子和所述第(j_l)个存储器单元中的所述电容器的第二端子，其中，所述第m个存储器单元中的所述第一栅端子、所述第m个存储器单元中的所述第二源端子和所述第m个存储器单元中的所述电容器的第二端子相互电连接，其中，所述第j个存储器单元中的所述第一漏端子电连接到所述第(j-ι)个存储器单元中的所述第一源端子，其中，所述驱动器电路包括m个第一电路和(m-1)个第二电路， 其中，将写控制信号和m个行地址选择信号输入到所述驱动器电路， 其中，将所述写控制信号和第j个行地址选择信号输入到第j个第一电路， 其中，把来自第(j-幻个第一电路的输出和来自第(j_l)个第二电路的输出输入到第 (j-2)个第二电路，其中，把来自所述第(j_l)个第二电路的所述输出输入到第(j_l)条信号线，以及其中，把来自第m个第一电路的输出输入到第m条信号线。
2.如权利要求1所述的半导体装置，其中，所述驱动器电路包括一个延迟电路，以及其中，来自所述第m个第一电路的所述输出通过所述延迟电路输入到所述第m条信号线。
3.如权利要求1所述的半导体装置，其中，所述驱动器电路包括m个延迟电路，其中，来自所述第(j_l)个第二电路的所述输出通过第(j_l)个延迟电路输入到所述第(j_l)条信号线，以及其中，来自所述第m个第一电路的所述输出通过第m个延迟电路输入到所述第m条信号线。
4.如权利要求1所述的半导体装置，其中，所述第一晶体管包括 设置在包含半导体材料的衬底之上的沟道形成区；设置成夹合所述沟道形成区的杂质区； 在所述沟道形成区之上的第一栅绝缘层；以及设置在所述第一栅绝缘层之上以使得与所述沟道形成区重叠的第一栅电极。
5.如权利要求4所述的半导体装置，其中，包含半导体材料的所述衬底是单晶半导体衬底和SOI衬底其中之一。
6.如权利要求4所述的半导体装置，其中，所述半导体材料是硅。
7.如权利要求1所述的半导体装置，其中，所述第二晶体管包括设置成与所述氧化物半导体层重叠的第二栅电极以及设置在所述氧化物半导体层与所述第二栅电极之间的第二栅绝缘层。
8.如权利要求1所述的半导体装置，其中，所述氧化物半导体层包括氧化物半导体材料，所述氧化物半导体材料包括In、Ga和Si。
9.如权利要求1所述的半导体装置，其中，所述(m-Ι)个第二电路在所述信号输入中的至少一个为“1”时输出“1”。
10.如权利要求1所述的半导体装置，其中，所述第一电路是AND电路。
11.如权利要求1所述的半导体装置，其中，所述第二电路是OR电路。
全文摘要
本发明名称是“半导体装置”。在包括位线、m条(m为大于或等于3的自然数)字线、源线、m条信号线、第一至第m个存储器单元和驱动器电路的半导体装置中，存储器单元包括用于存储在电容器中积聚的电荷的第一晶体管和第二晶体管，并且第二晶体管包括在氧化物半导体层中形成的沟道。在半导体装置中，驱动器电路通过使用待输出到第j条信号线的信号来产生待输出到第(j-1)条(j为大于或等于3的自然数)信号线的信号。
文档编号G11C7/12GK102376343SQ20111023306
公开日2012年3月14日 申请日期2011年8月5日 优先权日2010年8月6日
发明者井上广树, 加藤清, 松崎隆德, 长塚修平 申请人:株式会社半导体能源研究所