专利名称：一种并行异步存储器及其数据读取方法
技术领域：
本申请涉及存储器的技术领域，特别是涉及一种并行异步存储器以及一种并行异步存储器的数据读取方法。
背景技术：
并行异步存储器一般有两种读模式正常读操作(normal read)和页读操作 (page read)，其中，normal read是指地址或芯片使能触发的读取操作；page read是指 normal read后，仅页内地址(ADR)变化触发的读取操作，需要快速的数据输出。page read 速度远快于normal read,例如，page read的速度为25ns, normal read的速度为70ns。随着存储器容量的增加，为了提高产品良率，芯片上都带有冗余单元(redundancy cell)，用于修复存储阵列(main array)中的失效单元。在数据读出的过程中，首先判断读出地址是否有数据被修复，如果有数据被修复，在读出过程中就需要用冗余单元替换掉失效单元，然后读出数据。下面以带冗余单元的16bit并行输入输出数据的存储器芯片为例进行说明，其冗余单元可纠正16位数据中的2位错误数据。读操作过程中，存储器芯片内部每次读取1个页(page)，1个页包括8个字，每个字包括16位数据，也就是说，存储器芯片内部每次读取1 位数据，把数据锁存在寄存器中，然后，通过页内地址ADR<2 0>选择页内的字，输出需要读取的16位数据。采用带冗余单元的存储器芯片，读操作过程中，芯片内部每次读取1 位数据和2 位冗余数据。在读出的过程中，先判断读取的地址是否需要替换。如果不需要替换，直接根据地址选择1 位中的16位数据输出；如果需要替换，则需要根据芯片内部记录的冗余信息，用冗余数据替换16位数据中的错误数据，产生新的数据再输出。以上现有技术中的冗余数据的替换过程将不可避免地影响数据的读出速度，特别 Mi page read ^3 ] °因此，目前需要本领域技术人员迫切解决的一个技术问题就是如何提高并行异步存储器page read的速度，同时不影响并行异步存储器normal read的速度。
发明内容
本申请所要解决的技术问题是提供一种并行异步存储器以及一种并行异步存储器的数据读取方法，用以提高并行异步存储器page read的速度，同时不影响并行异步存储器normal read的速度。为了解决上述问题，本申请公开了一种并行异步存储器，所述并行异步存储器中设置有冗余单元，并且还包括冗余寄存器，用于记录存储器阵列出错的地址和数据位信息；比较电路，用于在判定为采用正常读操作normal read读取数据时，比较当次读取地址中的高位地址，以及，冗余寄存器中记录的存储器阵列出错的地址中的高位地址是否一致；若是，则触发译码电路；译码电路，用于确定所述存储器阵列出错的地址中，出错的低位地址和数据位信息；读出电路，用于从当次读取地址中读出数据；替换电路，用于根据所述出错的低位地址和数据位信息，对所述读出数据中相应地址和数据位上的数据，用冗余数据进行替换，形成新的读出数据；寄存器，用于锁存所述新的读出数据。优选的是，所述的并行异步存储器，还包括输出电路，用于在判定为采用页读操作page read读取数据时，根据当次读取地址中的低位地址产生数据选择信号，从所述锁存的新读出数据中选择并输出相应位数的数据。优选的是，所述的并行异步存储器，还包括地址切换比较电路，用于比较当次读取地址和上次读取地址，若二者的高位地址不一致，则判定采用正常读操作normal read读取数据；若二者的高位地址一致，则判定采用页读操作page read读取数据。优选的是，所述译码电路包括第一地址译码电路，用于对所述存储器阵列出错地址中的低位地址进行译码，获得出错的低位地址信息；数据译码电路，用于对所述存储器阵列出错的数据位位置信息进行译码，获得出错的数据位信息。优选的是，所述读出电路包括读信号产生单元，用于锁存当次读取地址，产生读信号read ；读操作单元，用于根据锁存的当次读取地址选中需要读出的存储单元，并从所述存储单元中读出数据。优选的是，所述的并行异步存储器，还包括冗余数据选择单元，用于选中冗余单元，从所述冗余单元中读出冗余数据。优选的是，所述输出电路包括第二地址译码电路，用于锁存当次读取地址，对所述读取地址中的低位地址进行译码；数据选择电路，用于根据译码后的地址产生字选择信号，从所述锁存的新读出数据中选择相应的字并输出。本申请还提供了一种并行异步存储器的数据读取方法，包括在判定为采用正常读操作normal read读取数据时，比较当次读取地址中的高位地址，以及，预存的存储器阵列出错的地址中的高位地址是否一致；若是，则确定所述预存的存储器阵列出错的地址中，出错的低位地址和数据位信息；从当次读取地址中读出数据，并根据所述出错的低位地址和数据位信息，对所述读出数据中相应地址和数据位上的数据，用冗余数据进行替换，形成新的读出数据；锁存所述新的读出数据。
优选的是，所述的方法，还包括在判定为采用页读操作page read读取数据时，根据当次读取地址中的低位地址产生数据选择信号，从所述锁存的新读出数据中选择并输出相应位数的数据。优选的是，通过以下步骤判定采用正常读操作normal read读取数据比较当次读取地址和上次读取地址，若二者的高位地址不一致，则判定当次读取地址为非页内地址；在当次读取地址为非页内地址时，采用正常读操作normal read读取数据。优选的是，通过以下步骤判定采用页读操作page read读取数据比较当次读取地址和上次读取地址，若二者的高位地址一致，则判定当次读取地址为页内地址；在当次读取地址为页内地址时，采用页读操作page read读取数据。优选的是，所述确定预存的存储器阵列出错的地址中，出错的低位地址和数据位信息的步骤包括对所述预存的存储器阵列出错地址中的低位地址进行译码，获得出错的低位地址 fn息；对所述预存的存储器阵列出错的数据位位置信息进行译码，获得出错的数据位信肩、ο优选的是，所述从当次读取地址中读出数据的步骤包括锁存当次读取地址，产生读信号read ；根据锁存的当次读取地址选中需要读出的存储单元；
从所述存储单元中读出数据。优选的是，在根据出错的低位地址和数据位信息，对所述读出数据中相应地址和数据位上的数据，用冗余数据进行替换，形成新的读出数据的步骤之前，还包括选中冗余单元，从所述冗余单元中读出冗余数据。优选的是，所述根据当次读取地址中的低位地址产生数据选择信号，从所述锁存的新读出数据中选择并输出相应位数的数据的步骤包括锁存当次读取地址，对所述读取地址中的低位地址进行译码；根据译码后的地址产生字选择信号，从所述锁存的新读出数据中选择相应的字并输出。与现有技术相比，本申请具有以下优点本申请在normal read过程中，读取存储器阵列中的数据和冗余判断过程同时进行，获得存储数据的同时，获得出错的页内地址和出错的数据位，随后完成冗余单元对存储阵列中读出数据的替换，并把数据锁存在寄存器中，在随后的page read过程中，直接从寄存器中读出数据，去掉了冗余判断和替换过程，从而提高page read速度。
图1是本申请的一种并行异步存储器实施例1的结构图；图2是本申请的一种并行异步存储器实施例2的结构图；图3是本申请的一种并行异步存储器的数据读取方法实施例的步骤流程图4是本申请的一种normal read过程的信号波形示意图；图5是本申请的一种page read过程的信号波形示意图。
具体实施例方式为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式
对本申请作进一步详细的说明。现有技术在normal read.page read两种读模式下，如果数据被修复，均会进行替换操作，替换操作将引起page read变慢。本申请实施例的核心构思之一在于，在normal read时，完成冗余单元对存储阵列中读出数据的替换，并把数据锁存在寄存器中，在page read时，直接从寄存器中读出数据，从而提高page read速度。参考图1，示出了本申请的一种并行异步存储器实施例1的结构图，在本申请实施例中，所述并行异步存储器中设置有冗余单元，具体还可以包括冗余寄存器101，用于记录存储器阵列出错的地址和数据位信息；比较电路102，用于在判定为采用正常读操作normal read读取数据时，比较当次读取地址中的高位地址，以及，冗余寄存器101中记录的存储器阵列出错的地址中的高位地址是否一致；若是，则触发译码电路103 ；译码电路103，用于确定所述存储器阵列出错的地址中，出错的低位地址和数据位 fn息；读出电路104，用于从当次读取地址中读出数据；替换电路105，用于根据所述出错的低位地址和数据位信息，对所述读出数据中相应地址和数据位上的数据，用冗余数据进行替换，形成新的读出数据；寄存器106，用于锁存所述新的读出数据。在本申请实施例中，所述存储阵列即存储单元阵列，所述存储阵列由许多存储单元(cell)排列而成，每个存储单元能存放1位二值代码(0或1)，每一个或一组存储单元有一个对应的地址代码。存储阵列中的每个存储单元都与其它单元在行和列上共享电学连接，其中垂直方向的连线称为“字线”(WL)，而水平方向的数据流入和流出存储单元的连线称为“位线”(BL)。通过输入的地址可选择特定的字线和位线，字线和位线的交叉处就是被选中的存储单元，每一个存储单元都是按这种方法被唯一选中，然后再对其进行读操作。在本申请的一种优选实施例中，所述并行异步存储器还可以包括输出电路107，用于在判定为采用页读操作page read读取数据时，根据当次读取地址中的低位地址产生数据选择信号，从所述锁存的新读出数据中选择并输出相应位数的数据。在具体实现中，所述并行异步存储器中还可以包括地址切换比较电路，用于比较当次读取地址和上次读取地址，若二者的高位地址不一致，则判定采用正常读操作normal read读取数据；若二者的高位地址一致，则判定采用页读操作page read读取数据。参考图2，示出了本申请的一种并行异步存储器实施例2的结构图，在本申请实施例中，所述并行异步存储器中设置有冗余单元，具体还可以包括冗余寄存器201，用于记录存储器阵列出错的地址和数据位信息；比较电路202，与所述冗余寄存器201连接，用于在判定为采用正常读操作normal read读取数据时，比较当次读取地址中的高位地址，以及，冗余寄存器201中记录的存储器阵列出错的地址中的高位地址是否一致；若是，则触发第一地址译码电路203和数据译码电路204 ；第一地址译码电路203，用于对所述存储器阵列出错地址中的低位地址进行译码， 获得出错的低位地址信息；数据译码电路204，用于对所述存储器阵列出错的数据位位置信息进行译码，获得出错的数据位信息。读出电路205，用于从当次读取地址中读出数据；在具体实现中，所述读出电路205具体可以包括以下单元读信号产生单元，用于锁存当次读取地址，产生读信号read ；读操作单元，用于根据锁存的当次读取地址选中需要读出的存储单元，并从所述存储单元中读出数据。替换电路206，用于根据所述出错的低位地址和数据位信息，对所述读出数据中相应地址和数据位上的数据，用冗余数据进行替换，形成新的读出数据；在具体实现中，所述冗余数据可以通过冗余数据选择单元选中冗余单元，从所述冗余单元中读出。寄存器207，用于锁存所述新的读出数据。第二地址译码电路208，用于锁存当次读取地址，对所述读取地址中的低位地址进行译码；数据选择电路209，用于根据译码后的地址产生字选择信号，从所述锁存的新读出数据中选择相应的字并输出。下面以带冗余单元的16bit并行输入输出数据的存储器芯片为例进行说明，其冗余单元可纠正16位数据中的2位错误数据。读操作过程中，存储器芯片内部每次读取1个页(page)，1个页包括8个字，每个字包括16位数据，也就是说，存储器芯片内部每次读取1 位数据，然后，通过页内地址 ADR<2:0>(低位地址)选择页内的字，输出需要读取的16位数据。应用本实施例，比较电路比较当次读取地址(仅比较高位地址，不包括页内地址 ADR<2:0>)和冗余寄存器记录的相应的高位地址，判断该页数据中是否包括需要修复的数据，若以上两个高位地址不一致，则说明该页数据不需要修复，若两个高位地址一致，则说明该页数据需要修复。在所述两个高位地址不一致的情况下，第一地址译码电路和数据译码电路不动作；在所述两个高位地址一致的情况下，第一地址译码电路和数据译码电路动作，译码得到出错的页内地址和出错的数据位。在所述两个高位地址不一致的情况下，替换电路不动作，128位读出数据直接被锁存，获得1 位输出数据；在所述两个高位地址一致的情况下，替换电路根据出错的页内地址和出错的数据位信息，确定1 位读出数据中的出错数据，用冗余数据替换，产生1 位输出数据并锁存到寄存器中。在随后的page read过程中，确认是页内地址后，由于芯片内部的1 位输出数据已准备好，可以直接用第二地址译码单元对读取地址中的页内地址进行译码，控制数据选择电路选择需要读出的16位数据。
参考图3，示出了本申请的一种并行异步存储器的数据读取方法实施例的步骤流程图，具体可以包括以下步骤步骤301、在判定为采用正常读操作normal read读取数据时，比较当次读取地址中的高位地址，以及，预存的存储器阵列出错的地址中的高位地址是否一致；若是，则执行步骤302 ；在本申请的一种优选实施例中，可以通过以下子步骤判定采用正常读操作normal read读取数据子步骤S11、比较当次读取地址和上次读取地址，若二者的高位地址不一致，则判定当次读取地址为非页内地址；子步骤S 12、在当次读取地址为非页内地址时，采用正常读操作normal read读取数据。例如，假设上次的读取地址为A0<19:0>，本次读取地址为A<19:0>，其高位地址和低位地址分别为<19 3>和<2 0>。比较A0<19 3>和A<19 3>，如果两者不同，则判定为采用 normal read 模式。步骤302、确定所述预存的存储器阵列出错的地址中，出错的低位地址和数据位信息；在本申请的一种优选实施例中，所述步骤302可以包括如下子步骤子步骤S21、对所述预存的存储器阵列出错地址中的低位地址进行译码，获得出错的低位地址信息；子步骤S22、对所述预存的存储器阵列出错的数据位位置信息进行译码，获得出错的数据位信息。步骤303、从当次读取地址中读出数据；在本申请的一种优选实施例中，所述步骤303可以包括如下子步骤子步骤S31、锁存当次读取地址，产生读信号read ；子步骤S32、根据锁存的当次读取地址选中需要读出的存储单元；子步骤S33、从所述存储单元中读出数据。步骤304、根据所述出错的低位地址和数据位信息，对所述读出数据中相应地址和数据位上的数据，用冗余数据进行替换，形成新的读出数据；在具体实现中，所述冗余数据可以通过选中冗余单元，从所述冗余单元中读出。步骤305、锁存所述新的读出数据。步骤306、在判定为采用页读操作page read读取数据时，根据当次读取地址中的低位地址产生数据选择信号，从所述锁存的新读出数据中选择并输出相应位数的数据。在具体实现中，可以通过以下子步骤判定采用页读操作page read读取数据子步骤S61、比较当次读取地址和上次读取地址，若二者的高位地址一致，则判定当次读取地址为页内地址；子步骤S62、在当次读取地址为页内地址时，采用页读操作page read读取数据。例如，假设上次的读取地址为A0<19:0>，本次读取地址为A<19:0>，其高位地址和低位地址分别为<19 3>和<2 0>。比较A0< 19 3>和A<19 3>，如果两者相同，则判定为采 M page read Ι^ ζο
在本申请的一种优选实施例中，所述根据当次读取地址中的低位地址产生数据选择信号，从所述锁存的新读出数据中选择并输出相应位数的数据的步骤具体可以包括如下子步骤子步骤S63、锁存当次读取地址，对所述读取地址中的低位地址进行译码；子步骤S64、根据译码后的地址产生字选择信号，从所述锁存的新读出数据中选择相应的字并输出。参考图4所示的normal read过程的信号波形示意图，读取地址(ADR)变化触发ATD (地址转换检测)信号；ATD上升沿之后，判断不是page内的地址，page选中信号 (Page_hit = 0)不变，敏感放大器关闭信号(Dis_sa = 0)不变；ATD下升沿之后，发出读信号(read)，ADR被锁存为LADR，用于数据读取；随后内部电路同时做如下的动作1)执行替换过程，如果被修复，则获得出错的页内地址和出错的数据位，发出冗余选中信号(Red_ hit)，等待存储器阵列中的数据读出，2)根据LADR选中需要读出的存储单元，打开敏感放大器的控制信号(SA_EN)，输出存储单元中的1 位数据和冗余数据；存储器阵列中的数据读出后，关闭SA_EN，输出控制信号Rdout_en有效，根据获得的出错页内地址和出错数据位对1 位读出数据进行替换并锁存；根据LADR中的页内地址产生字选择信号(WD_sel)，用于选择最终输出的字，输出正确的16位数据。参考图5所示的page read过程的信号波形示意图，读取地址(ADR)变化触发ATD 信号；ATD上升沿之后，判断是page内的地址，Page_hit = l,Dis_sa = 1，用于阻止随后的冗余判断和替换电路以及内部读取电路的工作；ATD下升沿之后，ADR被锁存为LADR，用于数据读取；随后由于I^ageJiit = 1和Dis_sa= 1，可直接根据LADR中的页内地址产生字选择信号(WD_sel)，选择需要输出的字，输出正确的16位数据。当然，上述图4和图5中的信号高低电平仅仅作为一种用于说明本申请实施例的示例，在实际中，可以采用高电平控制也可以采用低电平控制，本申请对此不作限制。为使本领域技术人员更好地理解本申请，以下通过一个具体例子来说明应用本申请实施例的normal read禾口 page read过程。假设上次的读取地址为A0<19:0>，本次读取地址为A<19:0>，其高位地址和低位地址分别为<19:3>和<2:0>。ATD上升沿后，比较A0<19:3>和A<19:3>，如果两者不同，则为normal read模式，page选中信号(Page_hit = 0)不变，敏感放大器关闭信号(Dis_sa =0)不变；如果两者相同，则为page read模式，Page_hit由0变为l，Dis_sa由0变为1。 ATD下降沿锁存page_hit和dis_sa。在normal read模式，ATD下降沿后，读取地址A< 19 0>被锁存为LA< 19 0>，发出读信号(read)，用于数据读取；随后内部电路同时做如下的动作1)比较读取地址LA<19 3> 和冗余寄存器中的地址，如果读取地址是被修复的，则获得出错的页内地址和出错的数据位，发出冗余选中信号(RecLhit)，等待存储器阵列中的数据读出，2)根据LA<19:3>选中需要读出的存储单元，打开敏感放大器的控制信号(SA_EN)，输出存储单元中的1 位数据和冗余数据；存储器阵列中的数据读出后，关闭SA_EN，输出控制信号Rdout_en有效，根据获得的出错页内地址和出错数据位对1 位读出数据进行替换并锁存；根据LA中的页内地址 LA<2:0>产生字选择信号(WD_sel)，用于选择最终输出的字，输出正确的16位数据。在page read模式，ATD下升沿之后，读取地址A<190>被锁存为LA<190>，用于数据读取；随后由于1^86_11^=1和0化_8￡1=1，可直接根据1^中的页内地址1^<2:0>产生字选择信号(WD_sel)，选择需要输出的字，输出正确的16位数据。本申请实施例在normal read过程中，读取存储器阵列中的数据和冗余判断过程同时进行，获得存储数据的同时，获得出错的页内地址和出错的数据位，随后进行替换并锁存，不影响其读取速度，在随后的pageread时可直接从寄存器中读出数据，去掉了冗余判断和替换过程，从而提高了 page read速度。本说明书中每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。以上对本申请所提供的一种并行异步存储器以及一种并行异步存储器的数据读取方法进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述， 以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式
及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。
权利要求
1.一种并行异步存储器，其特征在于，所述并行异步存储器中设置有冗余单元，并且还包括冗余寄存器，用于记录存储器阵列出错的地址和数据位信息； 比较电路，用于在判定为采用正常读操作normal read读取数据时，比较当次读取地址中的高位地址，以及，冗余寄存器中记录的存储器阵列出错的地址中的高位地址是否一致； 若是，则触发译码电路；译码电路，用于确定所述存储器阵列出错的地址中，出错的低位地址和数据位信息； 读出电路，用于从当次读取地址中读出数据；替换电路，用于根据所述出错的低位地址和数据位信息，对所述读出数据中相应地址和数据位上的数据，用冗余数据进行替换，形成新的读出数据； 寄存器，用于锁存所述新的读出数据。
2.如权利要求1所述的并行异步存储器，其特征在于，还包括输出电路，用于在判定为采用页读操作page read读取数据时，根据当次读取地址中的低位地址产生数据选择信号，从所述锁存的新读出数据中选择并输出相应位数的数据。
3.如权利要求2所述的并行异步存储器，其特征在于，还包括地址切换比较电路，用于比较当次读取地址和上次读取地址，若二者的高位地址不一致，则判定采用正常读操作normal read读取数据；若二者的高位地址一致，则判定采用页读操作page read读取数据。
4.如权利要求1、2或3所述的并行异步存储器，其特征在于，所述译码电路包括第一地址译码电路，用于对所述存储器阵列出错地址中的低位地址进行译码，获得出错的低位地址信息；数据译码电路，用于对所述存储器阵列出错的数据位位置信息进行译码，获得出错的数据位信息。
5.如权利要求4所述的并行异步存储器，其特征在于，所述读出电路包括 读信号产生单元，用于锁存当次读取地址，产生读信号read ；读操作单元，用于根据锁存的当次读取地址选中需要读出的存储单元，并从所述存储单元中读出数据。
6.如权利要求5所述的并行异步存储器，其特征在于，还包括冗余数据选择单元，用于选中冗余单元，从所述冗余单元中读出冗余数据。
7.如权利要求6所述的并行异步存储器，其特征在于，所述输出电路包括第二地址译码电路，用于锁存当次读取地址，对所述读取地址中的低位地址进行译码；数据选择电路，用于根据译码后的地址产生字选择信号，从所述锁存的新读出数据中选择相应的字并输出。
8.一种并行异步存储器的数据读取方法，其特征在于，包括在判定为采用正常读操作normal read读取数据时，比较当次读取地址中的高位地址， 以及，预存的存储器阵列出错的地址中的高位地址是否一致；若是，则确定所述预存的存储器阵列出错的地址中，出错的低位地址和数据位信息； 从当次读取地址中读出数据，并根据所述出错的低位地址和数据位信息，对所述读出数据中相应地址和数据位上的数据，用冗余数据进行替换，形成新的读出数据； 锁存所述新的读出数据。
9.如权利要求8所述的方法，其特征在于，还包括在判定为采用页读操作page read读取数据时，根据当次读取地址中的低位地址产生数据选择信号，从所述锁存的新读出数据中选择并输出相应位数的数据。
10.如权利要求8所述的方法，其特征在于，通过以下步骤判定采用正常读操作normal read读取数据比较当次读取地址和上次读取地址，若二者的高位地址不一致，则判定当次读取地址为非页内地址；在当次读取地址为非页内地址时，采用正常读操作normal read读取数据。
11.如权利要求9所述的方法，其特征在于，通过以下步骤判定采用页读操作page read读取数据比较当次读取地址和上次读取地址，若二者的高位地址一致，则判定当次读取地址为页内地址；在当次读取地址为页内地址时，采用页读操作page read读取数据。
12.如权利要求8、9、10或11所述的方法，其特征在于，所述确定预存的存储器阵列出错的地址中，出错的低位地址和数据位信息的步骤包括对所述预存的存储器阵列出错地址中的低位地址进行译码，获得出错的低位地址信息；对所述预存的存储器阵列出错的数据位位置信息进行译码，获得出错的数据位信息。
13.如权利要求12所述的方法，其特征在于，所述从当次读取地址中读出数据的步骤包括锁存当次读取地址，产生读信号read ； 根据锁存的当次读取地址选中需要读出的存储单元； 从所述存储单元中读出数据。
14.如权利要求13所述的方法，其特征在于，在根据出错的低位地址和数据位信息，对所述读出数据中相应地址和数据位上的数据，用冗余数据进行替换，形成新的读出数据的步骤之前，还包括选中冗余单元，从所述冗余单元中读出冗余数据。
15.如权利要求14所述的方法，其特征在于，所述根据当次读取地址中的低位地址产生数据选择信号，从所述锁存的新读出数据中选择并输出相应位数的数据的步骤包括锁存当次读取地址，对所述读取地址中的低位地址进行译码；根据译码后的地址产生字选择信号，从所述锁存的新读出数据中选择相应的字并输出ο，
全文摘要
本申请提供了一种并行异步存储器及其数据读取方法，其中，一种并行异步存储器设置有冗余单元，并且还包括冗余寄存器，用于记录存储器阵列出错的地址和数据位信息；比较电路，用于在判定为采用正常读操作normal read读取数据时，比较当次读取地址中的高位地址，以及，冗余寄存器中记录的存储器阵列出错的地址中的高位地址是否一致；若是，则触发译码电路；译码电路，用于确定所述存储器阵列出错的地址中，出错的低位地址和数据位信息；读出电路，用于从当次读取地址中读出数据；替换电路，用于根据所述出错的低位地址和数据位信息，对所述读出数据中相应地址和数据位上的数据，用冗余数据进行替换，形成新的读出数据；寄存器，用于锁存所述新的读出数据。本申请可以提高并行异步存储器page read的速度，同时不影响并行异步存储器normal read的速度。
文档编号G11C16/02GK102360568SQ201110247848
公开日2012年2月22日 申请日期2011年8月24日 优先权日2011年8月24日
发明者刘奎伟, 苏志强 申请人:北京兆易创新科技有限公司