半导体装置及其修复方法

专利名称：半导体装置及其修复方法
技术领域：
本发明的各个实施例涉及半导体存储装置和相关方法。具体地，某些实施例涉及层叠了多个芯片的三维(3D)半导体装置。
背景技术：
为了提高半导体装置的集成度，已经开发了其中层叠并封装了多个芯片的三维半导体装置。由于竖直地层叠了两个或更多个芯片，因此3D半导体装置可以在相同的空间内实现最大的集成度。存在各种方案来实现三维半导体装置。在一种方案中，层叠具有相同结构的多个芯片，且使用引线、诸如金属线将层叠的芯片彼此耦接，从而它们作为单个半导体装置操作。此外，近来在现有技术中已公开了一种穿通硅通孔(TSV)型半导体装置，其中硅通孔穿通层叠的多个芯片而形成，使得所有的芯片彼此电连接。在TSV型半导体装置中，由于芯片经由竖直穿通芯片的硅通孔而彼此电连接，因此相比于其中各个芯片经由接合在芯片边缘附近的键合引线而彼此电连接的半导体装置而言，可以有效地减少封装的面积。用于连接多个芯片的TSV的数量逐渐增加。因此，为了与TSV数量的增加保持一致，需要一种用正常TSV来替换有缺陷的TSV的技术。这可以利用用于储存有关于TSV是正常还是有缺陷的信息的熔丝信息、诸如熔丝电路来实现。在层叠芯片中的每个设置有熔丝电路的情形中，即使能够解决替换有缺陷的TSV的问题，但是也可能导致芯片面积方面的低效率。

发明内容
因此，需要一种改进的半导体装置，其能够将熔丝信息传送到构成单个半导体装置的多个芯片。为了获得根据本发明的优点且根据本发明的目的，如本文所实施且广义描述的， 本发明的一个示例性方面可以包括一种层叠有第一芯片和第二芯片的半导体装置，所述半导体装置包括信号传输模块，所述信号传输模块设置在第一芯片中，且被配置为与传输控制信号同步地传送熔丝信息；以及信号接收模块，所述信号接收模块设置在第一芯片和第二芯片中，且被配置为与接收控制信号同步地接收熔丝信息，其中传输控制信号和接收控制信号具有实质上相同的相位。在本发明的另一个示例性方面中，一种半导体装置可以包括信号传输模块，所述信号传输模块被配置为响应于传输控制信号来传送熔丝信息；主芯片信号接收模块，所述主芯片信号接收模块设置在主芯片中，且被配置为响应于接收控制信号来接收熔丝信息， 并产生TSV选择信号；从芯片信号接收模块，所述从芯片信号接收模块设置在从芯片中，并且被配置为响应于接收控制信号来接收熔丝信息，并产生TSV选择信号；以及修复电路，所述修复电路被配置为响应于TSV选择信号来设置要从主芯片传送到从芯片的信号的路径。在本发明的又一个实施例方面，一种用于修复半导体装置的方法可以包括以下步骤接收时钟信号并产生传输控制信号和接收控制信号；响应于传输控制信号而从主芯片传送熔丝信息；响应于主芯片和从芯片中的接收控制信号来接收熔丝信息；以及响应于熔丝信息来选择用于将信号主芯片传送给从芯片的TSV。在本发明的又一个示例性方面，一种用于修复半导体装置的方法可以包括以下步骤接收时钟信号并产生传输控制信号和接收控制信号；从传输控制信号产生以预设的时间间隔被使能的输出使能信号；响应于输出使能信号而从主芯片传输熔丝信息；以及响应于接收控制信号而由主芯片和从芯片接收熔丝信息。本发明的另外的目的和优点将在一定程度上在以下的描述中阐述，并且在一定程度上将从描述中显然地得出，或者可以通过实践本发明而习得。借助于所附权利要求中特别指出的要素和组合可以了解并获得本发明的目的和优点。要理解的是，前面的概述和后面的详述仅仅是示例性的和说明性的，而并非是向权利要求那样限制本发明。


合并在本说明书中并且构成本发明的一部分的附示了根据本发明的多个实施例，附图与说明书描述一起用来解释本发明的原理。图1是示意性说明根据本发明的一个实施例的半导体装置的配置的框图；图2是示意性地说明图I所示的传输控制信号发生单元的一个示例性实施例的配置的框图；图3是示意性地说明图2所示的移位寄存器部的一个示例性实施例的配置的框图；图4是示意性地说明图I所示的熔丝信号传输单元的一个示例性实施例的配置的框图；图5是示意性地说明图4所示的第一传输部的一个示例性实施例的配置的框图；图6是说明图5所示的第一预驱动器的一个示例性实施例的配置的电路图；图7是说明图5所示的输出使能信号发生部的一个示例性实施例的配置的电路图；图8是说明图5所示的输出驱动器的一个示例性实施例的配置的电路图；图9是说明图I所示的熔丝信号接收单元的一个示例性实施例的配置的电路图；图10是说明根据本发明的实施例的半导体装置的操作的时序图；图11是示意性地说明可以使用根据本发明的实施例的半导体装置来传送的熔丝信息的修复电路的一个示例性实施例的配置的图；图12是例示出熔丝信息的传输因熔丝信息的连续传输而失效的情况的时序图；图13是示意性地说明根据本发明的另一个实施例的半导体装置的移位寄存器的另一个示例性实施例的配置的图；图14是示意性地说明根据本发明的实施例的半导体装置的输出驱动器的另一个示例性实施例的配置的图；以及图15是说明根据本发明的另一个实施例的半导体装置的操作的时序图。
具体实施例方式现在将仔细参考根据本发明的示例性实施例以及附图中所图示的实例。只要有可能，在附图中将使用相同的附图标记表示相同或相似的部件。图I是示意性地说明根据本发明的一个实施例的半导体装置的配置的框图。在图I中，示出了半导体装置I包括主芯片master和第一从芯片slavel以及第二从芯片 slave2。然而,层叠芯片的数量并无特别的限制。由于主芯片master以及从芯片slavel 和slave2被封装成一个层叠在另一个之上的状态，因此它们构成单个半导体装置，并且经由穿通硅通孔(TSV)彼此电连接。在图I中，主芯片master包括信号传输模块10。信号传输模块10被配置为响应于传输控制信号C0UT〈0:11>和C0UTB〈0:11>来传送熔丝信息。熔丝信息是根据相应的熔丝是否被切断而在包括多个熔丝组的熔丝电路13中产生的熔丝信号FUSE〈0:n>，并且熔丝信息可以包括可用在半导体装置中的所有信息信号。在本发明的实施例中，熔丝信息具体被例示为具有关于是否存在缺陷TSV以及关于所述缺陷TSV的信息。信号传输模块10与传输控制信号C0UT〈0:11>和C0UTB〈0:11>同步地输出熔丝信号FUSE〈0:n>。信号传输模块10包括传输控制信号发生单元11和熔丝信号传输单元12。传输控制信号发生单元11被配置为响应于时钟信号CLK而产生传输控制信号C0UT〈0:11> 和C0UTB〈0:11>。熔丝信号传输单元12被配置为接收熔丝信号FUSE〈0:n>并且与传输控制信号C0UT〈0:11 >和C0UTB〈0:11>同步地输出熔丝信号FUSE〈0: n>作为熔丝传输信号 FSTSV<0:2>o输出的熔丝传输信号FSTSV〈0:2>可以不经过第一 TSV TSVl或经过第一 TSV TSVl而被传送给主芯片master和第一从芯片slavel以及第二从芯片slave2中的一个或更多个。主芯片master和第一从芯片slavel以及第二从芯片slave2分别包括信号接收模块20、30和40。信号接收模块20、30和40被配置为接收从信号传输模块10传送来的熔丝信息。信号接收模块20、30和40响应于接收控制信号R0UT〈0:11>来接收熔丝信息。也就是说，信号接收模块20、30和40与接收控制信号R0UT〈0:11>同步地接收熔丝信息信号 FSTSV〈0:2>。信号接收模块20、30和40根据接收的熔丝传输信号FSTSV〈0:2>来产生熔丝输出信号FS0UT〈0:n>。信号接收模块20、30和40包括接收控制信号发生单元21、31和41以及熔丝信号接收单元22、32和42。接收控制信号发生单元21、31和41被配置为响应于时钟信号CLK来产生接收控制信号R0UT〈0:11>。在本发明的所述实施例中，接收控制信号R0UT〈0:11>是与传输控制信号C0UT〈0:11>具有实质上相同的相位的信号。因此，可以采用与传输控制信号发生单元11相同的方式来配置接收控制信号发生单元21、31和41。熔丝信号接收单元22、 32和42被配置为响应于接收控制信号R0UT〈0:11>来接收熔丝传输信号FSTSV〈0:2>，并产生熔丝输出信号FS0UT〈0:n>。也就是说，熔丝信号接收单元22、32和42被配置为与接收控制信号R0UT〈0:11>同步地从熔丝传输信号FSTSV〈0:2>产生熔丝输出信号FS0UT〈0:n>。 如上所述，由于从传输控制信号发生单元11产生的传输控制信号C0UT〈0:11>与从接收控制信号发生单元21、31和41产生的接收控制信号R0UT〈0:11>具有相同的相位，因此主芯片master和第一从芯片slavel以及第二从芯片slave2可以在从信号传输模块10传送熔丝传输信号FSTSV〈0:2>的定时接收熔丝传输信号FSTSV〈0:2>。换言之，由于信号传输模块10与传输控制信号C0UT〈0:11>和C0UTB〈0:11>同步地输出熔丝传输信号FSTSV〈0:2>， 信号接收模块20、30和40可以与接收控制信号R0UT〈0:11>同步地接收熔丝传输信号 FSTSV〈0:2>，并产生熔丝输出信号FS0UT〈0:n>。因此，熔丝电路13的熔丝信息可以被传送给信号接收模块20、30和40。熔丝传输信号FSTSV〈0:2>可以经由第一TSV TSVl传送给第一从芯片slavel和第二从芯片slave2。另外，熔丝传输信号FSTSV〈0:2>可以经由信号线而非经过第一 TSVTSV1 传送给主芯片master的信号接收模块20。半导体装置I还包括用于传送时钟信号CLK的第二 TSV TSV2。第二 TSV TSV2穿通连接主芯片master和第一从芯片slavel以及第二从芯片slave2，并且可以将时钟信号CLK传送给各个芯片。尽管没有具体限制时钟信号CLK 的周期，但是时钟信号CLK可以具有比半导体装置I所接收的外部时钟信号长的周期。可以由时钟分频器(未示出)等来产生周期比外部时钟信号长的时钟信号CLK。以此方式，在使用周期比外部时钟长的时钟信号CLK的情况下，由于可以保证用于传送和接收熔丝信号 FUSE<0:n>的充分的时间余量，因此能够获得更加准确且顺利的信号传输。
在图I中，半导体装置I还可以包括用于对经由第一 TSV TSVl和第二 TSV TSV2 传送的熔丝传输信号FSTSV〈0:2>和时钟信号CLK分别进行缓冲的中继器RPT。在图I中，半导体装置I的主芯片master和第一从芯片slavel以及第二从芯片 slave2还可以包括TSV选择单元23、33和43，所述TSV选择单元23、33和43中的每个用于接收熔丝输出信号FS0UT〈0:n>并产生TSV选择信号TSVSEL〈0:m>。TSV选择单元23、33 和43被配置为对熔丝输出信号FS0UT〈0:n>进行译码并产生TSV选择信号TSVSEL〈0:m>。 如上所示，在本发明的实施例中，熔丝信息被例示为具有TSV的缺陷信息。因此，TSV选择单元23、33和43可以用于以正常TSV替换有缺陷的TSV的修复操作。图2是示意性地说明图I所示的传输控制信号发生单元的一个示例性实施例的配置的框图。在图2中，传输控制信号发生单元11包括脉冲发生部110和移位寄存器部120。 脉冲发生部110被配置为接收时钟信号CLK并产生脉冲信号CLKT。脉冲发生部110在使能信号EN被使能时从时钟信号CLK产生脉冲信号CLKT。例如，可以通过时钟信号CLK与使能信号EN的“与”运算来产生脉冲信号CLKT。使能信号EN可以包括半导体装置中通常使用的信号中的任何一种。半导体装置的加电信号、模式寄存器设置(mode register set)产生的MRS信号等可以用作使能信号EN。此外，脉冲发生部110可以在接收到复位信号RST 时被初始化。移位寄存器部120被配置为接收脉冲信号CLKT并产生传输控制信号C0UT〈0:11> 和C0UTB〈0:11>。移位寄存器部120可以响应于时钟信号CLK而将脉冲信号CLKT顺序地延迟预定的时间，并从所述顺序延迟的信号产生被顺序地使能的传输控制信号C0UT〈0:11> 和 C0UTB〈0:11>。图3是示意性地说明图2所示的移位寄存器部的一个示例性实施例的配置的电路图。在图3中，移位寄存器部120包括多个触发器FF和多个缓冲器部BUF。多个触发器FF 响应于时钟信号CLK来接收信号、将接收的信号延迟预定的时间——例如时钟信号CLK的一个周期——并输出所得的信号。所述多个触发器FF顺序地串联连接，且在图3中，示例性地示出了 12个触发器。移位寄存器部120还可以包括与非门ND。与非门ND接收脉冲信号CLKT和连接在串联连接的12个触发器FF之中的最后一级的触发器FF的输出Q11B。在这种情况下，与非门ND和12个触发器FF定义了一个链的形式，如果不输入复位信号RST， 则多个传输控制信号C0UT〈0:11>和C0UTB〈0:11>可以借助于一个脉冲信号的CLKT的输入而连续地产生。缓冲器部BUF可以按触发器的数量或更多的数量来设置。各个缓冲器部BUF接收多个触发器FF的输出QO至Qll以及所述输出QO至Qll的反相信号QOB至Ql 1B，对接收的信号QO至Qll和QOB至QllB进行缓冲，并产生传输控制信号C0UT〈0:11>和C0UTB〈0:11>。分别设置在主芯片和第一从芯片slavel以及第二从芯片slave2中的接收控制信号发生单元21、31和41具有与图2和图3所示的传输控制信号发生单元11相同的配置。因此，接收控制信号发生单元21、31和41可以产生具有与传输控 制信号C0UT〈0:11> 和C0UTB〈0:11>实质上相同的相位的接收控制信号R0UT〈0:11>。图4是示意性地说明图I所示的熔丝信号传输单元的一个示例性实施例的配置的框图。在图4中，熔丝信号传输单元12包括第一至第三传输部410、420和430。第一至第三传输部410、420和430共同地接收传输控制信号C0UT〈0:11>和C0UTB〈0:11>。第一传输部410被配置为接收熔丝信号FUSE〈0:n>中的一部分FUSE〈0，3，6，...，n_2>，第二传输部 420被配置为接收熔丝信号？^￡〈0:11>中的另一部分？^￡〈1，4，7，, n_l>，第三传输部 430被配置为接收熔丝信号FUSE〈0:n>中的其余部分FUSE〈2，5，8，. . .，n>。也就是说，由相应的第一至第三传输部410、420和430所接收的熔丝信号FUSE〈0:n>彼此不重叠。因此， 熔丝信号传输单元12可以响应于传输控制信号C0UT〈0:11>和C0UTB〈0:11>中的一个来传送多个熔丝信号FUSE〈0:n>。也就是说，如果传输控制信号C0UT〈0>和C0UTB〈0>被使能， 则第一传输部410从熔丝信号FUSE〈0>产生第一熔丝传输信号FSTSV〈0>并输出所产生的熔丝传输信号FSTSV〈0>，第二传输部420从熔丝信号FUSE〈1>产生熔丝传输信号FSTSV〈1> 并输出所产生的熔丝传输信号FSTSV〈1>，且第三传输部430从熔丝信号FUSE〈2>产生熔丝传输信号FSTSV〈2>并输出所产生的熔丝传输信号FSTSV〈2>。如果传输控制信号C0UT〈1> 和C0UTB〈1>被使能，则第一传输部410从熔丝信号FUSE〈3>产生熔丝传输信号FSTSV〈0> 并输出所产生的熔丝传输信号FSTSV〈0>，第二传输部420从熔丝信号FUSE〈4>产生熔丝传输信号FSTSV〈1>并输出所产生的熔丝传输信号FSTSV〈1>，且第三传输部430从熔丝信号FUSE〈5>产生熔丝传输信号FSTSV〈2>并输出所产生的熔丝传输信号FSTSV〈2>。因此， 熔丝信号传输单元12接收并行输入的熔丝信号FUSE〈0:n>，并串行地输出熔丝传输信号 FSTSV〈0:2>。包括第一至第三传输部410、420和430的熔丝信号传输单元12能够响应于 12个传输控制信号C0UT〈0:11>及其12个反相信号C0UTB〈0:11>来传送36个熔丝信号。 然而，熔丝信号的数量并不受限制，且本领域技术人员将容易理解的是，要传输的熔丝信号的数量可以根据传输部的数量和传输控制信号的数量来调整。图5是示意性地说明图4所示的第一传输部的一个示例性实施例的配置的框图。 第一传输部410包括第一至第三预驱动器511至513、输出使能信号发生部520和输出驱动器530。第一至第三预驱动器511至513接收分配的熔丝信号FUSE〈0，3，6，9>、FUSE〈12， 15，18，21>和FUSE〈24，27，30，33> (当假设熔丝信号FUSE〈0:n>的总数量为36时)，并且分别接收分配的传输控制信号COUKO:3>和C0UTB〈0:3>、C0UT<4:7>和C0UTB〈4:7>、和 C0UT<8:11>和C0UTB〈8:11>。第一至第三预驱动器511至513响应于分配的传输控制信号 COUKO: 3> 和 C0UTB〈0: 3>、C0UT<4: 7> 和 C0UTB<4: 7>、C0UT<8:11> 和 C0UTB<8:11> 而从分配的熔丝信号 FUSE〈0，3，6，9>、FUSE〈12，15，18，21> 和 FUSE〈24, 27，30，33> 产生第一至第三驱动熔丝信号PRE_0UT〈0:2>，并输出所产生的第一至第三驱动熔丝信号PRE_0UT〈0:2>。第一至第三驱动熔丝信号PRE_0UT〈0:2>经由输出驱动器530输出。输出使能信号发生部520 解决从第一至第三预驱动器511至513产生的第一至第三驱动熔丝信号PRE_0UT〈0:2>彼此冲突的问题。
输出使能信号发生部520接收传输控制信号C0UTB〈0:11>并产生输出使能信号 C0UT_SUM<0: 2>和C0UT_SUMB〈0: 2>。输出使能信号发生部520从传输控制信号C0UTB〈0: 3> 产生第一输出使能信号C0UT_SUM〈0>和C0UT_SUMB〈0>，从传输控制信号C0UTB〈4:7>产生第二输出使能信号C0UT_SUM〈1>和C0UT_SUMB〈1>，以及从传输控制信号C0UTB〈8:11>产生第三输出使能信号C0UT_SUM〈2>和C0UT_SUMB〈2>。第一输出使能信号C0UT_SUM〈0>和 C0UT_SUMB<0>在传输控制信号C0UTB〈0: 3>被使能时连续地使能，第二输出使能信号C0UT_ SUM<1>和C0UT_SUMB〈1>在传输控制信号C0UTB〈4:7>被使能时连续地使能，以及第三输出使能信号C0UT_SUM〈2>和C0UT_SUMB〈2>在传输控制信号C0UTB〈8:11>被使能时连续地使倉泛。输出驱动器530接收第一至第三驱动熔丝信号PRE_0UT〈0:2>，并且响应于第一至第三输出使能信号C0UT_SUM〈0:2>和C0UT_SUMB〈0:2>而产生熔丝传输信号FSTSV〈0>。输出驱动器530响应于第一输出使能信号C0UT_SUM〈0>和C0UT_SUMB〈0>而从第一驱动熔丝信号PRE_0UT〈0>产生熔丝传输信号FSTSV〈0>，响应于第二输出使能信号C0UT_SUM〈1>和 C0UT_SUMB<1>而从第二驱动熔丝信号PRE_0UT〈1>产生熔丝传输信号FSTSV〈0>，且响应于第三输出使能信号C0UT_SUM〈2>和C0UT_SUMB〈2>而从第三驱动熔丝信号PRE_0UT〈2>产生熔丝传输信号FSTSV〈0>。图6是说明图5所示的第一预驱动器的一个示例性实施例的配置的电路图。第一预驱动器511包括第一至第四三态反相器TIVl至TIV4和驱动节点NI。第一三态反相器 TIVl在传输控制信号C0UT〈0>和C0UTB〈0>的控制下将熔丝信号FUSE〈0>反相，并将所得的信号输出至驱动节点NI或者中断所得的信号至驱动节点NI的输出。第二三态反相器TIV2 在传输控制信号C0UT〈1>和C0UTB〈1>的控制下将熔丝信号FUSE〈3>反相，并将所得的信号输出给驱动节点NI或者中断所得的信号至驱动节点NI的输出。类似地，第三三态反相器 TIV3和第四三态反相器TIV4在传输控制信号C0UT〈2: 3>和C0UTB〈2: 3>的控制下将熔丝信号FUSE〈6，9>反相，并将所得的信号输出至驱动节点NI或者中断所得的信号至驱动节点NI 的输出。因此，第一预驱动器511在传输控制信号C0UT〈0>和C0UTB〈0>被使能时反相地驱动熔丝信号FUSE〈0>，并产生第一驱动熔丝信号PRE_0UT〈0>。类似地，第一预驱动器511在传输控制信号C0UT〈1: 3>和C0UTB〈1: 3>被使能时反相地驱动熔丝信号FUSE〈3，6，9>，并产生第一驱动熔丝信号PRE_0UT〈0>。因为可以采用与第一预驱动器511相同的方式来配置第二预驱动器512和第三预驱动器513，因此将省略对它们的另外的解释。
图7是说明图5所示的输出使能信号发生部的一个示例性实施例的配置的电路图。在图7中，输出使能信号发生部520包括第一至第三与门711、712和713。第一与门711接收传输控制信号的反相信号C0UTB〈0:3>，并产生第一输出使能信号的反相信号 C0UT_SUMB〈0>。第一与门711在传输控制信号的反相信号C0UTB〈0:3>被顺序地使能为低电平时产生连续地使能为低电平的第一输出使能信号的反相信号C0UT_SUMB〈0>。第二与门 712接收传输控制信号的反相信号C0UTB〈4:7>并产生第二输出使能信号的反相信号C0UT_ SUMB〈1>。第二与门712在传输控制信号的反相信号C0UTB〈4:7>被顺序地使能为低电平时产生连续地使能为低电平的第二输出使能信号的反相信号C0UT_SUMB〈1>。第三与门713 接收传输控制信号的反相信号C0UTB〈8:11>并产生第三输出使能信号的反相信号C0UT_ SUMB〈2>。第三与门713在传输控制信号的反相信号C0UTB〈8:11>被顺序地使能为低电平时产生连续地使能为低电平的第三输出使能信号的反相信号C0UT_SUMB〈2>。显然，可以通过将第一至第三输出使能信号C0UT_SUM〈0:2>的反相信号C0UT_SUMB〈0:2>反相来产生第一至第三输出使能信号C0UT_SUM〈0: 2>。因此，第一至第三输出使能信号C0UT_SUM〈0: 2>和 C0UT_SUMB<0:2>的使能周期不会彼此重叠。图8是说明图5所示的输出驱动器的一个示例性实施例的配置的电路图。在图8 中，输出驱动器530包括第五至第七三态反相器TIV5至TIV7、锁存器LAT、第一和第二反相器IVl以及NMOS晶体管NI。第五三态反相器TIV5在第一输出使能信号C0UT_SUM〈0>及其反相信号C0UT_SUMB〈0>的控制下允许或者中断从第一预驱动器511输出的第一驱动熔丝信号PRE_0UT〈0>的传输。第六三态反相器TIV6在第二输出使能信号C0UT_SUM〈1>及其反相信号C0UT_SUMB〈1>的控制下允许或者中断从第二预驱动器512输出的第二驱动熔丝信号PRE_0UT〈1>的传输。第七三态反相器TIV7在第三输出使能信号C0UT_SUM〈2>及其反相信号C0UT_SUMB〈2>的控制下允许或者中断从第三预驱动器513输出的第三驱动熔丝信号PRE_0UT〈2>的传输。第五至第七三态反相器TIV5至TIV7的输出端子共同地连接到节点N2。锁存器LAT锁存节点N2的电压电平，并且输出通过将节点N2的电压反相而产生的信号。因此，输出驱动器530可以在第一输出使能信号C0UT_SUM〈0>和C0UT_SUMB〈0>被使能时从第一驱动熔丝信号PRE_0UT〈0>产生熔丝传输信号FSTSV〈0>，在第二输出使能信号 C0UT_SUM〈1>和C0UT_SUMB〈1>被使能时产生熔丝传输信号FSTSV〈0>，并且在第三输出使能信号C0UT_SUM〈2>和C0UT_SUMB〈2>被使能时产生熔丝传输信号FSTSV〈0>。因此，可以经由输出驱动器530顺序地输出第一至第三驱动熔丝信号PRE_0UT〈0:2>而不会彼此冲突。第一反相器IVl将锁存器LAT的输出反相并产生熔丝传输信号FSTSV〈0>。第二反相器IV2接收复位信号RST。NMOS晶体管NI接收复位信号RST并且将节点N2复位为接地电压电平。因此，输出驱动器530可以响应于复位信号RST而被初始化。如上所述，第二和第三传输部420和430具有与上面参照图5至图8所述的第一传输部410相同的配置。因此，当第一至第三输出使能信号C0UT_SUM〈0: 2>和C0UT_SUMB〈0: 2> 被使能时，可以由第一至第三传输部410至430产生熔丝传输信号FSTSV〈0:2>。此外，当然，在一些情况下可以不将输出使能信号发生部520提供给第一至第三传输部410至430 中的每个，而是仅仅提供给一个传输部，且其余的传输部可以共同地接收并使用从输出使能信号发生单元520产生的输出使能信号C0UT_SUM〈0:2>及C0UT_SUMB〈0: 2>。图9是说明设置在图I的第一从芯片slavel中的信号接收模块的熔丝信号接收单元的一个示例性实施例的配置的电路图。在图9中，熔丝信号接收单元32包括第四至第六与门911、912和913、以及第一至第三SR锁存部SRl至SR3。第四与门911接收接收控制信号R0UT〈0>和熔丝传输信号FSTSV〈0>。第一 SR锁存部SRl在第四与门911的输出被使能为高电平时将熔丝输出信号FS0UT〈0>使能为高电平，并且响应于复位信号RST而将熔丝输出信号FS0UT〈0>禁止为低电平。第五与门912接收接收控制信号R0UT〈0>和熔丝传输信号FSTSV〈1>。第二 SR锁存器SR2在第五与门912的输出被使能为高电平时将熔丝输出信号FS0UT〈1>使能为高电平，并且响应于复位信号RST而将熔丝输出信号FS0UT〈1>禁止为低电平。第六与门913接收接收控制信号R0UT〈0>和熔丝传输信号FSTSV〈2>。第三 SR锁存部SR3在第六与门913的输出被使能为高电平时将熔丝输出信号FS0UT〈2>使能为高电平，并且响应于复位信号RST而将熔丝输出信号FS0UT〈2>禁止为低电平。可以采用与接收控制信号R0UT〈0:11>数量相同的数量来提供熔丝信号接收单元32的配置。因此，可以根据从熔丝信号接收单元32串行输入的熔丝传输信号FSTSV〈0: 2>而产生要并行输出的熔丝输出信号FS0UT〈0: n>。熔丝信号接收单元32可以与接收控制信号R0UT〈0:11>的使能定时同步地接收从信号传输模块10传送来的熔丝传输信号FSTSV〈0:2>，并且可以从所接收的熔丝传输信号FSTSV〈0:2>产生熔丝输出信号FS0UT〈0:n>。结果，信号传输模块10可以与传输控制信号C0UT〈0:11>和C0UTB〈0:11>同步地传送上面所例示的36个熔丝信息， 且信号接收模块30可以与具有与传输控制信号C0UT〈0:11>实质上相同的相位的接收控制信号R0UT〈0:11>同步地接收36个熔丝信息。因此，从主芯片master传送来的熔丝信息可以准确地同时被传送至主芯片和第一从芯片slavel以及第二从芯片slave2。 图10是说明根据本发明的实施例的半导体装置的操作的时序图。下面将参照图I 至10描述根据本发明的实施例的半导体装置I的操作。传输控制信号发生单元11接收时钟信号CLK并产生传输控制信号C0UT〈0:11>和C0UTB〈0:11>。主芯片master的接收控制信号发生单元21也接收时钟信号CLK，并产生具有与传输控制信号C0UT〈0:11>实质上相同的相位的接收控制信号R0UT〈0:11>。第一从芯片slavel和第二从芯片slave2的接收控制信号发生单元31和41接收经由第二 TSV TSV2传送来的时钟信号CLK并产生接收控制信号R0UT〈0:11>。熔丝信号传输单元12根据传输控制信号C0UT〈0:11>和C0UTB〈0:11>而从具有熔丝电路13的熔丝信息的熔丝信号FUSE〈0: n>产生熔丝传输信号FSTSV〈0: 2>，并经由第一 TSV TSVl传送所产生的熔丝传输信号FSTSV〈0:2>。在图10中，从第一至第三传输部 410,420和430产生的熔丝传输信号FSTSV〈0:2>响应于在传输控制信号C0UT〈0:11>被顺序地使能时连续使能的第一输出使能信号C0UT_SUM〈0>而被输出。熔丝传输信号FSTSV〈0> 顺序地输出熔丝信号FUSE〈0，3，6，9>的熔丝信息、熔丝传输信号FSTSV〈1>顺序地输出熔丝信号FUSE〈1，4，7，10>的熔丝信息，且熔丝传输信号FSTSV〈2>顺序地输出熔丝信号〈2，5，8， 11>的熔丝信息。熔丝信号接收单元22、32和42可以与接收控制信号R0UT〈0:11>同步地接收熔丝传输信号FSTSV〈0:2>并产生熔丝输出信号FS0UT〈0:n>。图11是示意性地说明可以使用根据本发明的实施例的半导体装置I来传送熔丝信息的修复电路50的一个示例性实施例的配置的图。如上所述，TSV选择单元23、33和43 对信号接收模块20、30和40产生的熔丝输出信号FS0UT〈0:n>进行译码并产生TSV选择信号TSVSEL〈0:m>。出于例示的目的，图11图示了一个主芯片master与一个从芯片slave经由4个TSV彼此电连接的情况。第一 TSV 15￥11将第一信号516〈0>自主芯片传送到从芯片slave。第二TSV TSV12至第四TSV TSV14将第二至第四信号SIG〈1: 3>自主芯片传送到从芯片slave。第一至第四TSV TSVlI至TSV14与多个收发器TXl至TX4以及接收器RXl至RX3 相连接。也就是说，收发器TXl至TX4可以经由分配的TSV和相邻的TSV来接收要传输的信号，并且可以根据TSV选择信号TSVSEL〈0: 3>来选择要传送的信号TSV。类似地，接收器RXl 至RX3与分配的TSV和相邻的TSV连接，并且可以根据TSV选择信号TSVSEL〈0:2>来接收从分配的TSV和相邻的TSV之一传送来的信号。因此，可以根据TSV选择信号TSVSEL〈0:m> 来选择要传送的信号的TSV。当假设第一、第三和第四TSV TSVlI、TSV13和TSV14正常而第二 TSV TSV12有缺陷时，为了准确的信号传输，不应当经由第二 TSV TSVl2而应当经由正常的TSV来传送第二信号SIG〈1>。因此，需要修复过程。此时，从图I的熔丝电路13输出这种修复信息作为熔丝信息。信号接收模块20、30和40接收所述熔丝信息并产生TSV选择信号TSVSEL〈0:m>。 在主芯片master中产生的TSV选择信号TSVSEL〈0:m>可以输入至图11的收发器TXl至 TX4，在从芯片slave中产生的TSV选择信号TSVS EL〈0:m>可以输入至图11的接收器RXl至 RX3。收发器TXl可以响应于TSV选择信号TSVSEL〈0>而经由第一 TSV TSVll传送第一信号SIG〈0>，且接收器RXl可以响应于TSV选择信号TSVSEL〈0>而经由第一 TSV TSVll接收第一信号SIG〈0>。收发器TX2和TX3可以响应于TSV选择信号TSVSEL〈1: 2>经由第三TSV TSV13而不经由第二 TSVTSV12来传送第二信号SIG〈1>，且接收器RX2可以响应于TSV选择信号TSVSEL〈1>而经由第三TSV TSV13接收第二信号SIG〈1>。类似地，收发器TX3和TX4 可以经由第四TSV TSV14来传送第三信号SIG〈2>，且接收器RX3可以经由第四TSV TSV14 接收第三信号SIG〈2>。因此，TSV选择信号TSVSEL〈0:m>被输入修复电路50以使信号的传输路径绕道到正常的TSV，从而能实现信号的正常传输，否则信号会经由有缺陷的TSV传送。如上所述，图2和图3所示的移位寄存器部120所产生的传输控制信号 COUKO: 11>是连续地且顺序地使能的信号。因此，每当传输控制信号C0UT〈0:11>被使能时，可以从主芯片master传送熔丝信息至从芯片slavel和slave2。然而,在借助于连续地且顺序地使能的传输控制信号C0UT〈0:11>来传送熔丝信息的情况中，正常的信号传输可能会失败。也就是说，传输控制信号C0UT〈0:11>的产生定时可能不能正确地匹配信号接收模块30和40所产生的接收控制信号R0UT〈0:11>。因为主芯片master的信号传输模块10 和从芯片slavel和slave2的信号接收模块30和40设置有距离，且时钟信号CLK是经由 TSV从主芯片master传送至从芯片slavel和slave2的，所以在传输控制信号C0UT〈0:11> 的产生定时与接收控制信号R0UT〈0:11>的产生定时之间可能出现歪斜(skew)。图12是例示出熔丝信息的传输因熔丝信息的连续传输而失效的情况的时序图。如从图12可以看出，由于主芯片master的信号传输模块10所产生的传输控制信号 COUKO :11>的产生定时与从芯片slavel和slave2的信号接收模块30和40所产生的接收控制信号R0UT〈0:11>的产生定时彼此不匹配，因此可能发生错误地传送熔丝信息的情况。 为了便于解释，传输控制信号C0UT〈0:11>的各个比特被顺序地编号为0至11，接收控制信号R0UT〈0:11>的各个比特被顺序地编号为0至11。与传输控制信号C0UT〈0:11>同步地传送的熔丝传输信号FSTSV〈0:2>的熔丝信息被编号为0，6，12，. . .，66。如上所述，接收控制信号R0UT〈0:11>可以通过延迟得比传输控制信号C0UT〈0:11>的多来产生。信号传输模块10在传输控制信号C0UT〈0:11>的第一比特C0UT〈0>被使能时传送具有0的熔丝信息的熔丝传输信号FSTSV〈0: 2>，且信号接收模块30和40在接收控制信号R0UT〈0:11>的第一比特 R0UT〈0>被使能时接收具有0的熔丝信息的熔丝传输信号FSTSV〈0:2>。然而，由于接收控制信号R0UT〈0:11>的产生定时被延迟，当接收控制信号R0UT〈0:11>的第六比特ROUT〈5>被使能时，信号接收模块30和40首先接收具有30的熔丝信息的熔丝传输信号FSTSV〈0:2>， 然后接收具有36的熔丝信息的熔丝传输信号FSTSV〈0:2>。因此，尽管信号传输模块10与传输控制信号C0UT〈0:11>的第六比特COUT〈5>同步地传送具有30的熔丝信息的熔丝传输信号FSTSV〈0: 2>，但是信号接收模块30和40接收具有与传输控制信号C0UT〈0:11>的第七比特COUT〈6>同步地传送来的具有36的熔丝信息的熔丝传输信号FSTSV〈0:2>。因此，信号接收模块30和40可能与接收控制信号R0UT〈0:11>的第六比特ROUT〈5>同步地接收错误的熔丝信息。因此，可以提供本发明的另一个实施例来解决这种问题。本发明的另一个实施例可以以这样的方式配置不是连续地和顺序地传送熔丝信息，而是以预设的时间间隔顺序地传送熔丝信息。也就是说，本发明的另一个实施例被配置为离散地产生传输控制信号。图13是示意性地说明根据本发明的另一个实施例的半导体装置的移位寄存器的另一个示例性实施例的配置的图。在图13中，移位寄存器部120-1除了包括图3所述的移位寄存器部120的配置以外还包括输出选择信号发生部1300，并且所述多个缓冲器部被控制缓冲器部替代。输出选择信号发生部1300接收触发器FF的最终的输出Qll并产生输出选择信号SELOUT。在图13中，输出选择信号发生部1300响应于检测信号DET而选择性地将最后一个触发器的输出Qll及其反相信号QllB延迟，并从延迟的信号产生输出选择信号SEL0UT。在图13中，输出选择信号发生部1300包括三态反相器1301和1302、触发器1310 和缓冲器部1320。三态反相器1301在检测信号DET及其反相信号DETB的控制下将最后一个触发器FF的输出Qll的反相信号QllB反相并输出。三态反相器1302在检测信号DET及其反相信号DETB的控制下将最后一个触发器FF的输出Qll反相并输出。触发器1310与最后一个触发器FF的输出Qll的反相信号QllB同步地延迟三态反相器1301和1302的输出，并产生检测信号DET和DETB。缓冲器部1320将检测信号DET缓冲并产生输出选择信号 SELOUT0如果检测信号DET首先被设置为低电平且最后一个触发器FF的输出Qll的反相信号QllB被设置为高电平，则输出选择信号发生部1300接收最后的触发器FF的输出Qll 的反相信号Q11B,并产生低电平的输出选择信号SEL0UT。之后,如果触发器链循环一轮,随着接收到最后一个触发器FF的输出Qll的反相信号Q11B，输出选择信号SELOUT借助于被低电平的检测信号DET激活的三态反相1301而变成高电平。之后，如果触发器链再循环一轮，则最后一个触发器FF的输出Qll变成高电平，且输出选择信号SELOUT借助于被高电平的检测信号DET激活的三态反相器1302而变成低电平。以此方式，根据本发明的另一个实施例的移位寄存器部120-1可以产生这样的输出选择信号SELOUT :其具有每当触发链循环一轮时在高电平和低电平之间交替的逻辑电平。 在图13中，控制缓冲器部1330包括第一至第二十四反相器IVl至IV24、第一至第十二或非门NORl至N0R12，以及第一至第十二与非门NDl至ND12。第一至第二十四反相器IVl至IV24分别将触发器FF的输出QO至Qll以及QOB至QllB反相。第一、第三、第五、第七、第九和第i^一或非门N0R1、N0R3、N0R5、N0R7、N0R9和NORll分别接收第一、第五、 第九、第十三、第十七和第二i^一反相器IV1、IV5、IV9、IV13、IV17和IV21的输出，并且共同地接收输出选择信号SEL0UT。第二、第四、第六、第八和第十二或非门N0R2、N0R4、N0R6、 N0R8、N0R10和N0R12分别接收第三、第七、第i^一、第十五、第十九和第二十三反相器IV3、 IV7、IV11、IV15、IV19和IV23的输出，并共同地接收输出选择信号SEL0UTB。第一、第三、第五、第七、第九和第i^一与非门ND1、ND3、ND5、ND7、ND9和NDll分别接收第二、第六、第十、 第十四、第十八和第二十二反相器IV2、IV6、IV10、IV14、IV18和IV22的输出，并且共同地接收输出选择信号SEL0UTB。第二、第四、第六、第八、第十和第十二与非门ND2、ND4、ND6、 ND8.ND10和ND12分别接收第四、第八、第十二、第十六、第二十、第二十四反相器IV4、IV8、 IV12、IV16、IV20和IV24的输出，并共同地接收输出选择信号SEL0UT。因此，控制缓冲器部1330可以在输出选择信号SELOUT具有低电平时通过将奇数编号的触发器FF的输出Q0、 Q2、Q4、Q6、Q8和QlO进行缓冲来提供传输控制信号C0UT〈0，2，4，6，8，10>，并且在输出选择信号SELOUT具有高电平时通过将偶数编号的触发器FF的输出Q1、Q3、Q5、Q7、Q9和Qll进行缓冲来提供传输控制信号C0UT〈1，3，5,7,9, ll>o
图14是示意性地说明根据本发明的实施例的半导体装置的输出驱动器的另一个示例性实施例的配置的图。在图14中，输出驱动器530-1除了包括图8所示的输出驱动器 530的配置之外还包括预充电部1400。预充电部1400接收构成移位寄存器部120-1的多个触发器FF的输出QO至Qll和QOB至Q11B、输出选择信号SELOUT和复位信号RST，并产生预充电信号PCG。预充电信号PCG被输入至构成输出驱动器530-1的NMOS晶体管NI的栅极。预充电部1400产生预充电信号PCG以在通过传输控制信号C0UT〈0，2，6，8，10>传送驱动熔丝信号PRE〈0，2>的时间段之间将节点N2的电压电平预充电到预定电平、例如接地电压的电平。与此同时，如果接收到复位信号RST，则相似地，预充电信号PCG被使能。因此，预充电部1400起到的作用是防止在输入传输控制信号C0UT〈0，2，6，8，10>时传送未分配的另一个驱动熔丝信号。在图14中，预充电部1400包括第一至第四或非门1401、1402、1407和1408、第一至第三反相器1403、1404和1406、以及第一与非门1405。第一或非门1401接收奇数编号的触发器FF的输出Q0、Q2、Q4、Q6、Q8和Q10。第二或非门1402接收偶数编号的触发器FF 的输出Q1、Q3、Q5、Q7、Q9和Q11。第一反相器1403将第二或非门1402的输出反相。第二反相器1404将复位信号RST反相。第一与非门1405接收或非门1401的输出、第二反相器 1404的输出和输出选择信号SEL0UT。第三或非门1407接收第一反相器1403的输出、复位信号RST和输出选择信号SEL0UT。第三反相器1406将第一与非门1405的输出反相。第四或非门1408接收第三反相器1406的输出和第三或非门1407的输出，并产生预充电信号 PCG。图15是说明根据本发明的另一个实施例的半导体装置的操作的时序图。在图15 中，当构成移位寄存器部120-1的触发器链循环一轮时，输出选择信号SELOUT具有低电平。 因此，具有与0、12、24、36、48和60相对应的熔丝信息的熔丝传输信号FSTSV〈0: 2>可以借助于传输控制信号C0UT〈0，2，4，6，8，10>而被传送。之后，如果输出选择信号SELOUT变成高电平，具有与6、18、30、42、54和66相对应的熔丝信息的熔丝传输信号FSTSV〈0:2>可以借助于传输控制信号C0UT〈1,3,5,7,9,11>而被传送。因此,在本发明的另一个实施例中，因为不是连续地传送熔丝信息而是以预设的时间间隔来传送熔丝信息，因此可以像如图12 那样防止传送错误的熔丝信息。虽然 已经描述了某些实施例，但是对于本领域技术人员将会理解的是，描述的实施例仅仅是示例性的。因此，本文描述的半导体装置及其修复方法不应当基于所描述的实施例来受限制。确切地说，本文所描述的半导体装置及其修复方法仅仅根据与上述描述和附图相结合的权利要求来受限制。
权利要求
1.一种层叠有第一芯片和第二芯片的半导体装置，包括 信号传输模块，所述信号传输模块设置在所述第一芯片中，且被配置为与传输控制信号同步地传输熔丝信息；以及 信号接收模块，所述信号接收模块设置在所述第一芯片和所述第二芯片中，且被配置为与接收控制信号同步地接收所述熔丝信息， 其中，所述传输控制信号和所述接收控制信号具有实质上相同的相位。
2.如权利要求I所述的半导体装置，其中，所述信号传输模块包括 传输控制信号发生单元，所述传输控制信号发生单元被配置为接收时钟信号并产生所述传输控制信号；以及 熔丝信号传输单元，所述熔丝信号传输单元被配置为与所述传输控制信号同步地从熔丝信号产生熔丝传输信号，并传输产生的所述熔丝传输信号。
3.如权利要求2所述的半导体装置，其中，所述传输控制信号发生单元包括 脉冲发生部，所述脉冲发生部被配置为接收所述时钟信号和使能信号，并产生初始脉冲；以及 移位寄存器部，所述移位寄存器部被配置为通过响应于所述时钟信号而将所述初始脉冲顺序地延迟预定的时间来产生被顺序地使能的所述传输控制信号。
4.如权利要求2所述的半导体装置，其中，所述脉冲信号传输单元在所述传输控制信号被顺序地使能时接收并行输入的所述熔丝信号，并且产生串行输出的所述熔丝传输信号。
5.如权利要求2所述的半导体装置，其中，所述传输控制信号发生单元包括 脉冲发生部，所述脉冲发生部被配置为接收所述时钟信号和使能信号，并产生初始脉冲； 移位寄存器部，所述移位寄存器部具有触发器链，并且被配置为通过响应于所述时钟信号而将所述初始脉冲顺序地延迟预定的时间来产生被顺序地使能的所述传输控制信号；以及 输出选择信号发生部，所述输出选择信号发生部被配置为产生输出选择信号，其中所述输出选择信号在所述移位寄存器部循环一轮时改变逻辑状态。
6.如权利要求5所述的半导体装置，其中，所述熔丝信号传输单元包括预充电部，所述预充电部被配置为接收所述传输控制信号和所述输出选择信号，产生以预设的时间间隔使能的预充电信号，并且响应于所述预充电信号来将所述熔丝传输信号预充电至预先选定的电平。
7.如权利要求2所述的半导体装置，其中，所述信号接收模块包括 接收控制信号发生单元，所述接收控制信号发生单元被配置为接收所述时钟信号，并产生具有与所述传输控制信号实质上相同的相位的所述接收控制信号；以及 熔丝信号接收单元，所述熔丝信号接收单元被配置为与所述接收控制信号同步地储存所述熔丝传输信号，并输出储存的熔丝传输信号作为熔丝输出信号。
8.如权利要求7所述的半导体装置，其中，所述接收控制信号发生单元包括 脉冲发生部，所述脉冲发生部被配置为响应于所述时钟信号和使能信号产生初始脉冲；以及移位寄存器部，所述移位寄存器部被配置为通过响应于所述时钟信号而将所述初始脉冲顺序地延迟预定的时间来产生被顺序地使能的所述接收控制信号。
9.如权利要求7所述的半导体装置，其中，所述熔丝信号接收单元在所述接收控制信号被顺序地使能时接收串行输入的所述熔丝传输信号，并产生并行输出的所述熔丝输出信号。
10.如权利要求I所述的半导体装置，还包括 TSV选择单元，所述TSV选择单元被配置为对所述熔丝输出信号进行译码并产生TSV选择信号。
11.一种半导体装置，包括 信号传输模块，所述信号传输模块被配置为响应于传输控制信号来传送熔丝信息；主芯片信号接收模块，所述主芯片信号接收模块设置在主芯片中，且被配置为响应于接收控制信号来接收所述熔丝信息，并产生TSV选择信号； 从芯片信号接收模块，所述从芯片信号接收模块设置在从芯片中，并且被配置为响应于所述接收控制信号来接收所述熔丝信息，并产生所述TSV选择信号；以及 修复电路，所述修复电路被配置为响应于所述TSV选择信号来设置要从所述主芯片传送到所述从芯片的信号的路径。
12.如权利要求11所述的半导体装置，其中，所述信号传输模块包括 传输控制信号发生单元，所述传输控制信号发生单元被配置为接收时钟信号并产生所述传输控制信号；以及 熔丝信号传输单元，所述熔丝信号传输单元被配置为与所述传输控制信号同步地从熔丝信号产生熔丝传输信号，并传送产生的所述熔丝传输信号。
13.如权利要求12所述的半导体装置，其中，所述传输控制信号发生单元包括 脉冲发生部，所述脉冲发生部被配置为响应于所述时钟信号和使能信号而产生脉冲信号；以及 移位寄存器部，所述移位寄存器部被配置为通过响应于所述时钟信号而将所述脉冲信号顺序地延迟预定的时间来产生被顺序地使能的所述传输控制信号。
14.如权利要求12所述的半导体装置，其中，所述熔丝信号传输单元在所述传输控制信号被顺序地使能时接收并行输入的所述熔丝信号，并产生串行输出的所述熔丝传输信号。
15.如权利要求12所述的半导体装置，其中，所述传输控制信号发生单元包括 脉冲发生部，所述脉冲发生部被配置为接收所述时钟信号和使能信号并产生初始脉冲； 移位寄存器部，所述移位寄存器部具有触发器链结构，并且被配置为通过响应于所述时钟信号而将所述初始脉冲顺序地延迟预定的时间来产生被顺序地使能的所述传输控制信号；以及 输出选择信号发生部，所述输出选择信号发生部被配置为产生当所述移位寄存器部循环一轮时改变逻辑状态的输出选择信号。
16.如权利要求15所述的半导体装置，其中，所述熔丝信号传输单元包括预充电部，所述预充电部被配置为接收所述传输控制信号和所述输出选择信号，产生以预设的时间间隔使能的预充电信号，并且响应于所述预充电信号来将所述熔丝传输信号预充电至预先选定的电平。
17.如权利要求12所述的半导体装置，其中，所述主芯片信号接收模块包括 接收控制信号发生单元，所述接收控制信号发生单元被配置为响应于所述时钟信号来产生所述接收控制信号； 熔丝信号接收单元，所述熔丝信号接收单元被配置为与所述接收控制信号同步地储存所述熔丝传输信号，并输出储存的所述熔丝传输信号作为熔丝输出信号；以及 TSV选择单元，所述TSV选择单元被配置为对所述熔丝输出信号进行译码，并产生所述TSV选择信号。
18.如权利要求17所述的半导体装置，其中，所述接收控制信号与所述传输控制信号具有实质上相同的相位。
19.如权利要求17所述的半导体装置，其中，所述接收控制信号发生单元包括 脉冲发生部，所述脉冲发生部被配置为响应于所述时钟信号和使能信号来产生脉冲信号；以及 移位寄存器部，所述移位寄存器部被配置为通过响应于所述时钟信号而将所述脉冲顺序地延迟预定的时间来产生被顺序地使能的所述接收控制信号。
20.如权利要求17所述的半导体装置，其中，所述熔丝信号接收单元在每当所述接收控制信号被顺序地使能时接收串行输入的所述熔丝传输信号，并产生并行输出的所述熔丝输出信号。
21.如权利要求12所述的半导体装置，其中，所述从芯片信号接收模块包括 接收控制信号发生单元，所述接收控制信号发生单元被配置为响应于所述时钟信号来产生所述接收控制信号； 熔丝信号接收单元，所述熔丝信号接收单元被配置为与所述接收控制信号同步地储存所述熔丝传输信号，并输出储存的所述熔丝传输信号作为熔丝输出信号；以及 TSV选择单元，所述TSV选择单元被配置为对所述熔丝输出信号进行译码并产生所述TSV选择信号。
22.如权利要求21所述的半导体装置，其中，所述接收控制信号与所述传输控制信号具有实质上相同的相位。
23.如权利要求21所述的半导体装置，其中，所述接收控制信号发生单元包括 脉冲发生部，所述脉冲发生部被配置为响应于所述时钟信号和使能信号来产生脉冲信号；以及 移位寄存器部，所述移位寄存器部被配置为通过响应于所述时钟信号而将所述脉冲信号顺序地延迟预定的时间来产生被顺序地使能的所述接收控制信号。
24.如权利要求21所述的半导体装置，其中，所述熔丝信号接收单元在每当所述接收控制信号被顺序地使能时接收串行输入的所述熔丝传输信号，并产生并行输出的所述熔丝输出信号。
25.如权利要求11所述的半导体装置，其中，所述修复电路包括 被配置为传送第一信号的第一 TSV和第二 TSV， 收发器，所述收发器被配置为响应于所述TSV选择信号而将所述第一信号输出到所述第一 TSV和所述第二 TSV中的任何一个；以及 接收器，所述接收器被配置为响应于所述TSV选择信号而经由所述第一 TSV和所述第二 TSV之一来接收所述第一信号。
26.一种用于修复半导体装置的方法，包括以下步骤 接收时钟信号并产生传输控制信号和接收控制信号； 响应于所述传输控制信号而从主芯片传送熔丝信息； 响应于所述主芯片和从芯片中的所述接收控制信号来接收所述熔丝信息；以及 响应于所述熔丝信息来选择用于将信号从所述主芯片传送给所述从芯片的TSV。
27.如权利要求26所述的方法，其中，所述传输控制信号在所述主芯片中产生，且所述接收控制信号在所述主芯片和所述从芯片中产生。
28.如权利要求26所述的方法，其中，所述传输控制信号和所述接收控制信号具有实质上相同的相位。
29.如权利要求26所述的方法，其中，产生所述传输控制信号和所述接收控制信号的步骤包括以下步骤 从所述时钟信号和使能信号产生脉冲信号；以及 通过响应于所述时钟信号而将所述脉冲信号顺序地延迟预定的时间来产生被顺序地使能的所述传输控制信号和被顺序地使能的所述接收控制信号。
30.如权利要求29所述的方法，其中，在传送所述熔丝信息的步骤中，在所述传输控制信号被使能时与所述传输控制信号同步地传送所述熔丝信息。
31.如权利要求30所述的方法，其中，在接收所述熔丝信息的步骤中，在所述接收控制信号被使能时与所述接收控制信号同步地接收所述熔丝信息。
32.如权利要求26所述的方法，其中，选择所述TSV的步骤包括以下步骤 对接收的所述熔丝信息进行译码并产生所述TSV选择信号；以及 响应于所述TSV选择信号来设置用于传输所述信号的TSV。
33.一种用于修复半导体装置的方法，包括 接收时钟信号和产生传输控制信号和接收控制信号； 从所述传输控制信号产生以预设的时间间隔被使能的输出使能信号； 响应于所述输出使能信号而从主芯片传送熔丝信息；以及 响应于所述接收控制信号而由所述主芯片和从芯片接收所述熔丝信息。
34.如权利要求33所述的方法，其中，所述传输控制信号在所述主芯片中产生，且所述接收控制信号在所述主芯片和所述从芯片中产生。
35.如权利要求34所述的方法，其中，所述输出使能信号在所述主芯片中产生。
36.如权利要求33所述的方法，其中，所述传输控制信号与所述接收控制信号具有实质上相同的相位。
37.如权利要求33所述的方法，其中，产生所述传输控制信号和所述接收控制信号的步骤包括以下步骤 从所述时钟信号和使能信号产生脉冲信号；以及 通过响应于所述时钟信号而将所述脉冲信号顺序地延迟预定的时间来产生被顺序地使能的所述传输控制信号和被顺序地使能的所述接收控制信号。
38.如权利要求33所述的方法，其中，在传输所述熔丝信息的步骤中，在所述输出使能信号被使能时与所述输出使能信号同步地传送所述熔丝信息。
39.如权利要求38所述的方法，其中，在接收所述熔丝信息的步骤中，在所述接收控制信号被使能时与所述接收控制信号同步地接收所述熔丝信息。
40.如权利要求33所述的方法，还包括以下步骤 对接收的所述熔丝信息进行译码并产生TSV选择信号；以及 响应于所述TSV选择信号来设置用于将信号从所述主芯片传送至所述从芯片的TSV。
全文摘要
本发明公开了一种包括信号传输模块和信号接收模块的半导体装置。信号传输模块设置在第一芯片中，且被配置为与传输控制信号同步地传输熔丝信息。信号接收模块设置在第一芯片和第二芯片中，且被配置为与接收控制信号同步地接收熔丝信息。
文档编号G11C17/16GK102623063SQ201110256480
公开日2012年8月1日 申请日期2011年9月1日 优先权日2011年1月31日
发明者崔珉硕, 李锺天 申请人:海力士半导体有限公司