半导体装置的制作方法

专利名称：半导体装置的制作方法
技术领域：
所公开的发明涉及一种利用半导体元件的半导体装置。
背景技术：
利用半导体元件的半导体装置之一的存储装置大致分为易失性存储装置和非易失性存储装置，易失性存储装置是如果没有电力供应，存储内容就消失的存储装置，而非易失性存储装置是即使没有电力供应也保持存储内容的存储装置。作为易失性存储装置的典型例子，有DRAM (Dynamic Random Access Memory 动态随机存取存储器)。DRAM通过选择构成存储元件的晶体管并将电荷积蓄在电容器内来储存 fn息ο根据上述原理，因为当从DRAM读出信息时电容器的电荷消失，所以每次读出信息时都需要再次进行写入工作。此外，由于在构成存储元件的晶体管中因截止状态下的源极与漏极之间的泄漏电流(截止电流)等而即使未选择晶体管，电荷也流出或流入，所以数据保持期间较短。因此，需要按规定的周期再次进行写入工作(刷新工作)，而难以充分降低耗电量。此外，因为如果没有电力供应，存储内容就消失，所以需要利用磁性材料或光学材料的其他存储装置以长期保持存储内容。作为易失性存储装置的另一例子，有SRAM (Static Random Access Memory 静态随机存取存储器)。SRAM使用触发器等电路保持存储内容，而不需要进行刷新工作。在这一点上SRAM优越于DRAM。但是，由于使用触发器等电路，所以存在存储电容器的单价高的问题。此外，在如果没有电力供应，存储内容就消失这一点上，SRAM和DRAM相同。作为非易失性存储装置的典型例子，有快闪存储器。快闪存储器在晶体管的栅电极和沟道形成区之间包括浮动栅极，并使该浮动栅极保持电荷来进行存储，因此，快闪存储器具有其数据保持期间极长(几乎永久)并且不需要进行易失性存储装置要进行的刷新工作的优点(例如，参照专利文献1)。但是，由于当进行写入时发生的隧道电流导致构成存储元件的栅极绝缘层的劣化，从而发生存储元件因进行规定次数的写入而不能发挥其功能的劣化问题。为了缓和上述问题的影响，例如，采用使各存储元件的写入次数均等的方法，但是，为了实现该方法，需要复杂的外围电路。另外，即使采用这种方法，也不能解决使用寿命的根本问题。就是说， 快闪存储器不适合于信息的重写频度高的用途。另外，关于上述快闪存储器已提出了为了增大存储容量，在一个存储单元中存储大于两个阶段的数据的“多值”的快闪存储器(例如，参照专利文献2)。[专利文献1]日本专利申请公开昭57-105889号公报[专利文献2]日本专利申请公开平11-25682号公报然而，多值存储有如下问题由于随着存储的大容量化使用多种不同的电位值，所以增加所需要的电路而导致半导体装置的大型化和成本高。此外，多值存储一般由使用多个晶体管的电路构成，在同一电位下也因各晶体管的不均勻而在每个存储单元中发生电位值的不均勻。有时有因这些不均勻而不能正确地写入数据及读出数据的问题。作为解决这种问题的方法之一，一般进行验证工作。然而，为了确定写入信息后的阈值电位在指定的范围内，进行验证工作的判定，并且在超过阈值电位保持电位。此时，在读出数据时的阈值电位与写入时的电位相等时，在写入时保持的电位与读出时的电位之间的余量少。换言之，在这样的状态下进行判定时，仅减少极少的电荷也成为低于阈值电位而发生误读。此外，因来自外部的杂波等而产生阈值电位变动的现象，所谓的振动现象(chattering phenomenon)，由此不能进行正确的读出。关于上述课题可以考虑准备两种验证工作的电位和读出时的基准电位而控制的方法或使用开关等的外围电路控制基准电位的方法。然而，当使用这些方法时，有电路规模增大并耗电量也增大的问题。

发明内容
鉴于上述问题，所公开的发明的一个方式的目的之一是提供一种即使没有电力供应也能够保持存储内容并对写入次数也没有限制的具有新结构的半导体装置。另外，所公开的发明的一个方式的目的之一是通过使用具有新结构的半导体装置缩小电路规模并提高写入、读出的可靠性。根据本说明书所公开的发明的一个方式，在对使用包含氧化物半导体层的晶体管的存储单元进行验证工作及读出时，通过将显示不同的阈值电压的双栅驱动的晶体管用作电阻元件，可以仅使用一系统的基准电位电路实现稳定的验证工作及读出工作。此外，根据本说明书所公开的发明的一个方式，在对使用包含氧化物半导体层的晶体管的存储单元进行写入时，分阶段地使写入电位上升，同时确认读出电流，将读出电流的结果应用于写入电位而进行多值信息的写入。换言之，通过同时进行写入和验证工作，可以实现可靠性高的写入。作为用于存储单元的晶体管，使用作为半导体层包括能够充分降低截止电流的材料如宽带隙材料(更具体而言，例如是能隙Eg大于!BeV的半导体材料)的晶体管。由于氧化物半导体材料为宽带隙材料，所以将其用于半导体装置的晶体管所包含的氧化物半导体。通过使用能够充分降低晶体管的截止电流的半导体材料，能够长期保持信息。本说明书所公开的半导体装置的一个方式是一种半导体装置，该半导体装置包括存储单元，该存储单元包括第一晶体管、第二晶体管及电容器，在该第一晶体管中其第一栅极端子与字线电连接，其第一源极端子与位线电连接，其第一漏极端子与源极线电连接，包括含半导体材料的衬底，在该第二晶体管中其第二栅极端子与氧化物半导体用字线电连接，其第二源极端子与氧化物半导体用位线电连接，第二漏极端子与第一晶体管的第一栅极电连接，包括氧化物半导体层，在该电容器中与第一晶体管的第一栅极端子及字线电连接；包括具有第三源极端子、第三漏极端子、第三栅极端子、第四栅极端子的双栅驱动的晶体管，该第三源极端子及该第三栅极端子与输入电源电压的端子电连接，且该第三漏极端子与位线电连接的电阻元件；输出基准电位的基准电位电路；与基准电位电路及位线电连接，且对基准电位电路所输出的基准电位与位线的电位进行比较的电位比较电路；以及与电位比较电路电连接，且电位比较电路的输出电位被施加到电源控制电路部及状态转换电路部的控制电路，其中，在控制电路中，状态转换电路部与电源控制电路部的输入部及电阻元件的第四栅极端子电连接，而对该第四栅极端子施加电位，并且，电源控制电路部与氧化物半导体用位线电连接，而对氧化物半导体用位线施加电位。在上述结构中，基准电位电路也可以为输出不同的电位的多个基准电位电路。在上述结构中，半导体材料也可以为单晶半导体衬底。在上述结构中，半导体材料也可以为硅。在上述结构中，氧化物半导体层也可以为包含Irufei及Si的氧化物半导体材料。另外，虽然在上述半导体装置中使用氧化物半导体材料构成第二晶体管，但是所公开的发明不局限于此。也可以使用氧化物半导体材料等宽带隙材料(更具体而言，例如， 能隙Eg大于3eV的半导体材料)等。注意，在本说明书等中，“上”或“下”不局限于构成要素的位置关系为“直接在…… 上”或“直接在……下”。例如，“栅极绝缘层上的栅电极”包括在栅极绝缘层与栅电极之间包括其他构成要素的结构。此外，在本说明书等中，“电极”或“布线”不在功能上限定这些构成要素。例如，有时将“电极”用作“布线”的一部分，反之亦然。再者，“电极”或“布线”还包括多个“电极” 或“布线”被形成为一体的情况等。此外，在采用极性不同的晶体管的情况或电路工作中的电流方向发生变化的情况等下，“源极”和“漏极”的功能有时互相调换。因此，在本说明书中，可以互相调换地使用 “源极”和“漏极”。此外，在本说明书等中，“电连接”包括构成要素通过“具有某种电作用的物体”连接的情况。在此，“具有某种电作用的物体”只要可以在连接对象之间进行电信号的授受，就没有特别的限制。例如，“具有某种电作用的物体”不仅包括电极及布线，而且还包括晶体管等的开关元件、电阻元件、电感器、电容器以及其他具有各种功能的元件等。由于使用氧化物半导体的晶体管的截止电流极小，所以通过采用该晶体管，能够极为长期保持存储内容。就是说，因为不需要进行刷新工作，或者，可以将刷新工作的频度降低到极低，所以可以充分降低耗电量。另外，即使没有电力供应，也可以在较长期间内保持存储内容。另外，在根据所公开的发明的半导体装置中，在写入信息时不需要高电压，从而也没有元件劣化的问题。例如，不像现有的非易失性存储器的情况那样，不需要对浮动栅极注入电子或从浮动栅极抽出电子，所以根本不发生栅极绝缘层的劣化等的问题。就是说，根据所公开的发明的半导体装置对改写次数没有限制，这是现有的非易失性存储器所存在的问题，所以可以显著提高可靠性。再者，因为根据晶体管的导通状态或截止状态而进行信息的写入，所以容易实现高速工作。另外，还有不需要用于擦除信息的工作的优点。此外，因为使用氧化物半导体以外的材料的晶体管可以进行充分的高速工作，所以通过将该晶体管和使用氧化物半导体的晶体管组合而使用，可以充分地确保半导体装置的工作(例如，信息的读出工作)的高速性。此外，通过利用使用氧化物半导体以外的材料的晶体管，可以适当地实现被要求高速工作的各种电路(逻辑电路、驱动电路等)。像这样，通过将使用氧化物半导体以外的材料的晶体管(作更广义解释，可以进行充分的高速工作的晶体管)和使用氧化物半导体的晶体管(作更广义解释，截止电流足够小的晶体管)形成为一体，可以实现具有新颖的特征的半导体装置。此外，在所公开的发明的一个方式中，在写入时，通过分阶段地使写入电位上升， 同时确认读出电流，将读出电流的结果应用于写入电位，可以降低存储单元中的晶体管的不均勻的影响，且实现稳定的写入。再者，在所公开的发明的一个方式中，在验证工作时及读出时，通过将显示不同的阈值电压的双栅驱动的晶体管用作电阻元件，可以在验证工作用电位与读出用电位之间设定余量，并可以仅使用一系统的基准电位电路来进行稳定的读出。从而，可以缩小电路规模。


图1是半导体装置的电路图2示出晶体管特性的计算结果；
图3A和图:3B是时序图4是半导体装置的电路图5A和图5B是时序图6A和图6B是时序图7A和图7B是时序图8A和图8B是时序图9A和图9B是半导体装置的截面图及平面图IOA至图IOD是半导体装置的截面图IlA至图IlD是关于半导体装置的制造工序的截面图12A至图12D是关于半导体装置的制造工序的截面图13A至图13C是关于半导体装置的制造工序的截面图14A至图14D是半导体装置的截面图15A和图15B是半导体装置的截面图16A至图16C是关于半导体装置的制造工序的截面图17A至图17F是说明使用半导体装置的电子设备的图。
具体实施例方式下面，将参照附图对本发明的实施方式的一个例子进行说明。但是，本发明不局限于以下说明，所属技术领域的普通技术人员可以很容易地理解一个事实就是其方式及详细内容在不脱离本发明的宗旨及其范围下可以被变换为各种形式。因此，本发明不应该被解释为仅限定在下面所示的本实施方式所记载的内容中。注意，为了便于理解，在附图等中所示的各结构的位置、大小及范围等有时不表示实际上的位置、大小及范围等。因此，所公开的发明不一定局限于附图等所公开的位置、大小及范围等。另外，本说明书等中使用的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而附上的，而不是为了在数目方面上限定而附上的。实施方式1
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在本实施方式中，参照图1至图3A和图:3B对根据所公开的发明的一个方式的半导体装置的结构进行说明。另外，在电路图中，为了表示使用氧化物半导体的晶体管，有时附上“OS”的符号。<电路结构>首先，参照图1对电路结构进行说明。图1所示的电路结构是NOR型存储器(1位 /单元)，并包括多个存储单元配置为矩阵状的存储单元阵列253、基准电位电路250、电位比较电路254、用来控制驱动的控制电路259以及由晶体管形成的电阻元件沈0。另外，在上述电路结构中也可以适当地设置字线选择电路251 (Row Decoder)或位线选择电路252 (Column Decoder)等外围电路。存储单元阵列253包括一个存储单元设置在包含半导体材料的衬底的第一晶体管211、包括氧化物半导体层的第二晶体管212、电容器213。第一晶体管211由与字线217 电连接的第一栅极端子、与位线214电连接的第一源极端子、与源极线电连接的第一漏极端子形成。第二晶体管212由与氧化物半导体用字线216电连接的第二栅极端子、与氧化物半导体用位线215电连接的第二源极端子、与第一晶体管211的第一栅极端子电连接的第二漏极端子形成。电容器213电连接在第一晶体管211的第一栅极端子与字线217之间。多个上述存储单元的结构配置为纵m行X横η列(m及η为1以上的自然数)中多个结构。在此，作为第二晶体管212，例如，应用使用氧化物半导体的晶体管。使用氧化物半导体的晶体管具有截止电流极小的特征。因此，通过使第二晶体管212成为截止状态，可以在极长时间内保持第一晶体管211的第一栅电极的电位。再者，通过具有电容器213，容易保持施加到第一晶体管211的第一栅电极的电荷，另外，也容易读出所保持的信息。另外，对第一晶体管211没有特别的限制。从提高信息的读出速度的观点来看，例如，优选使用利用单晶硅的晶体管等的开关速度快的晶体管。接着，电位比较电路2Μ在验证工作时对来自基准电位电路250的基准电位与来自存储单元阵列253的电位进行比较并对控制电路259施加输出。控制电路259包括具有分阶段地上升电位的功能的电源控制电路257 (Bias Controller)、对各种相关电路(字线选择电路251、位线选择电路252、电位比较电路254、 电源控制电路257等)传送信号且控制写入工作、验证工作及读出工作的状态转换电路 258(FSM =Finite State Machine)。此外，控制电路259包括来自电位比较电路邪4的输出255 (Output (包括VERIFY_ OUT、READ_0UT))、能够保持信息的锁存器电路256、电源控制电路257。电源控制电路257 根据来自锁存器电路256的信号来控制电源电压VDD。接着，电阻元件260从状态转换电路258 (FSM)接收信号而工作，并包括接收电源电压VDD的第三栅电极及第三源电极、与状态转换电路258 (FSM)电连接的第四栅电极、与存储单元阵列253的位线214电连接的第三漏电极。此外，电阻元件260包括第三栅电极及第四栅电极的两个栅电极，所以可也称为所谓双栅驱动晶体管。根据上述记载，可以形成图1所示的电路结构，且可以在存储单元阵列253中容纳信息。具体而言，有效地利用能够保持第一晶体管211的第一栅电极的电位的特征，以下所示那样，可以进行信息的写入、验证、保持、读出。另外，有效地利用电阻元件沈0的双栅驱动晶体管，由此缩小电路规模，并可以进行验证工作及读出而。〈驱动方法〉接着，以下说明使用图1的电路结构的具体的驱动方法。首先，说明信息的写入及验证工作。同时进行写入及验证工作，而根据来自状态转换电路258的信号进行各个工作。在写入中对氧化物半导体用字线216施加电位而使第二晶体管212成为导通状态。由此，氧化物半导体用位线215的电位施加到第一晶体管211的第一栅电极及电容器 213。此外，使用电源控制电路257 (Bias Controller)使氧化物半导体用位线215的电位分阶段地上升。由此，与第一晶体管211的第一栅电极连接的节点203(即节点re。也称为存储节点。)的电位也分阶段地上升，且流过第一晶体管211中的电流也分阶段地上升。在验证工作中，根据来自状态转换电路258的信号对电阻元件沈0的第四栅电极施加正电位，且对位线214施加电源电压VDD的电位。然后，监视从位线214流到第一晶体管211的电流，直到从基准电位电路250输出的基准电位为止使氧化物半导体用位线215 的电位一直分阶段地上升。此外，在电位比较电路254中进行与基准电位的比较。此外，电阻元件260通过第四栅电极接受正电位，晶体管的阈值(Vth)向负一侧漂移，容易流过从电源电压VDD的电流。换言之，在将晶体管看作电阻元件的情况下成为低电阻。电阻元件也可以由使用开关的电路形成，但是电路规模增大，所以不是优选的。在此，参照图2说明用作电阻元件沈0的双栅驱动晶体管的工作。图2示出双栅驱动晶体管的计算结果。纵轴以对数标度示出流过晶体管中的电流 ID，横轴以线性标度示出第三栅电极的电压(也称为ID-VG曲线)。实线280示出对第四栅电极施加正电位时的晶体管特性，而实线282示出不对第四栅电极施加电位时的晶体管特性。通过对第四栅电极施加正电位，晶体管的阈值(Vth)向负一侧漂移。换言之，在固定电源电压VDD时，与不对第四栅电极施加电位时相比，在施加正电位时更多的电流流过。此外，由于在写入时验证流过第一晶体管211中的电流，所以为了防止对非选择的字线的误写入及误验证工作，优选对非选择的字线施加负电位。具体而言，非选择的字线的写入用电压及非选择的字线的读出用电压分别可以使用-3V的电位。接着，说明信息的保持。在流过第一晶体管211中的电流到达基准电位的阶段(即在验证工作中进行正确的判定的阶段)时，状态转换电路258传送使氧化物半导体用位线 215处于截止状态的信号。由此，保持对第一晶体管211的第一栅电极施加的电荷。接着，说明信息的读出。根据状态转换电路258的信号进行读出工作。状态转换电路258不对电阻元件沈0的第四栅电极施加电位。换言之，电阻元件260成为图2所示的实线观2的晶体管特性，而成为高电阻。然后，在对位线214施加指定的电位(恒电位)的状态下，对连接于电容器213的一端的字线217施加适当的电位(读出电位)，根据保持在第一晶体管211的第一栅电极的电荷量，第一晶体管211的源电流或漏电流取不同的电位。例如，在所保持的电荷量多时， 由于流过第一晶体管211中的电流大，所以输入到电位比较电路2M的电位的节点204(V_ MEM)变小。另外，读出时的电阻元件沈0由于不对第四栅电极施加电荷所以成为高电阻，而与验证时相比可以以较低的电位来进行读出。通过上述步骤，可以对存储单元阵列253进行信息的写入、验证工作、保持、读出。在此，图3A和图:3B示出写入时、验证时及读出时的各输出的时序图。图3A和图:3B是示出写入及验证工作的时序图300以及读出时的工作的时序图 302。在此，在图3A和图:3B所示的时序图中，V_RAMP示出写入电压(电位)，V_KEEP示出节点203 (节点FG)的电位，V_REF示出基准电位，V_MEM(VERIFY)示出验证时的节点204的电位(存储单元阵列253的电位)，V_MEM(READ)示出读出时的节点204的电位(存储单元阵列253的电位)，VERIFY_0UT示出验证时的判定结果，READ_0UT示出读出时的判定结果。在写入时，写入电压(V_RAMP)分阶段地上升，因此保持在节点203中的电位(V_ KEEP)也分阶段地上升。此外，与写入同时开始的验证工作中，首先对电阻元件沈0的第四栅电极施加正电位而成为低电阻。然后，由于随着保持在节点203中的电位(V_KEEP)的上升，流过第一晶体管211中的电流上升，所以节点204的电位(V_MEM(VERIFY))分阶段地下降，直到满足基准电位(V_REF)的阶段写入电位成为一定值。然后，停止写入电压(V_RAMP) 的供应。另一方面，节点203的电位V_KEEP在停止写入电压(V_RAMP)的供应后一直保持一定值。另外，在满足基准电位(V_REF)的阶段时，作为判定结果(VERIFY_0UT，相当于输出255)返回进行了正确的写入的判定(correct)。另一方面，在读出时，在停止写入电压(V_RAMP)的供应的状态下读出保持在第一晶体管211的节点203的电位(V_KEEP)中的电荷量。此时的电源电压VDD与验证工作时的电位相等。但是，不对电阻元件260的第四栅电极施加正电位。就是说，电阻元件260成为高电阻。从而，与验证时相比，读出时的节点204的电位(V_MEM(READ))可以以低电位进行读出。此外，在节点204的电位(V_MEM (READ))满足基准电位(V_REF)的情况下，读出时的判定结果(READ_0UT)正确地被读出。像这样，在验证时及读出时，电源电压VDD根据电阻元件260取不同的值。换言之，仅使用一系统的基准电位电路250，外观上具有与两种的基准电位电路250的结构相同的功能。从而，不会增大基准电位电路250，所以可以缩小电路规模。另外，对用于电阻元件沈0的晶体管没有特别的限制。但是，通过在制造在半导体衬底上的第一晶体管和包含氧化物半导体的第二晶体管中的一方的晶体管的制造工序中同时制造，可以不增加工序而形成这些晶体管，因此是优选的。接着，说明信息的改写。信息的改写与上述信息的写入和保持同样地进行。换言之，使氧化物半导体用字线216的电位为第二晶体管212成为导通状态的电位，而使第二晶体管212成为导通状态。由此，氧化物半导体用位线215的电位(关于新的信息的电位) 施加到第一晶体管211的第一栅电极及电容器213。此外，与写入时相同，使氧化物半导体用位线215的电位也分阶段地上升，并监视流过第一晶体管211中的电流，直到预先设定的电位为止使氧化物半导体用位线215的电位一直分阶段地上升。在成为基准电位之后，使氧化物半导体用字线216的电位为第二晶体管212成为截止状态的电位，并且第一晶体管 211的第一栅电极处于被施加关于新的信息的电荷的状态而改写信息。像这样，根据所公开的半导体装置通过再次写入信息可以直接改写信息。因此，不需要快闪存储器等所需要的利用高电压从浮动栅极抽出电荷的工作，可以抑制起因于擦除工作的工作速度的降低。换言之，实现半导体装置的高速工作。此外，通过在写入工作中验证读出电位，直到读出电位到达基准电位为止使写入电位分阶段地上升，可以防止误写入， 且在验证时及读出时，通过对基准电位使用不同的电源电压，可以进行稳定的读出。此外，第二晶体管212的第二漏电极与第一晶体管211的第一栅电极电连接，从而起到与用作非易失性存储元件的浮动栅极型晶体管的浮动栅极相同的作用。由此，有时将与图1所示的第二晶体管212的第二漏电极及第一晶体管211的第一栅电极电连接的节点 203称为浮动栅极(re)。当第二晶体管212处于截止状态时，可以认为该浮动栅极(re)被嵌入在绝缘体中，在浮动栅极(re)中保持有电荷。因为使用氧化物半导体的第二晶体管 212的截止电流为由硅半导体等形成的晶体管的十万分之一以下，所以可以忽视由第二晶体管212的泄漏导致的积聚在浮动栅极(re)中的电荷的消失。换言之，通过使用氧化物半导体的第二晶体管212，可以实现即使没有电力供应也能够保持信息的非易失性存储装置。例如，在室温)下第二晶体管212的截止电流为10zA(lzA(仄普托安培 zeptoampere)为IXl(T21A)以下并且电容器213的电容值为IOfF左右的情况下，至少可以保持数据IO4秒以上。另外，当然该保持时间根据晶体管特性或电容值而变动。另外，在此情况下不存在在现有的浮动栅极型晶体管中被指出的栅极绝缘膜(隧道绝缘膜)的劣化的问题。也就是说，可以消除以往被视为问题的将电子注入到浮动栅极时的栅极绝缘膜的劣化。这意味着在原理上不存在写入次数的限制。另外，也不需要在现有的浮动栅极型晶体管中当写入或擦除数据时所需要的高电压。在本实施方式所示的半导体装置中，虽然浮动栅极(re)起到与快闪存储器等的浮动栅极型晶体管的浮动栅极相同的作用，但是，本实施方式中的浮动栅极(re)具有与快闪存储器等的浮动栅极根本不同的特征。因为在快闪存储器中施加到控制栅极的电压高， 所以为了防止其电位影响到相邻的单元的浮动栅极，需要保持各单元之间的一定程度的间隔。这是阻碍半导体装置的高集成化的主要原因之一。并且，该主要原因起因于通过施加高电场来产生隧道电流的快闪存储器的根本原理。另一方面，根据本实施方式的半导体装置通过使用氧化物半导体的晶体管的开关而工作，而不使用如上所述的由隧道电流而起的电荷注入的原理。就是说，不需要如快闪存储器那样的用来注入电荷的高电场。由此，因为不需要考虑到控制栅极带给相邻的单元的高电场的影响，所以容易实现高集成化。此外，不需要高电场及大型外围电路(升压电路等)的一点也优越于快闪存储器。 例如，在写入两个阶段(1位)的信息的情况下，在一个存储单元中，可以使施加到根据本实施方式的存储单元的电压(同时施加到存储单元的各端子的最大电位与最小电位之间的差异)的最大值为5V以下，优选为3V以下。通过采用这种结构的组合，可以使根据所公开的发明的半导体装置进一步高集成化。此外，根据本实施方式的半导体装置在电源电压VDD与存储电路之间作为电阻元件使用双栅驱动晶体管。由此，在验证时及读出时分别使用各电阻元件，可以对基准电位有不同的电源电压VDD。通过采用这种结构，不需要设置验证用及读出用的两种基准电位电路，可以缩小电路规模。
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另外，在上述说明中说明使用以电子为多数载流子的η型晶体管(η沟道型晶体管)的情况，但是当然可以使用以空穴为多数载流子的P型晶体管代替η型晶体管。以上所述，由于调整保持电位，以在每个单元中得到所希望的数据，可以进行抑制每个单元中的晶体管特性的不均勻的写入、验证及读出。从而，可以大幅度地提高存储器的写入、读出的可靠性。本实施方式所示的结构、方法等可以与其他实施方式所示的结构、方法等适当地组合而实施。实施方式2接着，参照图4至图8Β说明与图1所示的电路结构不同的电路结构及驱动方法。〈応用例〉图1与图4的不同之处在于图1所示的电路结构为1位/单元，而图4所示的电路结构为2位/单元的多值存储电路。图4所示的多值存储电路包括传送基准电位的信号的基准电位电路 350 (Reference Biasl)、基准电位电路360 (Reference Bias2)以及基准电位电路 370 (Reference Bias3)；选择/控制字线的地址的字线选择电路351 (Row Decoder)；选择/ 控制位线的地址的位线选择电路352 (Column Decoder)；容纳数据的存储单元阵列353 ；对从基准电位电路350、基准电位电路360以及基准电位电路370输出的基准电位与存储单元阵列353的电位进行比较的电位比较电路3Ma、电位比较电路354b及电位比较电路35 ； 能够控制和确认的控制电路359 ；改变来自电源电压VDD的电位的电阻元件380。控制电路359包括能够保持输出355 (Output)的存储器电路356 (LAT)，该输出355是来自电位比较电路354a、电位比较电路354b及电位比较电路35 的相当于逻辑和的输出；根据来自存储器电路356的信号控制电位的电位控制电路357 (Bias Controller)；实现控制的状态转换电路358 (FSM)。电阻元件380具有与图1所示的电阻元件260相同的功能。电阻元件380是双栅驱动晶体管，该电阻元件380由被供应电源电压VDD的第三栅电极及第三源电极、与状态转换电路358 (FSM)电连接的第四栅电极、与存储单元阵列353的第一位线314电连接的第三漏电极构成。另外，在存储单元阵列353中，包括第一晶体管311、第二晶体管312、电容器313、 第一位线314、第一氧化物半导体用位线315、第一氧化物半导体用字线316、第一字线317 构成一个存储单元，而形成多个存储单元。此外，第二晶体管312的漏电极、第一晶体管311 的栅电极和电容器313的一方的电极的连接部分表示节点303(节点TO)。图4所示的多值存储电路的结构由于需要将保持电压分为四值，所以传送基准电位的信号的基准电位电路需要三种。此外，与此同样，需要对应于基准电位电路的与从各基准电位电路输出的基准电位进行比较的电位比较电路。参照图5A至图8B的时序图说明图4所示的电路结构的驱动方法。在此，在图5A 至图8B的时序图中与图3A和图;3B所示的时序图同一的符号具有相同的功能，而省略重复说明。另外，在图5A至图8B中，V_RAMP示出写入电压，V_KEEP示出节点303 (节点TO) 的电位，V_REF示出基准电位，V_MEM(VERIFY)示出验证时的存储单元阵列353的电位，V_MEM(READ)示出读出时的存储单元阵列353的电位，VERIFY_0UT是验证时的判定结果， READ_0UT示出读出时的判定结果。此外，判定结果(VERIFY_0UT)满足“ 1”的基准电位为各基准电位电路取不同的电位。由此，判定结果(VERIFY_0UT)由对于设置三种的基准电位电路350(Reference Biasl)、基准电位电路 360 (Reference Bias2)及基准电位电路 370 (Reference Bias3)的任何一种的基准电位确认/判定而决定。图5A和图5B所示的时序图是基准电位为data = “00”时的时序图。此外，图5A 示出写入及验证工作的时序图，图5B示出读出工作的时序图。在图5A的时刻A，由于在写入电压(V_RAMP)上升之前，V_MEM(VERIFY)已满足基准电位(V_REF)，所以作为判定结果(VERIFY_0UT)将对基准电位(V_REF) —致的信号 (correct)传送到电位控制电路357 (Bias Controller)，而保持写入电压。换言之，由于在写入电压(V_RAMP)上升之前，输出一致(correct)的信号，所以写入电压(V_RAMP)不上升。此外，在图5B所示的读出时，V_MEM(READ)的电位低于V_MEM(VERIFY)的电位而读出。这里作为电阻元件380的电阻在验证时及读出时分别使用低电阻和高电阻。换言之， 用作电阻元件380的双栅驱动晶体管根据来自状态转换电路358的信号，在验证时对第四栅电极施加正电位，在读出时不对第四栅电极施加电位。接着，图6A和图6B所示的时序图是基准电位为data =“01”时的时序图。另夕卜， 图6A示出写入及验证工作的时序图，图6B示出读出工作的时序图。在图6A的时刻B，在写入电压(V_RAMP)分阶段地上升，V_MEM (VERIFY)满足基准电位(V_REF)时，作为判定结果(VERIFY_0UT)将对基准电位(V_REF) —致的信号 (correct)传送到电位控制电路 357 (Bias Controller)，V_KEEP (节点 303 (节点 FG))的电位被保持。另外，在图6B所示的读出时，V_MEM(READ)的电位低于V_MEM(VERIFY)的电位而读出。这里作为电阻元件380的电阻在验证时及读出时分别使用低电阻和高电阻。换言之， 用作电阻元件380的双栅驱动晶体管根据来自状态转换电路358的信号，在验证时对第四栅电极施加正电位，在读出时不对第四栅电极施加电位。接着，图7A和图7B所示的时序图是基准电位为data =“10”时的时序图。此夕卜， 图7A示出写入及验证工作的时序图，图7B示出读出工作的时序图。在图7A的时刻C，在写入电压(V_RAMP)分阶段地上升，V_MEM (VERIFY)满足基准电位(V_REF)时，作为判定结果(VERIFY_0UT)将对基准电位(V_REF) —致的信号 (correct)传送到电位控制电路 357 (Bias Controller)，V_KEEP (节点 303 (节点 FG))的电位被保持。此外，在图7B所示的读出时，V_MEM(READ)的电位低于V_MEM(VERIFY)的电位而读出。这里作为电阻元件380的电阻在验证时及读出时分别使用低电阻和高电阻。换言之， 用作电阻元件380的双栅驱动晶体管根据来自状态转换电路358的信号，在验证时对第四栅电极施加正电位，在读出时不对第四栅电极施加电位。接着，图8A和图8B所示的时序图是基准电位为data =“11”时的时序图。此夕卜， 图8A示出写入及验证工作的时序图，图8B示出读出工作的时序图。
在图8A的时刻D，在写入电压(V_RAMP)分阶段地上升，V_MEM (VERIFY)满足基准电位(V_REF)时，作为判定结果(VERIFY_0UT)将对基准电位(V_REF) —致的信号 (correct)传送到电位控制电路 357 (Bias Controller)，V_KEEP (节点 303 (节点 FG))的电位被保持。另外，在图8B所示的读出时，V_MEM(READ)的电位低于V_MEM(VERIFY)的电位而读出。这里作为将电阻元件380的电阻在验证时及读出时分别使用低电阻和高电阻。换言之，用作电阻元件380的双栅驱动晶体管根据来自状态转换电路358的信号，在验证时对第四栅电极施加正电位，在读出时不对第四栅电极施加电位。如上所述，通过边使写入电压(V_RAMP)上升，边进行读出，即使在读出用晶体管的第一晶体管311及写入用晶体管的第二晶体管312有特性的不均勻时，也可以以所设定的电位进行写入。此外，根据本实施方式的半导体装置，在每个存储单元中，由于调整保持电位，以得到所希望的数据，所以可以进行抑制每个存储单元的晶体管特性的不均勻的写入。此外，根据本实施方式的半导体装置在电源电压VDD与存储电路之间作为电阻元件使用双栅驱动晶体管。由此，在验证时和读出时分别使用各电阻元件，可以对基准电位有不同的电源电压VDD。通过采用这种结构，不需要设置验证用及读出用的两种基准电位电路，可以缩小电路规模，并可以进行有余量的读出。本实施方式所示的结构、方法等可以与其他实施方式所示的结构、方法等适当地组合而使用。实施方式3在本实施方式中，参照图9A至图13C说明根据所公开的发明的一个方式的半导体装置的结构及其制造方法。<半导体装置的截面结构及平面结构>图9A和图9B是对应于如下晶体管的半导体装置的结构的一个例子图1所示的存储单元阵列253所具有的第一晶体管211及第二晶体管212或图4所示的存储单元阵列 353所具有的第一晶体管311及第二晶体管312。图9A示出半导体装置的截面，并且图9B 示出半导体装置的平面。在此，图9A相当于沿图9B的A1-A2的截面。另外，在图9B中，为了避免复杂，省略该半导体装置的构成要素的一部分(绝缘层154、绝缘层172、布线171及布线158)。图9A和图9B所示的半导体装置在其下部包括使用第一半导体材料的晶体管 160，并且在其上部包括使用第二半导体材料的晶体管162。此外，晶体管160对应于第一晶体管211及第一晶体管311，而晶体管162对应于第二晶体管212及第二晶体管312。此外，由晶体管160、晶体管162及电容器164构成存储单元190。在此，第一半导体材料和第二半导体材料优选是不同的材料。例如，可以使用氧化物半导体以外的半导体材料(硅等)作为第一半导体材料，并且使用氧化物半导体作为第二半导体材料。使用氧化物半导体以外的材料的晶体管容易进行高速工作。另一方面，使用氧化物半导体的晶体管因为其特性而能够长期保持电荷。另外，虽然说明上述晶体管都是η沟道型晶体管的情况，但是当然也可以使用ρ沟道型晶体管。此外，由于所公开的发明的技术特征在于将如氧化物半导体那样可以充分降
13低截止电流的半导体材料用于晶体管162以保持信息，因此不需要将半导体装置的具体结构如用于半导体装置的材料或半导体装置的结构等限定于在此所示的结构。图9A和图9B所示的晶体管160包括夹着设置在含有半导体材料(例如，硅等) 的衬底100中的沟道形成区116a设置的杂质区120a及杂质区120b ；与杂质区120a及杂质区120b接触的金属化合物区12 及金属化合物区124b ；设置在沟道形成区116a上的栅极绝缘层108 ；以及设置在栅极绝缘层108上的栅电极110。另外，如图9A那样，虽然有时没有源电极或漏电极，但是为了方便起见，有时将这种结构也称作晶体管。此外，在此情况下，为了说明晶体管的连接关系，有时源区和源电极共称为“源电极”，而漏区和漏电极共称为“漏电极”。就是说，在本说明书中，源电极的记载中有可能包括源区，并且漏电极的记载中有可能包括漏区。此外，在衬底100上围绕晶体管160设置有元件分离绝缘层106，并且覆盖晶体管 160设置有绝缘层128。另外，为了实现高集成化，优选采用如图9A和图9B所示那样在晶体管160中没有侧壁绝缘层的结构。另一方面，在重视晶体管160的特性时，也可以在栅电极110侧面设置侧壁绝缘层，并且设置包括杂质浓度不同的区域。在此，绝缘层1 优选具有平坦性好的表面，例如，绝缘层128的表面的均方根 (RMS)粗糙度优选为Inm以下。图9A和图9B所示的晶体管162包括埋设在形成于绝缘层1 上的绝缘层140中的源电极14 及漏电极142b ；与绝缘层140、源电极14 及漏电极142b的一部分接触的氧化物半导体层144 ；覆盖氧化物半导体层144的栅极绝缘层146 ；以及在栅极绝缘层146 上与氧化物半导体层144重叠地设置的栅电极148。在此，氧化物半导体层144优选通过充分去除氢等杂质或者供应足够的氧而被高纯度化。具体而言，例如，将氧化物半导体层144的氢浓度设定为5X 1019atOmS/Cm3以下，优选为5X1018atomS/Cm3以下，更优选为5 X 1017atOmS/Cm3以下。另外，上述氧化物半导体层 144中的氢浓度是利用二次离子质谱分析技术(SIMS Secondary Ion Mass Spectroscopy) 测量的。在如上所述充分降低氢浓度而被高纯度化且由氧缺陷造成的能隙中的缺陷能级通过供应足够的氧被降低了的氧化物半导体层144中，起因于氢等施主的载流子密度为低于1 X IO1Vcm3,优选为低于1 X IO1Vcm3,更优选为低于1. 45 X IO1Vcm30此外，例如，在室温 (250C )下的截止电流(在此，每单位沟道宽度(Iym)的值)成为100zA(lzA(仄普托安培)为IXl(T21A)以下，优选成为IOzA以下。像这样，通过采用i型化(本征化)或实质上i型化的氧化物半导体，可以获得截止电流特性极为优越的晶体管162。此外，优选将绝缘层140的表面中与氧化物半导体层144接触的区域的均方根 (RMS)粗糙度设定为Inm以下。像这样，通过在均方根(RMS)粗糙度为Inm以下的极为平坦的区域中设置晶体管162的沟道形成区，即使在将晶体管162微型化的情况下也可以防止短沟道效应等不良现象的发生，而可以提供具有良好特性的晶体管162。在晶体管162上设置有绝缘层150，并且在绝缘层150及电容器164的电极152上设置有绝缘层154。在绝缘层150及绝缘层154中形成到达栅电极148的开口，在该开口中形成有电极170。通过在绝缘层巧4上接触于埋设在绝缘层154中地形成的电极170形成布线171，栅电极148与布线171电连接。在绝缘层巧4及布线171上设置有绝缘层172。在形成在栅极绝缘层146、绝缘层150、绝缘层IM及绝缘层172中的开口中设置有电极156，并且在绝缘层172上形成有与电极156连接的布线158。通过设置在形成在栅极绝缘层146、绝缘层150、绝缘层IM及绝缘层172中的开口中的电极156 ；埋设在绝缘层 140中的漏电极142b ；以及埋设在绝缘层128中的电极126，布线158与用作晶体管160的漏区的金属化合物区124b电连接。另外，根据所公开的发明的半导体装置的结构不局限于图9A和9B所示的结构。所公开的发明的一个方式的技术关键在于形成使用氧化物半导体和氧化物半导体以外的材料的叠层结构。因此，可以适当地改变电极的连接关系等的详细结构。下面，对上述半导体装置的制造方法的一个例子进行说明。以下，首先参照图IOA 至图IOD及图IlA至图IlD说明下部的晶体管160的制造方法，然后，参照图12A至图12D 及图13A至图13C说明上部的晶体管162及电容器164的制造方法。首先，准备含有半导体材料的衬底100(参照图10A)。作为含有半导体材料的衬底100，可以采用硅或碳化硅等的单晶半导体衬底、多晶半导体衬底、硅锗等的化合物半导体衬底、SOI衬底等。另外，一般来说，“S0I衬底”是指在绝缘表面上设置有硅半导体层的衬底，而在本说明书等中，“ SOI衬底”这一词的概念还包括在绝缘表面上设置有含有硅以外的材料的半导体层的衬底。也就是说，“S0I衬底”所包括的半导体层不局限于硅半导体层。 此外，SOI衬底还包括在玻璃衬底等绝缘衬底上隔着绝缘层设置有半导体层的衬底。在此，示出作为包含半导体材料的衬底100使用单晶硅衬底的情况的一个例子。 作为包含半导体材料的衬底100，特别优选使用硅等的单晶半导体衬底，因为这样可以使半导体装置的读出工作高速化。另外，为了控制晶体管的阈值电压，也可以对后面成为晶体管160的沟道形成区 116的区域添加杂质元素。在此，添加赋予导电性的杂质元素以使晶体管160的阈值电压成为正值。当半导体材料为硅时，作为该赋予导电性的杂质，例如有硼、铝、镓等。另外，优选在添加杂质元素后进行加热处理，来实现杂质元素的活化、当添加杂质元素时产生的缺陷
的改善等。在衬底100上形成保护层102，该保护层102成为用来形成元件分离绝缘层的掩模(参照图10A)。作为保护层102，例如可以使用由氧化硅、氮化硅、氧氮化硅等的材料而成的绝缘层。接着，将上述保护层102用作掩模进行蚀刻，来去除衬底100的一部分，即衬底100 的不被保护层102覆盖的区域(露出的区域)。由此，形成与其他半导体区分离的半导体区 104(参照图10B)。作为该蚀刻优选采用干蚀刻，但是也可以采用湿蚀刻。可以根据被蚀刻材料适当地选择蚀刻气体或蚀刻液。接着，通过覆盖半导体区104地形成绝缘层，并且选择性地去除与半导体区104重叠的区域的绝缘层，来形成元件分离绝缘层106(参照图10C)。该绝缘层使用氧化硅、氮化硅、氧氮化硅等而形成。作为绝缘层的去除方法有CMP (化学机械抛光)处理等抛光处理或蚀刻处理等，并且可以使用其中任一种方法。另外，在形成半导体区104之后或在形成元件分离绝缘层106之后去除上述保护层102。接着，在半导体区104的表面上形成绝缘层，并且在该绝缘层上形成含有导电材料的层。绝缘层在后面成为栅极绝缘层，该绝缘层例如可以通过对半导体区104的表面进行热处理(热氧化处理或热氮化处理等)形成。也可以采用高密度等离子体处理代替热处理。例如可以使用He、Ar、Kr、Xe等稀有气体、氧、氧化氮、氨、氮、氢等的混合气体进行高密度等离子体处理。当然，也可以利用CVD法或溅射法等形成绝缘层。该绝缘层优选采用含有氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝、氧化钽、氧化钇、硅酸铪(HfSixOyU > 0、y > 0))、添加有氮的硅酸铪(HfSixOyU > 0、y > 0))、添加有氮的铝酸铪(HfAlxOyU > 0、y > 0))等的单层结构或叠层结构。此外，例如可以将绝缘层的厚度设定为Inm以上且IOOnm以下，优选设定为IOnm以上且50nm以下。包含导电材料的层可以使用铝、铜、钛、钽、钨等的金属材料而形成。此外，也可以使用多晶硅等的半导体材料形成包含导电材料的层。对其形成方法也没有特别的限制，可以采用蒸镀法、CVD法、溅射法、旋涂法等各种成膜方法。另外，在本实施方式中示出使用金属材料形成包含导电材料的层时的一个例子。然后，选择性地蚀刻绝缘层及包含导电材料的层，形成栅极绝缘层108及栅电极 110(参照图10C)o接着，对半导体区104添加磷(P)或砷(As)等形成沟道形成区116及杂质区120a 及杂质区120b(参照图10D)。另外，虽然这里为了形成η型晶体管添加磷或砷，但在形成ρ 型晶体管时添加硼(B)或铝(Al)等杂质元素即可。在此，可以适当地设定所添加的杂质的浓度，但是当使半导体元件高度微型化时，优选提高其浓度。另外，也可以在栅电极110的周围形成侧壁绝缘层，形成以不同浓度添加有杂质元素的杂质区。接着，覆盖栅电极110、杂质区120a及杂质区120b地形成金属层122(参照图
IIA)。该金属层122可以利用真空蒸镀法、溅射法或旋涂法等各种成膜方法形成。金属层 122优选使用与构成半导体区104的半导体材料起反应而成为低电阻金属化合物的金属材料形成。作为这种金属材料，例如有钛、钽、钨、镍、钴、钼等。接着，进行热处理，使上述金属层122与半导体材料起反应。由此，形成与杂质区 120a、杂质区120b接触的金属化合物区12 及金属化合物区124b (参照图11A)。另外，当使用多晶硅等作为栅电极110时，还在栅电极110的与金属层122接触的部分中形成金属化合物区。作为上述热处理，例如可以采用利用闪光灯的照射的热处理。当然，也可以采用其他热处理方法，但是，为了提高形成金属化合物时的化学反应的控制性，优选采用可以在极短时间内完成热处理的方法。另外，上述金属化合物区是因金属材料与半导体材料起反应而形成的区域，从而该金属化合物区的导电性充分得到提高。通过形成该金属化合物区，可以充分降低电阻，并且可以提高元件特性。另外，在形成金属化合物区12 及金属化合物区124b之后，去除金属层122。接着，在晶体管160的金属化合物区124b上与其接触地形成电极126(参照图
IIB)。电极1 通过在使用如溅射法的PVD法、等离子体CVD法等CVD法形成导电层之后将该导电层蚀刻为所希望的形状来形成。此外，作为导电层的材料，可以使用选自铝、铬、铜、 钽、钛、钼和钨中的元素或以上述元素为成分的合金等。还可以使用选自锰、镁、锆、铍、钕、 钪中的一种或多种材料。通过上述步骤形成使用包含半导体材料的衬底100的晶体管160(参照图11B)。这种晶体管160具有能够进行高速工作的特征。因此，通过使用该晶体管作为读出用晶体管，可以进行高速的信息读出。接着，覆盖通过上述步骤形成的各结构地形成绝缘层128(参照图11C)。绝缘层 1 可以使用包含如氧化硅、氧氮化硅、氮化硅、氧化铝等的无机绝缘材料的材料形成。尤其是，优选将低介电常数(low-k)材料用于绝缘层128，因为这样可以充分降低由于各种电极或布线重叠而产生的电容。另外，作为绝缘层1 也可以采用使用上述材料的多孔绝缘层。因为多孔绝缘层的介电常数比高密度的绝缘层的介电常数低，所以若采用多孔绝缘层， 则可以进一步降低起因于电极或布线的电容。此外，绝缘层1 也可以使用聚酰亚胺、丙烯酸树脂等有机绝缘材料形成。另外，虽然这里采用单层结构的绝缘层128，但是所公开的发明的一个方式不局限于此。也可以采用两层以上的叠层结构的绝缘层128。然后，作为在形成晶体管162及电容器164之前的处理，对绝缘层1 进行CMP处理，使栅电极110及电极126的上表面露出(参照图11D)。作为使栅电极110的上表面露出的处理，除了 CMP处理以外还可以采用蚀刻处理等，但是为了提高晶体管162的特性，优选使绝缘层128的表面尽可能地平坦。例如，优选将绝缘层128的表面的均方根(RMS)粗糙度设定为Inm以下。另外，也可以在上述各步骤前后还包括形成电极、布线、半导体层、绝缘层等的步骤。例如，也可以采用由绝缘层及导电层的叠层结构构成的多层布线结构作为布线的结构， 来制造出高度集成化的半导体装置。<上部的晶体管的制造方法>下面，在栅电极110、电极1 及绝缘层1 等上形成导电层，并且选择性地蚀刻该导电层，形成源电极142a、漏电极142b (参照图12A)。导电层可以利用如溅射法等的PVD法或如等离子体CVD法等的CVD法形成。此外， 作为导电层的材料，可以使用选自铝、铬、铜、钽、钛、钼、钨中的元素或以上述元素为成分的合金等。还可以使用选自锰、镁、锆、铍、钕、钪中的一种或多种材料。导电层既可以采用单层结构又可以采用两层以上的叠层结构。例如，可以举出 钛膜或氮化钛膜的单层结构；含有硅的铝膜的单层结构；在铝膜上层叠钛膜的双层结构； 在氮化钛膜上层叠钛膜的双层结构；层叠钛膜、铝膜及钛膜的三层结构等。另外，当作为导电层采用钛膜或氮化钛膜的单层结构时，有容易将该导电层加工成具有锥形形状的源电极 142a及漏电极142b的优点。此外，导电层也可以使用导电金属氧化物形成。作为导电金属氧化物，可以采用氧化铟(In2O3)、氧化锡(SnO2)、氧化锌(ZnO)、氧化铟氧化锡合金(In2O3-SnO2，有时简称为 ΙΤ0)、氧化铟氧化锌合金(In2O3-SiO)或者这些金属氧化物材料中含有硅或氧化硅而成的
金属氧化物。另外，虽然可以采用干蚀刻或湿蚀刻进行对导电层的蚀刻，但是为了实现微型化， 优选采用控制性良好的干蚀刻。此外，也可以使所形成的源电极14 及漏电极142b具有锥形形状地进行导电层的蚀刻。例如可以将锥形角设定为30°以上且60°以下。上部的晶体管162的沟道长度(L)取决于源电极14 的上端部与漏电极142b的上端部之间的距离。另外，在形成沟道长度(L)短于25nm的晶体管的情况下，优选利用波长短即几nm至几十nm的超紫外线(Extreme Ultraviolet)进行形成掩模时的曝光。利用超紫外线的曝光的分辨率高且聚焦深度也大。因此，可以将后面形成的晶体管的沟道长度 (L)设定为短于2 μ m，优选设定为IOnm以上且350nm(0. 35μπι)以下，而可以提高电路的工作速度。此外，通过进行小型化，可以降低半导体装置的功耗。另外，也可以在绝缘层1 上设置用作基底的绝缘层。该绝缘层可以利用PVD法或CVD法等形成。接着，在覆盖源电极14 及漏电极142b地形成绝缘层140之后，使源电极14 及漏电极142b露出地进行CMP(化学机械抛光)处理，以使绝缘层140平坦(参照图12A)。可以使用包含氧化硅、氧氮化硅、氮化硅、氧化铝等的无机绝缘材料的材料形成绝缘层140。因为在后面氧化物半导体层144与绝缘层140接触，所以作为绝缘层140尤其优选采用使用氧化硅等的绝缘层。虽然对绝缘层140的形成方法没有特别的限制，但是考虑到与氧化物半导体层144接触的情况，优选采用充分减少氢的方法。作为这种方法，例如有溅射法。当然，也可以采用等离子体CVD法等其他成膜方法。此外，以使源电极14 及漏电极142b的表面中的至少一部分露出的条件进行 CMP(化学机械抛光)处理。此外，优选以绝缘层140的表面的均方根(RMS)粗糙度成为Inm 以下(优选为0. 5nm以下)的条件进行该CMP处理。通过使用这种条件进行CMP处理，可以提高后面其上形成氧化物半导体层144的表面的平坦性，而可以提高晶体管162的特性。另外，CMP处理既可以只进行一次，又可以进行多次。当分多次进行CMP处理时， 优选在进行高抛光率的初期抛光之后，进行低抛光率的精抛光。像这样，通过组合抛光率不同的抛光，可以进一步提高绝缘层140的表面的平坦性。接着，在与源电极14 的上表面、漏电极142b的上表面及绝缘层140的上表面接触地形成氧化物半导体层之后，选择性地蚀刻该氧化物半导体层来形成氧化物半导体层 144。氧化物半导体层144可以使用如下材料形成四元金属氧化物的In-Sn-Ga-ai-0 类、三元金属氧化物的 h-Ga-Si-O 类、In-Sn-Zn-O 类、In-Al-Zn-O 类、Sn-Ga-Zn-O 类、 Al-Ga-Zn-O 类、Sn-Al-Zn-O 类、二元金属氧化物的 h-Zn-O 类、Sn-Zn-O 类、Al-Zn-O 类、 Zn-Mg-O类、Sn-Mg-O类、In-Mg-O类、以及类、Sn-O类、Zn-O类等。此外，也可以使上述氧化物半导体包含SiO2。尤其是，In-Ga-Si-O类的氧化物半导体材料的无电场时的电阻足够高而可以充分降低截止电流，并且其场效应迁移率也较高，因此，In-Ga-Zn-O类的氧化物半导体材料适合用作用于半导体装置的半导体材料。作为h-Ga-Si-O类的氧化物半导体材料的典型例子，有写为LfeiO3 (ZnO) m(m > 0) 的氧化物半导体材料。此外，还有使用M代替( 而写为InM03(Zn0)m(m>0)的氧化物半导体材料。在此，M表示选自镓(Ga) (Al)、铁(Fe)Jf (Ni)、猛(Mn)、钴(Co)等中的一种金属元素或多种金属元素。例如，作为M，可以采用Ga、( 及Al、( 及狗、( 及Ni、Ga及 Mrufe及Co等。另外，上述组成是根据晶体结构导出的，只是一个例子而已。此外，所使用的氧化物半导体材料优选至少包含铟(In)或锌(Zn)。尤其是优选包含及Zn。此外，作为用来降低使用该氧化物半导体材料而成的晶体管的电特性的不均勻的稳定剂，除了上述元素以外优选还包含镓(Ga)。此外，作为稳定剂优选包含锡(Sn)。另外，作为稳定剂优选包含铪(Hf)。此外，作为稳定剂优选包含铝(Al)。
此外，作为其他稳定剂，也可以包含镧系元素的镧(La)、铈(Ce)、镨(ft·)、钕(Nd)、 钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)、镥(Lu)中的一种或多种。例如，作为氧化物半导体，可以使用氧化铟、氧化锡、氧化锌、二元金属氧化物的 In-Zn类氧化物、Sn-Zn类氧化物、Al-Zn类氧化物、Zn-Mg类氧化物、Sn-Mg类氧化物、 h-Mg类氧化物、h-fe类氧化物、三元金属氧化物的h-Ga-Si类氧化物(也称为IGZ0)、 In-Al-Zn类氧化物、In-Sn-Si类氧化物、Sn-Ga-Si类氧化物、Al-Ga-Si类氧化物、Sn-Al-Si 类氧化物、h-Hf-Si类氧化物、h-La-Si类氧化物、h-Ce-Si类氧化物、h-Pr-Si类氧化物、h-Nd-Si类氧化物、h-Sm-Si类氧化物、In-Eu-Zn类氧化物、In-Gd-Zn类氧化物、 In-Tb-Zn类氧化物、In-Dy-Si类氧化物、In-Ho-Si类氧化物、In-Er-Si类氧化物、In-Tm-Si 类氧化物、In-Yb-Si类氧化物、In-Lu-Si类氧化物、四元金属氧化物的In-Sn-Ga-Si类氧化物、In-Hf-Ga-Zn 类氧化物、In-Al-Ga-Zn 类氧化物、In-Sn-Al-Zn 类氧化物、In-Sn-Hf-Zn 类氧化物、In-Hf-Al-Zn类氧化物。此外，在此，例如，In-Ga-Zn类氧化物是指具有In、Ga、Zn的氧化物，对In、Ga、Zn 的比率没有限制。此外，也可以包含Ga、Si以外的金属元素。例如，可以使用化Ga Zn = 1 1 1 ( = 1/3 1/3 1/3)或 h Ga Zn =2 2 1( = 2/5 2/5 1/5)的原子比的h-Ga-Si类氧化物或具有近于上述原子比的原子比的氧化物。或者，优选使用化Sn Zn = 1 1 1 ( = 1/3 1/3 1/3)、 In Sn Zn = 2 1 3( = 1/3 1/6 1/2)或 In Sn Zn = 2 1 5(= 1/4 1/8 5/8)的原子比的h-Sn-Si类氧化物或具有近于上述原子比的原子比的氧化物。但是，不局限于上述材料，根据所需要的半导体特性(迁移率、阈值、不均勻等)可以使用适当的组成的材料。另外，为了获得所需要的半导体特性，优选适当地设定载流子密度、杂质浓度、缺陷密度、金属元素与氧的原子数比、原子间键合距离、密度等的条件。作为用来通过溅射法形成氧化物半导体层144的氧化物靶材，优选使用由 In Ga Zn = 1 χ y (χ为0以上，y为0. 5以上且5以下)的组成比表示的靶材。 例如，可以使用其组成比为h Ga Zn = 1 1 1 [原子比](x = 1，y = 1)(即， In2O3 Ga2O3 ZnO = 1 1 2[摩尔数比])的靶材等。另外，还可以使用其组成比为 In Ga Zn = 1 1 0. 5[原子比](χ = 1，y = 0. 5)的靶材、其组成比为 h Ga Zn =1:1: 2[原子比](χ= l，y = 2)的靶材或其组成比为h Ga Zn= 1 0 1[原子比](x = 0，y= 1)的靶材。在本实施方式中，利用使用h-Ga-ai-Ο类金属氧化物靶材的溅射法形成非晶结构的氧化物半导体层144。此外，其厚度为Inm以上且50nm以下，优选为2nm以上且20nm 以下，更优选为3nm以上且15nm以下。金属氧化物靶材中的金属氧化物的相对密度为80%以上，优选为95%以上，更优选为99. 9%以上。通过使用相对密度高的金属氧化物靶材，可以形成结构致密的氧化物半导体层。作为形成氧化物半导体层144时的气氛，优选采用稀有气体(典型为氩)气氛、氧气氛或稀有气体(典型为氩)和氧的混合气氛。具体地说，例如，优选采用氢、水、羟基或氢
19化物等杂质被去除直到浓度为Ippm以下(优选浓度为IOppb以下)的高纯度气体气氛。当形成氧化物半导体层144时，例如在保持为减压状态的处理室内固定被处理物，并且加热被处理物以使被处理物的温度到达100°C以上且低于550°C，优选到达200°C 以上且400°C以下。或者，也可以将形成氧化物半导体层144时的被处理物的温度设定为室温(25°C 士 10°C )。然后，边从处理室内去除水分边将氢及水等被去除了的溅射气体引入该处理室内，并且使用上述靶材，形成氧化物半导体层144。通过边加热被处理物边形成氧化物半导体层144，可以降低包含在氧化物半导体层144中的杂质。此外，可以减轻因溅射而造成的损伤。为了去除处理室内的水分，优选使用吸附式真空泵。例如，可以使用低温泵、 离子泵、钛升华泵等。此外，也可以使用具备冷阱的涡轮分子泵。由于通过使用低温泵等排气，可以从处理室去除氢及水等，所以可以降低氧化物半导体层中的杂质浓度。另外，氧化物半导体层144不仅需要降低上述氢或水等杂质浓度，还需要降低碱金属及碱土金属的杂质浓度。另外，碱金属由于不是构成氧化物半导体的元素，所以是杂质。碱土金属在它不是构成氧化物半导体的元素时也是杂质。尤其是碱金属中的Na在与氧化物半导体膜接触的绝缘膜是氧化物时，在该绝缘膜中扩散而成为Na+。此外，Na在氧化物半导体膜中将构成氧化物半导体的金属和氧的键合分断或进入在该键合中。其结果是，例如，发生因阈值电压向负一侧漂移而导致的常导通化、迁移率的降低等晶体管特性的劣化，而且，也发生特性的不均勻。因该杂质带来的晶体管特性的劣化和特性的不均勻显著地出现在氧化物半导体膜中氢浓度充分降低的情况下。从而，在氧化物半导体膜中的氢浓度为5 X IO19CnT3以下，尤其为 5X IO18CnT3以下时，优选降低上述杂质的浓度。具体而言，利用二次离子质谱分析法的Na浓度的测量值为5 X IOlfVcm3以下，优选为IXlOlfVcm3以下，更优选为lX1015/cm3以下。同样地，Li浓度的测量值为5X1015/cm3以下，优选为lX1015/cm3以下。同样地，K浓度的测量值为5X IO1Vcm3以下，优选为1 X IO1Vcm3以下。接着，作为氧化物半导体层144的形成条件，例如可以采用如下条件被处理物与靶材之间的距离为170mm;压力为0. 4Pa ；直流(DC)功率为0. 5kW ；气氛为氧(氧100%)气氛、氩(氩100% )气氛或氧和氩的混合气氛。另外，当利用脉冲直流(DC)电源时，可以减少尘屑(成膜时发生的粉状物质等)并且膜厚分布也变得均勻，所以利用脉冲直流(DC)电源是优选的。将氧化物半导体层144的厚度如上所述那样设定为Inm以上且50nm以下，优选为2nm以上且20nm以下，更优选为3nm以上且15nm以下。通过采用根据所公开的发明的结构，即使在使用这样的厚度的氧化物半导体层144的情况下，也可以抑制因微型化而导致的短沟道效应。但是，由于氧化物半导体层的适当的厚度根据所采用的氧化物半导体材料及半导体装置的用途等而不同，所以也可以根据所使用的材料及用途等来设定其厚度。 另外，因为通过如上那样形成绝缘层140，可以充分地使形成相当于氧化物半导体层144的沟道形成区的部分的表面平坦化，所以也可以适当地形成厚度小的氧化物半导体层。此外， 如图12B所示，优选将相当于氧化物半导体层144的沟道形成区的部分的截面形状形成为平坦的形状。通过将相当于氧化物半导体层144的沟道形成区的部分的截面形状形成为平坦的形状，与氧化物半导体层144的截面形状不平坦的情况相比，可以减少泄漏电流。另外，也可以在通过溅射法形成氧化物半导体层144之前进行引入氩气体产生等离子体的反溅射，来去除附着在形成氧化物半导体层的表面(例如，绝缘层140的表面)上的附着物。在通常的溅射中使离子碰撞到溅射靶材，而这里的反溅射与其相反。该反溅射是指通过使离子碰撞到处理表面来进行表面改性的方法。作为使离子碰撞到处理表面的方法，有通过在氩气氛下对处理表面一侧施加高频电压，而在被处理物附近产生等离子体的方法等。另外，也可以采用氮、氦、氧等气氛代替氩气氛。在形成氧化物半导体层144之后，优选对氧化物半导体层144进行热处理(第一热处理)。通过该第一热处理，可以去除氧化物半导体层144中的过剩的氢(包含水及羟基)等，改善氧化物半导体层144的结构，从而可以降低能隙中的缺陷能级。将第一热处理的温度例如设定为300°C以上且低于550°C，优选为400°C以上且500°C以下。作为热处理，例如，可以将被处理物放在使用电阻发热体等的电炉中，并在氮气氛下以450°C进行1小时的加热。在此期间，不使氧化物半导体层接触大气，以防止水及氢混入氧化物半导体层中。热处理装置不局限于电炉，还可以使用通过利用来自被加热的气体等介质的热传导或热辐射来加热被处理物的装置。例如，可以使用如GRTA(Gas Rapid Thermal Anneal 气体快速热退火)装置、LRTA(Lamp Rapid Thermal Anneal 灯快速热退火)装置等 RTA (Rapid Thermal Anneal 快速热退火)装置。LRTA装置是一种利用由卤素灯、金卤灯、 氙弧灯、碳弧灯、高压钠灯、或者高压汞灯等的灯发射的光(电磁波)的辐射来加热被处理物的装置。GRTA装置是一种利用高温气体进行热处理的装置。作为气体，使用即使进行热处理也不与被处理物起反应的惰性气体，如氩等的稀有气体或氮等。例如，作为第一热处理可以进行GRTA处理，其中将被处理物放在被加热的惰性气体气氛中，在加热几分钟后，将被处理物从该惰性气体气氛中取出。通过采用GRTA处理，可以在短时间内进行高温热处理。此外，即使是处理温度高于被处理物的耐热温度的条件，也可以采用GRTA处理。另外，也可以在处理时将惰性气体换为含有氧的气体。这是因为如下缘故通过在包含氧的气氛下进行第一热处理，可以降低因氧缺损而产生的能隙中的缺陷能级。另外，作为惰性气体气氛，优选采用以氮或稀有气体(氦、氖、氩等)为主要成分且不包含水、氢等的气氛。例如，将引入热处理装置中的氮或如氦、氖、氩等的稀有气体的纯度设定为6N(99. 9999%)以上，更优选为7N(99. 99999% )以上(即，将杂质浓度设定为Ippm 以下，优选为0. Ippm以下)。总之，通过进行第一热处理降低杂质，供应氧而填补氧缺陷，来形成i型(本征半导体)或无限趋近于i型的氧化物半导体层，可以得到具有极为优良的特性的晶体管。另外，因为上述热处理(第一热处理)具有去除氢及水等的作用，所以也可以将该热处理称为脱水化处理或脱氢化处理等。该脱水化处理或脱氢化处理也可以在形成氧化物半导体层144之后、在形成栅极绝缘层146之后或在形成栅电极之后等时机进行。此外，这种脱水化处理或脱氢化处理不限于一次，也可以进行多次。对氧化物半导体层144的蚀刻可以在上述热处理之前或在上述热处理之后进行。 此外，从元件的微型化的观点来看，优选采用干蚀刻，但是也可以采用湿蚀刻。蚀刻气体及蚀刻液可以根据被蚀刻材料适当地选择。另外，当元件中的泄漏等不成为问题时，也可以不将氧化物半导体层加工为岛状。在氧化物半导体层144与源电极14 、漏电极142b之间也可以设置用作源区及漏区的氧化物导电层作为缓冲层。作为氧化物导电层的形成方法，使用溅射法、真空蒸镀法(电子束蒸镀法等)、电弧放电离子电镀法、喷射法。作为这种氧化物导电层的材料，可以应用氧化锌、氧化锌铝、氧氮化锌铝、氧化锌镓等。将膜厚度适当地设定为50nm以上且300nm以下。另外，也可以使上述材料包含氧化硅。可以通过利用与源电极142a、漏电极142b相同的光刻工序加工氧化物导电层的形状。此外，在形成氧化物半导体层144的光刻工序中还使用相同的掩模加工该氧化物导电层的形状。通过在氧化物半导体层144与源电极142a、漏电极142b之间设置氧化物导电层作为源区和漏区设置，可以实现源区和漏区的低电阻化，并可以进行晶体管162的高速工作。此外，通过采用氧化物半导体层144、氧化物导电层、漏电极142b的结构，可以提高晶体管162的耐压性。作为源区及漏区而使用氧化物导电层是为了提高外围电路(驱动电路)的频率特性而有效的。这是因为与金属电极(钼或钨等)与氧化物半导体层的接触相比，金属电极(钼或钨等)与氧化物导电层的接触可以降低接触电阻的缘故。通过在氧化物半导体层与源电极层及漏电极层之间设置氧化物导电层，可以降低接触电阻，并可以提高外围电路 (驱动电路)的频率特性。接着，覆盖氧化物半导体层144地形成栅极绝缘层146(参照图12B)。栅极绝缘层146可以利用CVD法或溅射法等形成。此外，栅极绝缘层146优选包含氧化硅、氮化硅、氧氮化硅、氧化铝、氧化钽、氧化铪、氧化钇、硅酸铪(HfSixOyU > 0、y > 0))、添加有氮的硅酸铪(HfSixOyU > 0、y > 0))、添加有氮的铝酸铪(HfAlxOyU > 0、y > 0))等。此外，栅极绝缘层146既可以采用单层结构又可以采用叠层结构。此外，虽然对栅极绝缘层146的厚度没有特别的限制，但是当使半导体装置微型化时，优选将栅极绝缘层 146形成为较薄，以确保晶体管的工作。例如，当使用氧化硅时，可以将栅极绝缘层146形成为Inm以上且IOOnm以下，优选形成为IOnm以上且50nm以下。当如上那样将栅极绝缘层形成为较薄时，发生因隧道效应等而引起的栅极泄漏的问题。为了解决栅极泄漏的问题，优选将氧化铪、氧化钽、氧化钇、硅酸铪(HfSixOyU >0、 y > 0))、添加有氮的硅酸铪(HfSix0y(x > 0、y > 0))、添加有氮的铝酸铪(HfAlxOyU > 0、 y > 0))等高介电常数(high-k)材料用于栅极绝缘层146。通过将high-k材料用于栅极绝缘层146，不但可以确保电特性，而且还可以将栅极绝缘层146形成为较厚以抑制栅极泄漏。例如，氧化铪的介电常数为15左右，该数值比氧化硅的介电常数的3至4极为大。通过采用这种材料，容易得到换算为氧化硅时低于15nm，优选为2nm以上且IOnm以下的栅极绝缘层。另外，还可以采用包含high-k材料的膜与包含氧化硅、氮化硅、氧氮化硅、氮氧化硅、氧化铝等中的任一种的膜的叠层结构。此外，如栅极绝缘层146那样，作为与氧化物半导体层144接触的膜，优选使用氧化膜、氮化膜或金属氧化物膜，例如使用氧化硅、氮化硅、氧氮化硅、氮氧化硅等材料而形成。另外，也可以使用包含第13族元素和氧的材料而形成。作为包含第13族元素和氧的材料，例如有包含氧化镓、氧化铝、氧化铝镓及氧化镓铝中的一种或多种的材料等。在此，氧化铝镓是指含铝量(at. % )多于含镓量(at. % )的物质，氧化镓铝是指含镓量(at. % )等
22于或多于含铝量(at. % )的物质。金属氧化物膜可以通过使用上述材料以单层结构或叠层结构来形成。优选在形成栅极绝缘层146之后，在惰性气体气氛下或在氧气氛下进行第二热处理。热处理的温度为200°C以上且450°C以下，优选为250°C以上且350°C以下。例如，在氮气氛下以250°C进行1小时的热处理即可。通过进行第二热处理，可以降低晶体管的电特性的不均勻性。此外，当栅极绝缘层146包含氧时，其向氧化物半导体层144供应氧而填补该氧化物半导体层144的氧缺陷，从而可以形成i型(本征半导体)或无限趋近于i型的氧化物半导体层。另外，在本实施方式中，虽然在形成栅极绝缘层146后进行第二热处理，但是进行第二热处理的时机不局限于此。例如，也可以在形成栅电极后进行第二热处理。此外，既可以在第一热处理结束后接着进行第二热处理，又可以在第一热处理中兼并第二热处理或在第二热处理中兼并第一热处理。如上那样，通过采用第一热处理和第二热处理中的至少一方，可以使氧化物半导体层144尽量不包含其主要成分以外的杂质地进行高纯度化。接着，在栅极绝缘层146上形成栅电极148。栅电极148可以通过当在栅极绝缘层146上形成导电层后选择性地蚀刻该导电层来形成。成为栅电极148的导电层可以利用如溅射法等的PVD法或如等离子体CVD法等的 CVD法形成。详细内容与形成源电极14 或漏电极142b等的情况相同，可以参照有关内容。通过上述步骤，完成使用被高纯度化的氧化物半导体层144的晶体管162 (参照图 12C)。这种晶体管162具有截止电流被充分降低的特征。因此，通过将该晶体管用作写入用晶体管，可以长期保持电荷。接着，在栅极绝缘层146及栅电极148上形成绝缘层150(参照图12D)。绝缘层 150可以利用PVD法或CVD法等形成。此外，绝缘层150还可以使用包含氧化硅、氧氮化硅、 氮化硅、氧化铪、氧化铝等无机绝缘材料的材料以单层或叠层形成。另外，优选将低介电常数的材料或低介电常数的结构(多孔结构等)用于绝缘层 150。通过降低绝缘层150的介电常数，可以降低发生在布线或电极等之间的电容而实现工作的高速化。接着，在绝缘层150上与源电极14 重叠地形成电极152(参照图13A)。由于可以采用与栅电极148相同的方法及材料形成电极152，所以详细内容可以参照关于上述栅电极148的记载。通过上述步骤完成电容器164。接着，在绝缘层150及电极152上形成绝缘层154。在绝缘层150、绝缘层154中形成到达栅电极148的开口之后，在开口中形成电极170，在绝缘层巧4上形成与电极170 连接的布线171(参照图13B)。通过使用掩模等选择性地进行蚀刻来形成该开口。接着，在绝缘层巧4及布线171上形成绝缘层172。接着，在栅极绝缘层146、绝缘层150、绝缘层IM及绝缘层172中形成到达漏电极142b的开口之后，在开口中形成电极 156，在绝缘层172上形成与电极156连接的布线158(参照图13C)。通过使用掩模等选择性地进行蚀刻来形成该开口。与绝缘层150同样地可以采用PVD法或CVD法形成绝缘层IM及绝缘层172。此外，可以使用包含氧化硅、氧氮化硅、氮化硅、氧化铪、氧化铝等无机绝缘材料的材料以单层或叠层形成绝缘层1 及绝缘层172。另外，优选将低介电常数的材料或低介电常数的结构(多孔结构等)用于绝缘层巧4及绝缘层172。通过降低绝缘层巧4及绝缘层172的介电常数，可以降低发生在布线或电极等之间的电容而实现工作的高速化。另外，优选将上述绝缘层巧4及绝缘层172的表面形成为平坦。这是因为如下缘故通过将绝缘层1 及绝缘层172的表面形成为平坦，在使半导体装置微型化的情况等下，也可以在绝缘层巧4及绝缘层172上适当地形成电极或布线等。另外，绝缘层巧4及绝缘层172的平坦化可以利用CMP(化学机械抛光)等的方法进行。电极170及电极156例如可以在利用PVD法或CVD法等在包括开口的区域中形成导电层之后，利用蚀刻处理或CMP等方法去除上述导电层的一部分来形成。更具体而言，例如可以采用如下方法在包括开口的区域中通过PVD法形成薄的钛膜，并且通过CVD法形成薄的氮化钛膜，然后填充开口地形成钨膜。在此，通过PVD法形成的钛膜具有还原被形成面的氧化膜(自然氧化膜等)而降低与下部电极等(这里，漏电极142b)之间的接触电阻的功能。此外，后面形成的氮化钛膜具有抑制导电材料的扩散的阻挡功能。此外，也可以在形成使用钛或氮化钛等的阻挡膜之后，通过镀敷法形成铜膜。布线171及布线158通过在利用如溅射法等的PVD法或如等离子体CVD法等的CVD 法形成导电层之后将该导电层蚀刻为所希望的形状而形成。此外，作为导电层的材料，可以使用选自铝、铬、铜、钽、钛、钼及钨中的元素或以上述元素为成分的合金等。作为导电层的材料，还可以使用选自锰、镁、锆、铍、钕、钪中的一种或多种材料。详细内容与源电极14 等相同。另外，在上述工序结束后，还可以形成各种布线或电极等。布线或电极可以采用所谓镶嵌法、双镶嵌法等方法形成。通过上述工序可以制造出具有图9A和图9B所示的结构的半导体装置。在本实施方式所示的晶体管162中，由于氧化物半导体层144被高纯度化，所以其氢浓度为5X1019atoms/cm3以下，优选为5 X 1018atoms/cm3以下，更优选为5X1017atoms/ cm3以下。此外，氧化物半导体层144的载流子密度比一般硅片的载流子密度(IXlO1Vcm3 左右)小得多(例如，小于lX1012/cm3，更优选为小于USXlO^Vcm3)。并且，晶体管162 的截止电流也足够小。例如，室温(25°C )下的晶体管162的截止电流(在此，每单位沟道宽度(Iym)的值)为IOOzA (IzA (仄普托安培)为IXl(T21A)以下，优选为IOzA以下。通过使用这样被高纯度化且被本征化的氧化物半导体层144，容易充分降低晶体管162的截止电流。并且，通过使用这种晶体管162，可以获得能够极为长期保持存储内容的半导体装置。本实施方式所示的结构及方法等可以与其他实施方式所示的结构及方法等适当地组合来实施。实施方式4在本实施方式中示出可应用于本说明书所公开的半导体装置中的晶体管的例子。 对于可应用于本说明书所公开的半导体装置中的晶体管的结构没有特别的限制，例如可以采用具有顶栅结构或底栅结构的交错型及平面型等。另外，晶体管可以采用形成一个沟道形成区的单栅结构、形成两个沟道形成区的两栅(double gate)结构或形成三个沟道形成区的三栅结构。另外，还可以采用在沟道区的上及下隔着栅极绝缘层配置两个栅电极层的双栅(dual gate)型。图14A至图14D示出可以应用于本说明书所公开的半导体装置(例如，实施方式1 中的晶体管212)中的晶体管的截面结构的实例。图14A至图14D所示的晶体管虽然设置在绝缘层400上，但是，也可以设置在玻璃衬底等的衬底上。图14A所示的晶体管410是底栅结构的薄膜晶体管之一，且还将其称为反交错型
薄膜晶体管。晶体管410在绝缘层400上包括栅电极层401、栅极绝缘层402、氧化物半导体层 403、源电极层40 及漏电极层40恥。另外，设置有覆盖晶体管410并层叠在氧化物半导体层403的绝缘层407。在绝缘层407上还形成有绝缘层409。图14B所示的晶体管420是被称为沟道保护型(也称为沟道停止型)的底栅结构之一，且还将其称为反交错型薄膜晶体管。晶体管420在绝缘层400上包括栅电极层401、栅极绝缘层402、氧化物半导体层403、覆盖氧化物半导体层403的沟道形成区的用作沟道保护层的绝缘层427、源电极层 405a及漏电极层40 。另外，覆盖晶体管420地形成有绝缘层409。图14C所示的晶体管430是底栅型的薄膜晶体管，并且在具有绝缘表面的衬底的绝缘层400上包括栅电极层401、栅极绝缘层402、源电极层40 、漏电极层40 及氧化物半导体层403。另外，设置有覆盖晶体管430且与氧化物半导体层403接触的绝缘层407。 在绝缘层407上还形成有绝缘层409。在晶体管430中，在绝缘层400及栅电极层401上且与其接触而设置栅极绝缘层 402，在栅极绝缘层402上且与其接触而设置有源电极层40 、漏电极层40 。而且，在栅极绝缘层402、漏电极层40 以及漏电极层40 上设置有氧化物半导体层403。图14D所示的晶体管440是顶栅结构的薄膜晶体管之一。晶体管440在绝缘层400 上包括绝缘层437、氧化物半导体层403、源电极层40 、漏电极层40 、栅极绝缘层402以及栅电极层401。接触于源电极层40 、漏电极层40 地分别设置有布线层436a、布线层 436b，并且源电极层40 、漏电极层40 分别与布线层436a、布线层436b电连接。在将底栅结构的晶体管410、420、430设置在衬底上时，也可以将成为基底膜的绝缘膜设置在绝缘层400和栅电极层之间。基底膜具有防止来自绝缘层400的杂质元素的扩散的功能，并且使用选自氮化硅膜、氧化硅膜、氮氧化硅膜或氧氮化硅膜中的一种膜或多种膜的叠层结构形成。作为栅电极层401的材料，可以使用钼、钛、铬、钽、钨、铝、铜、钕、钪等的金属材料或以该金属材料为主要成分的合金材料，以单层或叠层形成栅电极层401。作为栅极绝缘层402，可以使用等离子体CVD法或溅射法等以氧化硅层、氮化硅层、氧氮化硅层、氮氧化硅层、氧化铝层、氮化铝层、氧氮化铝层、氮氧化铝层或氧化铪层的单层或叠层而形成。例如，作为第一栅极绝缘层，利用等离子体CVD法形成厚度为50nm以上200nm以下的氮化硅层(SiNy (y > 0))，且在第一栅极绝缘层上层叠用作第二栅极绝缘层的厚度为5nm以上300nm以下的氧化硅层(SiOx (x > 0))，来形成总厚度为200nm的栅极绝缘层。
作为用于源电极层405a、漏电极层40 的导电膜，例如使用选自Al、Cr、Cu、Ta、 Ti、Mo、W中的元素或以上述元素为成分的合金、组合上述元素的合金膜等。另外，还可以采用在Al、Cu等的金属层的下侧和上侧中的一方或双方层叠Ti、Mo、W等的高熔点金属层的结构。另外，可以通过使用添加有防止在Al膜中产生小丘或晶须的元素61力(1、&等)的 Al材料，来提高耐热性。如连接到源电极层40 、漏电极层40 的布线层436a、布线层436b那样的导电膜也可以使用与源电极层40 、漏电极层40 同样的材料。另外，作为成为源电极层40 、漏电极层40 (包括由与它们相同的层形成的布线层)的导电膜，也可以使用导电金属氧化物形成。作为导电金属氧化物，可以使用氧化铟 (In2O3)、氧化锡(SnO2)、氧化锌(ZnO)、氧化铟氧化锡合金(In2O3-SnO2,缩写为ΙΤ0)、氧化铟氧化锌合金(In2O3-^iO)或使这些金属氧化物材料包含氧化硅的材料。作为绝缘层407、绝缘层427及绝缘层437，典型地使用氧化硅膜、氧氮化硅膜、氧化铝膜或氧氮化铝膜等无机绝缘膜。绝缘层409可以使用氮化硅膜、氮化铝膜、氮氧化硅膜、氮氧化铝膜等无机绝缘膜。另外，也可以在绝缘层409上形成平坦化绝缘膜以减少因晶体管产生的表面凹凸。作为平坦化绝缘膜，可以使用聚酰亚胺、丙烯酸树脂、苯并环丁烯类树脂等的有机材料。 除了上述有机材料之外，还可以使用低介电常数材料(low-k材料)等。另外，也可以通过层叠多个由这些材料形成的绝缘膜，形成平坦化绝缘膜。另外，也可以在氧化物半导体层403与源电极层40 、漏电极层40 之间作为缓冲层设置用作源区及漏区的氧化物导电层。图15A和图15B示出在图14D所示的晶体管 440中设置氧化物导电层的晶体管441及晶体管442。图15A和图15B的晶体管441、晶体管442在氧化物半导体层403与源电极层 40 、漏电极层40 之间形成有用作源区及漏区的氧化物导电层40 及氧化物导电层 404b。图15A和图15B的晶体管441及晶体管442是其氧化物导电层40 、氧化物导电层 404b的形状根据制造工序不同的例子。在图15A所示的晶体管441中，形成氧化物半导体膜和氧化物导电膜的叠层，在同一光刻工序中加工氧化物半导体膜和氧化物导电膜的叠层来形成岛状的氧化物半导体层 403和氧化物导电膜。在氧化物半导体层及氧化物导电膜上形成源电极层40 、漏电极层 405b之后，将源电极层40 、漏电极层40 为掩模，对岛状的氧化物半导体膜进行蚀刻来形成成为源区及漏区的氧化物导电层40 及氧化物导电层404b。在图15B所示的晶体管442中，通过在氧化物半导体层403上形成氧化物导电膜， 在该氧化物导电膜上形成金属导电膜，在同一光刻工序中加工氧化物导电膜及金属导电膜，来形成氧化物导电层40 及氧化物导电层404b、源电极层40 以及漏电极层40 。另外，在用来加工氧化物导电层的形状的蚀刻处理时，适当地调整蚀刻条件(蚀刻材料的种类、浓度、蚀刻时间等)，以免氧化物半导体层受到过剩的蚀刻。作为氧化物导电层40 及氧化物导电层404b的形成方法，使用溅射法、真空蒸镀法(电子束蒸镀法等)、电弧放电离子电镀法、喷射法。作为氧化物导电层的材料，可以应用氧化锌、氧化锌铝、氧氮化锌铝、氧化锌镓等。另外，也可以在上述材料中包含氧化硅。
当作为源区和漏区将氧化物导电层设置在氧化物半导体层403与源电极层40fe、 漏电极层40 之间时，可以实现源区和漏区的低电阻化，并且晶体管441、442可以进行高
速工作。另外，通过采用氧化物半导体层403、氧化物导电层40 及氧化物导电层404b、源电极层40 及漏电极层40 的结构，可以提高晶体管441及晶体管442的耐压性。本实施方式可以与其他实施方式所记载的结构适当地组合而实施。实施方式5参照图16A至图16C说明在上述实施方式1至4中可以用于晶体管的半导体层的氧化物半导体层的一个方式。本实施方式的氧化物半导体层具有在第一结晶氧化物半导体层上包括比第一结晶氧化物半导体层厚的第二结晶氧化物半导体层的叠层结构。在绝缘层400上形成绝缘层437。在本实施方式中，作为绝缘层437，利用PCVD法或溅射法，形成厚度为50nm以上且600nm以下的氧化物绝缘层。例如，可以使用选自氧化硅膜、氧化镓膜、氧化铝膜、氧氮化硅膜、氧氮化铝膜或氮氧化硅膜中的一层或叠层。接着，在绝缘层437上形成厚度为Inm以上且IOnm以下的第一氧化物半导体膜。 作为第一氧化物半导体膜的形成方法，利用溅射法，将该利用溅射法的成膜时的衬底温度设定为200°C以上且400°C以下。在本实施方式中，在如下条件下形成厚度为5nm的第一氧化物半导体膜使用金属氧化物靶材(In-Ga-Si-O类金属氧化物靶材(In2O3 Ga2O3 ZnO = 1 1 2 [摩尔数比])；衬底与靶材之间的距离为170mm ；衬底温度为250°C ；压力为0. 4Pa ；直流(DC)电源为0. 5kff ；在只有氧、只有氩或氩及氧气氛下进行成膜处理。接着，将配置衬底的处理室的气氛为氮或干燥空气，并进行第一加热处理。将第一加热处理的温度设定为400°C以上且750°C以下。通过第一加热处理形成第一结晶氧化物半导体层450a (参照图16A)。依据第一加热处理的温度，通过第一加热处理，从膜表面开始晶化，从膜表面向膜内部进展结晶成长，而可以得到具有C轴取向的结晶。通过第一加热处理，许多锌和氧集中在膜表面，上表面为六角形的包括锌和氧的石墨烯型的二维结晶在最外表面上以一层或多个层形成，其向膜厚度方向生长并重叠而成为叠层。在上升加热处理的温度时，从表面到内部，然后从内部到底部进展结晶成长。通过第一加热处理，将氧化物绝缘层的绝缘层437中的氧扩散到与第一结晶氧化物半导体层450a的界面或其附近(离界面士5nm以内)，减少第一结晶氧化物半导体层的氧缺陷。从而，用作基底绝缘层的绝缘层437优选在膜中(块中)、第一结晶氧化物半导体层450a与绝缘层437的界面中的至少一处存在超过化学计量比的含量的氧。接着，在第一结晶氧化物半导体层450a上形成厚于IOnm的第二氧化物半导体膜。 作为第二氧化物半导体膜的形成方法利用溅射法，将该成膜时的衬底温度设定为200°C以上且400°C以下。通过将成膜时的衬底温度设定为200°C以上且400°C以下，在与第一结晶氧化物半导体层的表面上接触而形成的氧化物半导体层中产生前驱体(precursor)的排列，可以实现所谓的秩序性。在本实施方式中，在如下条件下形成厚度为25nm的第二氧化物半导体膜使用金
27属氧化物靶材(In-Ga-Si-O类金属氧化物靶材(In2O3 Ga2O3 ZnO = 1 1 2 [摩尔数比])；衬底与靶材之间的距离为170mm ；衬底温度为400°C ；压力为0. 4Pa ；直流(DC)电源为0. 5kff ；在只有氧、只有氩或氩及氧气氛下进行成膜处理。接着，将配置衬底的处理室的气氛为氮气氛下、氧气氛下或氮和氧的混合气氛下， 并进行第二加热处理。将第二加热处理的温度设定为400°C以上且750°C以下。通过第二加热处理形成第二结晶氧化物半导体层450b (参照图16B)。通过在氮气氛下、氧气氛下或氮和氧的混合气氛下进行第二加热处理，实现第二结晶氧化物半导体层450b的高密度化及减少缺陷数。通过第二加热处理，以第一结晶氧化物半导体层450a为晶核，向膜厚度方向，即从底部向内部进展结晶成长，形成第二结晶氧化物半导体层450b。另外，优选在不接触大气的状态下连续进行从绝缘层437的形成到第二加热处理的工序。从绝缘层437的形成到第二加热处理的工序进行在控制为几乎不包含氢及水分的气氛(惰性气氛、减压气氛、干燥空气气氛等)下，例如，利用水分为露点_40°C以下，优选为露点-50°C以下的干燥氮气氛。接着，对包括第一结晶氧化物半导体层450a和第二结晶氧化物半导体层450b 的氧化物半导体叠层进行加工来形成包括岛状的氧化物半导体叠层的氧化物半导体层 453(参照图16C)。在附图中，以虚线表示第一结晶氧化物半导体层450a与第二结晶氧化物半导体层450b之间的界面而说明氧化物半导体叠层，但是不是存在有明确的界面，而是为了易懂说明图示的。通过在氧化物半导体叠层上形成所希望的形状的掩模之后对该氧化物半导体叠层进行蚀刻，可以进行氧化物半导体叠层的加工。可以利用光刻工序等的方法形成上述掩模。或者，也可以利用喷墨法等的方法形成掩模。此外，氧化物半导体叠层的蚀刻方法可以采用干蚀刻或湿蚀刻。当然，也可以组合干蚀刻和湿蚀刻而使用。另外，根据上述制造方法来得到的第一结晶氧化物半导体层450a及第二结晶氧化物半导体层450b的特征之一是具有C轴取向。但是，第一结晶氧化物半导体层450a及第二结晶氧化物半导体层450b不是具有单晶结构，又不是具有非晶结构，是包括具有C轴取向的结晶(CAxis Aligned Crystal ；也称为CAAC)的氧化物。另外，第一结晶氧化物半导体层450a及第二结晶氧化物半导体层450b的一部分具有晶粒界面。为了得到CAAC在氧化物半导体膜的堆积初期阶段形成六方晶的结晶且以该结晶为晶种进行结晶成长是重要的。为此，将衬底加热温度设定为100°C至500°C，优选为200°C 至400°C，更优选为250°C至300°C。此外，除了上述条件之外，还在高于成膜时的衬底加热温度的温度下对堆积的氧化物半导体膜进行热处理，可以修复包含在膜中的微小缺陷或叠层界面的缺陷。此外，第一及第二结晶氧化物半导体层包括至少具有Si的氧化物材料，即具有四元金属氧化物的h-Al-Ga-Si-O类材料、In-Sn-Ga-Si-O类材料、三元金属氧化物的 h-Ga-Si-O 类材料、In-Al-Zn-O 类材料、In-Sn-Zn-O 类材料、Sn-Ga-Zn-O 类材料、 Al-Ga-Zn-O类材料、Sn-Al-Si-O类材料、二元金属氧化物的h-Zn-O类材料、Sn-Si-O类材料、Al-Si-O类材料、Si-Mg-O类材料、Si-O类材料等。另外，也可以使用i-Ga-Zn-O 类材料、In-Ga-B-Zn-O类材料、In-B-Zn-O类材料。此外，也可以使上述材料包含Si02。在此，例如，In-Ga-Si-O类材料是指具有铟( )、镓(( )、锌(Zn)的氧化物膜，并对其组成比并没有限制。此外，也可以包含In、Ga及Si以外的元素。另外，不局限于在第一结晶氧化物半导体层上形成第二结晶氧化物半导体层的双层结构，也可以在形成第二结晶氧化物半导体层之后，反复进行用来形成第三结晶氧化物半导体层的成膜和加热处理的步骤，形成三层以上的叠层结构。可以将包括使用上述制造方法形成的氧化物半导体叠层的氧化物半导体层453 适当地用于可应用于本说明书所公开的半导体装置的晶体管(例如，实施方式1中的晶体管212、实施方式2中的晶体管312)。另外，电场不从氧化物半导体层的一方的面向另一方的面施加，此外，电流不沿着氧化物半导体叠层的厚度方向(从一方的面流到另一方的面的方向，具体地，图16C中的上下方向流过)。由于实现电流主要流在氧化物半导体叠层的界面的晶体管结构，即使对晶体管进行光照射或施加BT压力，也抑制或减少晶体管特性的劣化。通过将使用氧化物半导体层453那样的第一结晶氧化物半导体层和第二结晶氧化物半导体层的叠层用于晶体管，可以实现具有稳定的电特性且可靠性高的晶体管。本实施方式可以与其他实施方式所记载的结构适当地组合而实施。实施方式6在本实施方式中，使用图17A至图17F说明将上述实施方式所说明的半导体装置应用于电子设备的情况。在本实施方式中，对将上述半导体装置应用于计算机、移动电话机 (也称为手机、移动电话装置)、便携式信息终端(也包括便携式游戏机、声音再现装置等)、 数码相机、数码摄像机、电子纸、电视装置(也称为电视或电视接收机)等电子设备的情况进行说明。图17A示出笔记本型个人计算机，该笔记本个人计算机包括框体701、框体702、显示部703、键盘704等。在框体701及框体702中的至少一个中设置有上述实施方式所示的半导体装置。因此，可以实现能够长期保持存储内容，其写入及读出信息的速度较快，而且信息的写入及读出的可靠性高的笔记本型个人计算机。图17B示出便携式信息终端(PDA)，其主体711包括显示部713、外部接口 715及操作按钮714等。此外，它还包括用来操作便携式信息终端的触摸笔712等。在主体711 中设置有上述实施方式所示的半导体装置。因此，可以实现能够长期保持存储内容，其写入及读出信息的速度较快，而且信息的写入及读出的可靠性高的便携式信息终端。图17C示出安装有电子纸的电子书阅读器720，该电子书阅读器包括两个框体，即框体721和框体723。框体721设置有显示部725，并且框体723设置有显示部727。框体 721和框体723由轴部737彼此连接，并且可以以该轴部737为轴进行开闭动作。此外，框体721包括电源731、操作键733及扬声器735等。在框体721和框体723中的至少一个中设置有上述实施方式所示的半导体装置。因此，可以实现能够长期保持存储内容，其写入及读出信息的速度较快，而且信息的写入及读出的可靠性高的电子书阅读器。图17D示出移动电话机，该移动电话机包括两个框体，即框体740和框体741。再者，框体740和框体741滑动而可以从如图17D所示那样的展开状态变成重叠状态，因此可以实现适于携带的小型化。此外，框体741包括显示面板742、扬声器743、麦克风744、操作键745、定位装置746、照相用透镜747以及外部连接端子748等。此外，框体740包括对移动电话机进行充电的太阳能电池单元749和外部存储器插槽750等。此外，天线被内置在框体741中。在框体740和框体741中的至少一个中设置有上述实施方式所示的半导体装置。因此，可以实现能够长期保持存储内容，其写入及读出信息的速度较快，而且信息的写入及读出的可靠性高的移动电话机。图17E示出数码摄像机，该数码相机包括主体761、显示部767、取景器部分763、操作开关764、显示部765以及电池766等。在主体761中设置有上述实施方式所示的半导体装置。因此，可以实现能够长期保持存储内容，其写入及读出信息的速度较快，而且信息的写入及读出的可靠性高的数码摄像机。图17F示出电视装置770，该电视装置包括框体771、显示部773以及支架775等。 可以使用框体771所具有的开关、遥控操作机780来进行电视装置770的操作。框体771及遥控操作机780中设置有上述实施方式所示的半导体装置。因此，可以实现能够长期保持存储内容，其写入及读出信息的速度较快，而且信息的写入及读出的可靠性高的电视装置。如上所述，根据本实施方式的电子设备安装有根据上述实施方式的半导体装置。 因此，可以实现能够长期保持存储内容，其写入及读出信息的速度较快，而且信息的写入及读出的可靠性高的电子设备。
权利要求
1.一种半导体装置，包括包括第一晶体管、第二晶体管及电容器的存储单元，其中所述第一晶体管的第一栅极端子与所述电容器电连接，所述第一晶体管的第一源极端子与位线电连接，所述第一晶体管包括半导体衬底，并且所述第二晶体管的第二栅极端子与氧化物半导体用字线电连接， 所述第二晶体管的第二源极端子与氧化物半导体用位线电连接，所述第二晶体管的第二漏极端子与所述第一晶体管的所述第一栅极端子电连接，所述第二晶体管包括氧化物半导体层；包括具有第三源极端子、第三漏极端子、第三栅极端子以及第四栅极端子的双栅驱动的电阻元件，其中所述第三源极端子及所述第三栅极端子与电源电压被输入的端子电连接，且所述第三漏极端子与所述位线电连接；输出基准电位的基准电位电路；与所述基准电位电路及所述位线电连接的电位比较电路，该电位比较电路对所述基准电位电路所输出的所述基准电位与所述位线的电位进行比较；以及与所述电位比较电路电连接的控制电路，其中所述电位比较电路的输出电位施加到电源控制电路部及状态转换电路部，其中，所述状态转换电路部与所述电源控制电路部的输入部及所述电阻元件的所述第四栅极端子电连接，且对所述第四栅极端子施加电位，并且，所述电源控制电路部与所述氧化物半导体用位线电连接，且对所述氧化物半导体用位线施加电位。
2.根据权利要求1所述的半导体装置，其中所述基准电位电路为输出各个电位的多个基准电位电路。
3.根据权利要求1所述的半导体装置，其中所述半导体衬底为单晶半导体衬底。
4.根据权利要求1所述的半导体装置，其中所述半导体衬底包含硅。
5.根据权利要求ι所述的半导体装置，其中所述氧化物半导体层为包含h、fe及ai的氧化物半导体材料。
全文摘要
所公开的发明的一个方式的目的之一是提供一种即使没有电力供应也能够保持存储内容并对写入次数也没有限制的具有新结构的半导体装置。所公开的发明的一个方式的目的之一是缩小电路规模并提高写入、读出的可靠性。在对使用包含氧化物半导体层的晶体管的存储单元进行验证工作及读出时，通过将显示不同的阈值电压的双栅驱动的晶体管用作电阻元件，可以仅使用一系统的基准电位电路实现稳定的验证工作及读出工作。
文档编号G11C16/10GK102403040SQ20111027811
公开日2012年4月4日 申请日期2011年9月9日 优先权日2010年9月10日
发明者镰田康一郎 申请人:株式会社半导体能源研究所