快闪存储器件及其字线电压生成方法

专利名称：快闪存储器件及其字线电压生成方法
技术领域：
这里描述的发明构思涉及半导体存储器件，更具体地，涉及快闪存储器件及其字线电压生成方法。
背景技术：
半导体存储器件可以分类为易失性半导体存储器件和非易失性半导体存储器件。 易失性半导体存储器件可以高速执行读和写操作，同时当器件断电时存储在其中的内容会丢失。非易失性半导体存储器件即使在断电时也可以保留其中存储的内容。由于这个原因， 非易失性半导体存储器件可以用于存储不管器件是通电还是断电都将要保留的内容。非易失性半导体存储器件可以包括掩模只读存储器(mask read-only memory, MR0M)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM (EEPROM)等等。快闪存储器件可以是典型的非易失性存储器件。快闪存储器件可以广泛用作诸如计算机、蜂窝电话、PDA、数码相机、摄录一体机、话音记录器、MP3播放器、手持PC、游戏机、 传真机、扫描仪、打印机等等的信息装置中的话音和图像存储介质。这种信息装置分别可以被用作主机。近来随着对高集成度存储器件的需求日益增加，在存储单元中存储多比特数据的多比特存储器件变得越来越普遍。

发明内容
在本发明构思的实施例中，一种快闪存储器的字线电压生成方法包括使用正电压生成器生成编程电压；使用负电压生成器生成与多个负数据状态相对应的多个负编程验证电压；以及使用所述正电压生成器生成与至少一个或多个状态相对应的至少一个或多个编程验证电压。其中，生成多个负编程验证电压包括生成第一负验证电压，放电负电压生成器的输出使其变得高于第一负验证电压，以及执行负电荷泵浦(charge pumping)操作直到负电压生成器的输出达到第二负验证电压电平。在本发明构思的另一实施例中，一种快闪存储器的字线电压生成方法包括使用负电压生成器生成与多个负数据状态相对应的多个负读取电压；以及使用低电压生成器生成与至少一个或多个正数据状态相对应的至少一个或多个正读取电压。其中，生成多个负读取电压包括生成第一负读取电压，放电负电压生成器的输出以使其变得高于第一负读
8取电压，以及执行负电荷泵浦操作直到负电压生成器的输出达到第二负读取电压电平。在本发明构思的另一实施例中，一种快闪存储器的字线电压生成方法包括经由负电压泵的负电荷泵浦生成第一负电压；放电负电压泵的输出；将负电压泵的放电输出与作为目标负电压的第二负电压比较；以及如果负电压泵的放电输出高于第二负电压，则激活负电荷泵浦以生成第二负电压，其中，激活负电压泵的负电荷泵浦直到负电压泵的放电输出与第二负电压相同或低于第二负电压。在本发明构思的另一实施例中，一种快闪存储器件包括存储单元阵列，其包括布置在多个字线与多个位线交叉处的多个快闪存储单元；电压生成单元，其被配置为生成多个将被施加到字线的字线电压；以及控制逻辑，其被配置为控制电压生成单元的电压生成操作，其中，所述电压生成单元包括负电压生成器，其被配置为生成第一负电压，放电第一负电压，以及执行负电荷泵浦直到生成高于第一负电压的第二负电压。在本发明构思的另一实施例中，一种快闪存储器件包括存储单元阵列，其包括布置在多个字线与多个位线交叉处的多个快闪存储单元；正电压生成器，其被配置为生成将被施加到被选字线的正高电压以及与至少一个或多个数据状态相对应的至少一个或多个正低电压；负电压生成器，其被配置为生成与多个负数据状态相对应的、且将被施加到被选字线的多个负电压；以及控制逻辑，其被配置为控制正电压生成器和负电压生成器，其中， 当在生成低于第二负电压的第一负电压之后生成第二负电压时，负电压生成器放电负电压生成器的输出以便使其变得高于第二负电压，且执行负电荷泵浦直到负电压生成器的输出达到第二负电压。在本发明构思的另一实施例中，一种数据存储设备包括与多个通道连接的多个快闪存储器；以及控制器，其被配置为经由相应通道控制所述多个快闪存储器中的每一个的读取、写入和擦除操作。其中，所述多个快闪存储器中的每一个包括存储单元阵列，其包括布置在多个字线与多个位线交叉处的多个快闪存储单元；电压生成单元，其被配置为生成将被施加到字线的多个字线电压；以及控制逻辑，其被配置为控制电压生成单元的电压生成操作，其中，所述电压生成单元包括负电压生成器，其被配置为生成第一负电压，放电第一负电压，以及经由负电荷泵浦生成第二负电压。在本发明构思的另一实施例中，一种快闪存储器件的字线电压生成方法包括使用正电压生成器生成编程电压；使用负电压生成器生成多个负编程验证电压；以及使用正电压生成器生成至少一个或多个正编程验证电压。其中，生成多个负编程验证电压包括在生成具有低电平的负编程验证电压之前生成具有高电平的负编程验证电压。在本发明构思的另一实施例中，一种快闪存储器件的字线电压生成方法包括生成编程电压；生成第一负编程验证电压；生成与至少一个数据状态相对应的至少一个正编程验证电压；以及生成第二负编程验证电压。在本发明构思的另一实施例中，一种快闪存储器件包括存储单元阵列，其包括布置在多个字线与多个位线交叉处的多个快闪存储单元；电压生成单元，其被配置为生成将被施加到所述字线的多个字线电压；以及控制逻辑，其被配置为控制电压生成单元的电压生成操作，其中，所述电压生成单元顺序地生成从具有最高电平的负字线电压到具有最低电平的负字线电压的多个负字线电压。根据本发明构思的另一实施例的快闪存储器件包括存储单元阵列，其包括布置在多个字线与多个位线交叉处的多个快闪存储单元；电压生成单元，其被配置为生成将被施加到所述字线的多个字线电压；以及控制逻辑，其被配置为控制电压生成单元的电压生成操作，其中，所述电压生成单元在编程验证操作期间依次生成负字线电压和正字线电压。根据本发明构思的另一实施例的快闪存储器的字线电压生成方法包括经由负电压生成器的负电荷泵浦生成第一负验证电压；在第一放电时间期间放电负电压生成器的输出；以及在第一放电时间之后经由负电压生成器的负电荷泵浦生成第二负验证电压，其中， 根据第一负验证电压与第二负验证电压之间的电压差确定所述第一放电时间。在本发明构思的另一实施例中，一种包括负电压生成器的快闪存储器件的验证电压生成方法包括经由负电压生成器生成第一负验证电压；在第一放电时间期间放电负电压生成器的输出；经由负电压生成器生成高于第一负验证电压的第二负验证电压；在第二放电时间期间放电负电压生成器的输出；以及经由负电压生成器生成高于第二负验证电压的第三负验证电压。在本发明构思的另一实施例中，一种快闪存储器的验证电压生成方法包括经由负电压生成器的负电荷泵浦操作生成第一负验证电压；以及生成高于第一负验证电压的第二负验证电压而无需负电荷泵浦操作，其中根据负电压生成器的放电来建立(set up)所述第二负验证电压。根据本发明构思的另一实施例，一种包括正电压生成器和负电压生成器的快闪存储器件的验证电压生成方法包括使用负电压生成器生成负验证电压；将负电压生成器的输出放电到地电平；以及经由正电压生成器的正电荷泵浦操作生成正验证电压。在本发明构思的另一实施例中，一种快闪存储器件包括存储单元阵列，其包括布置在多个字线与多个位线交叉处的多个快闪存储单元；电压生成单元，其被配置为生成将被施加到所述字线的多个字线电压；以及控制逻辑，其被配置为控制电压生成单元的电压生成操作，其中，所述电压生成单元在放电时间期间放电第一负电压，然后生成高于第一负电压的第二负电压，并且其中，所述放电时间根据第一负电压与第二负电压之间的电压差来确定。在本发明构思的另一实施例中，一种数据存储设备包括与多个通道连接的多个快闪存储器；以及控制器，其被配置为经由相应通道控制所述多个快闪存储器中的每一个的读取、写入和擦除操作。其中，所述多个快闪存储器中的每一个包括存储单元阵列，其包括布置在多个字线与多个位线交叉处的多个快闪存储单元；电压生成单元，其被配置为生成将被施加到所述字线的多个字线电压；以及控制逻辑，其被配置为控制电压生成单元的电压生成操作，其中，所述电压生成单元包括负电压生成器，并且其中，当生成第一负电压、然后生成高于第一负电压的第二负电压时，所述负电压生成器在根据第一负电压与第二负电压之间的电压差确定的放电时间期间放电电压生成单元的输出端，然后生成第二负电压。


从参照以下附图的下述描述中，上述及其他目的和特征将变得清楚，其中，除非另行说明，否则在不同附图中相似的附图标记始终指代相似的部件。附图中图1是示出根据本发明构思的示范性实施例的快闪存储器件的框图2是示出根据本发明构思的示范性实施例的在图1中示出的存储单元阵列的示图；图3是示出在图1中示出的负电压生成器的框图；图4是示出在图3中示出的负电压检测器74的电路图；图5是示出在图3中示出的用于字线的负电压生成器的框图；图6是示出根据本发明构思的另一示范性实施例的在图3中示出的负电压生成器的框图；图7和图8是示出每单元存储3比特数据的多比特快闪存储器件的阈值电压分布的示图；图9是示出当一些存储单元的阈值电压分布在负电压区域时的阈值电压分布、验证电压和读取电压的示图；图10是用于描述使用图9中的验证电压的编程操作的示图；图11是用于描述根据本发明构思的示范性实施例的负电压生成方法的流程图；图12和图13是示出根据负电压生成方法生成的负电压的波形的示图；图14是示出当一些存储单元的阈值电压分布在负电压区域时的阈值电压分布、 验证电压和读取电压的示图；图15是用于描述生成第一到第七验证电压Vvfyl到Vvfy7的方法的示图，其中第一到第七验证电压Vvfyl到Vvfy7每一个对应于图14中示出的编程状态STO到ST7 ；图16是用于描述根据本发明构思的示范性实施例的负电压生成方法的流程图；图17和图18是示出根据负电压生成方法生成的负电压的波形的示图；图19是示出当一些存储单元的阈值电压分布在负电压区域时的阈值电压分布、 验证电压和读取电压的示图；图20是示出与编程状态STO到ST7相关联的第一到第七预验证电压Vvfy 1_C到 Vvfy7_C和第一到第七主验证电压Vvfy 1_F到Vvfy7_F的示图；图21是用于描述根据本发明构思的示范性实施例的字线电压生成方法的示图；图22是用于描述根据本发明构思的另一示范性实施例的字线电压生成方法的示图；图23是用于描述图22中示出的第一验证电压Vvfyl和第二验证电压Vvfy2的示图；图M是根据本发明构思的示范性实施例的存储单元阵列的透视图；图25是根据本发明构思的另一示范性实施例的存储单元阵列的透视图；图沈是示出根据本发明构思的示范性实施例的包括快闪存储器件的数据存储设备的框图；图27是示出根据本发明构思的另一示范性实施例的数据存储设备的框图；图观是示出根据本发明构思的另一示范性实施例的数据存储设备的框图；以及图四是示出根据本发明构思的示范性实施例的包括快闪存储器件的计算系统的框图。
具体实施例方式
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现在将参照附图更全面地描述本发明构思，附图中示出了本发明构思的实施例。 但是，本发明构思可以以多种不同形式来实现，并且不应理解为局限于此处阐述的实施例。 相反地，提供这些实施例是为了使本公开更加充分和完整，并且全面地向本领域技术人员传达本发明构思的范围。在附图中，为了清楚起见，层和区域的尺寸和相对尺寸可能被放大。相似的附图标记始终指代相似的元件。将理解到，尽管此处可能使用词语第一、第二、第三等来描述不同的元件、组件、区域、层和/或部件，但这些元件、组件、区域、层和/或部件不应受到这些词语的限制。这些词语仅仅用于将一个元件、组件、区域、层或部件与另一个元件、组件、区域、层或部件区分开来。因而，下面讨论的第一元件、组件、区域、层或部件也可以称为第二元件、组件、区域、 层或部件，而不会脱离本发明构思的教导。为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等
等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下” 或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示范性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。此处使用的术语仅仅是为了描述特定实施例，并非意图限定本发明构思。此处使用的单数形式“一”、“该”意图也包括复数形式，除非上下文明确给出相反指示。还将理解到，当本说明书中使用术语“包括”和/或“包含”时，其表明存在所述的特征、整体、步骤、操作、元件和/或组件，但是不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、 组件和/或它们的组合。此处使用的词语“和/或”包括相关的所列项目中的任何一个或其中的一个或多个的全部组合。将理解到，当元件或层被称为在另一元件或层“上”，或者“连接到”、“耦合到”或 “邻近”另一元件或层时，其可以直接在所述另一元件或层“上”，或者直接连接到、耦合到或邻近所述另一元件或层，或者也可以存在居间的元件或层。相反，当元件被称为“直接”在另一元件或层“上”、或“直接连接到”、“直接耦合到”或“紧邻”另一元件或层时，不存在居间的元件或层。除非另外定义，否则此处使用的所有术语(包括技术术语和科学术语)所具有的含义与本发明构思所属技术领域内的普通技术人员所通常理解的含义相同。还将理解，术语，如通常使用的词典中定义的那些术语，应该被解释为所具有的含义与它们在相关领域和/或本说明书的上下文中的含义一致，而不应理想化地或过分形式化地对其进行解释， 除非此处明确地如此定义。图1是示出根据本发明构思的示范性实施例的快闪存储器件的框图。图2是示出根据本发明构思的示范性实施例的图1中的存储单元阵列的示图。参照图1，快闪存储器件100可以包括存储单元阵列110、行译码器120、列译码器 130、读/写电路140、电压生成单元170、电压选择开关180和控制逻辑190。
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存储单元阵列110可以经由字线WL与行译码器120连接并经由位线BL与读/写电路140连接。存储单元阵列110可以包括按照多个行(或字线)和多个列(或位线)排列的存储单元。存储单元阵列110中的多个存储单元可以构成多个存储块。在图2中示范性地示出了一个存储块。每个存储块内的存储单元可以被排列成具有如图2所示的NAND 串结构或NOR结构(未示出)。参照图2，每个存储块可以包括分别与位线BLO到BLm-I连接的多个单元串(或者 NAND串)111。每个单元串111可以包括至少一个串选择晶体管SST、多个存储单元MCO到 MCn-I以及至少一个地选择晶体管GST。在每个单元串111中，串选择晶体管SST的漏极可以与相应的位线耦合，并且地选择晶体管GST的源极可以与公共源极线CSL耦合。在每个单元串111中，存储单元MCO到MCn-I可以串联连接在串选择晶体管SST的源极与地选择晶体管GST的漏极之间。存储单元MCO到MCn-I可以被配置为分别存储N比特数据信息(N是1或更大的整数)。存储单元MCO到MCn-I可以通过将电荷注入到其电荷存储层中来存储比特信息。在示范性实施例中，存储单元MCO到MCn-I可以分别使用被绝缘膜包围的导电浮栅作为电荷存储层。在另一示范性实施例中，存储单元MCO到MCn-I可以使用诸如Si3N4、Al203、HfAW、 HfSiO等等的绝缘膜作为电荷存储层。使用诸如Si3N4、A1203、HfAlO、HfSiO等等的绝缘膜作为电荷存储层的快闪存储器件可以称作电荷捕获型快闪(charge trap flash，CTF)存储器。如下所述的快闪存储器件100的特征可以适用于使用导电浮栅作为电荷存储层的快闪存储器件和使用绝缘膜作为电荷存储层的CTF存储器两者。此外，存储单元阵列110可以被配置为具有包括以多层方式堆叠的多个单元阵列的堆叠闪存结构、无源漏(source-drain free)闪存结构、针型(pin-type)闪存结构、三维 (或垂直型)闪存结构等等。在图2中，示范性地示出了快闪存储器件100由NAND型快闪存储器件形成的情况。然而，本发明构思不局限于此。例如，快闪存储器件100的特征可以适用于NAND型快闪存储器件、NOR型快闪存储器件、包括至少两种类型存储器件的混合快闪存储器件、其中嵌入了控制器的快闪存储器等等。如图2所示，同一行中的存储单元的控制栅极可以共同与相应字线耦合。串选择晶体管SST可以通过经由串选择线SSL施加的电压来控制，并且地选择晶体管GST可以通过经由地选择线GSL施加的电压来控制。存储单元MCO到MCn-I可以通过经由相应字线 WLO到WLn-I施加的电压来控制。与字线mi)到WLn-I中的每一个连接的存储单元可以存储与页、小于页的子页、或多页相对应的数据。NAND型快闪存储器件的读取和编程操作可以以一页或多页为单位来执行。根据情况需要，读取和编程操作可以按照子页来执行。NAND型快闪存储器件的擦除操作可以按照由多个页形成的块来进行。返回到图1，控制逻辑190可以控制快闪存储器件100的与编程、读取和擦除操作相关的总体操作。根据操作模式，电压生成单元170可以被配置为生成将被供应给字线的字线电压和将被供应给存储体(bulk)(例如，阱区域)的电压。众所周知，可以在存储体， 即阱区域处形成存储单元。电压生成单元170可以响应于控制逻辑190的控制而操作。电压生成单元170可以包括高电压生成器171、低电压生成器173和负电压生成器175。高电压生成器171可以被配置为响应于控制逻辑190的控制生成驱动快闪存储器件 100所需的正高电压。从高电压生成器171生成的正高电压可以在编程操作时被用作编程电压Vpgm、通过电压Vpass等等。低电压生成器173可以被配置为响应于控制逻辑190的控制生成驱动快闪存储器件100所需的正低电压。从低电压生成器173生成的正低电压可以在编程或读取操作时被用作读取电压Vrd、验证电压Vvfy、解耦电压(decoupling voltage)、阻塞电压(blocking voltage)等。在本实施例中，在命令输入完成之后可以执行低电压生成器173的正泵浦操作，并且可以通过使用多个电阻器对正泵浦结果分压来调节从低电压生成器173生成的读取电压Vrd、验证电压Vvfy、解耦电压、阻塞电压等等的电平。在这种情况下，可以使用调整码(trim code)来控制正字线电压，以便输出所需电平。负电压生成器175可以被配置为根据控制逻辑190的控制生成驱动快闪存储器件 100所需的负电压。从负电压生成器175生成的负电压可以在编程或读取操作时被用作读取电压Vrd、验证电压Vvfy、解耦电压、阻塞电压等等。从负电压生成器175生成的负电压可以供应给在其中形成存储单元的存储体(例如，阱区域)。以下，可以将施加到字线的用于驱动快闪存储器件100的电压称为字线电压。高电压生成器171和低电压生成器173的输出可以传送到电压选择开关180，并且负电压生成器175的输出可以传送到电压选择开关180和行译码器120。这里，高电压生成器171和低电压生成器173可以用一个电压生成器来实现。在这种情况下，由于高电压生成器171和低电压生成器173生成正电压，因此它们可以用正电压生成器来表示。也就是说，电压生成单元170可以由正电压生成器(171和17 以及负电压生成器175形成。行译码器120可以与电压选择开关180和存储单元阵列110耦合。行译码器120 可以被配置为响应于控制逻辑190的控制而操作。行译码器120可以译码从外部设备接收的行地址X-ADDR。行译码器120可以根据行地址X-ADDR的译码结果选择字线WL。行译码器120可以将电压选择开关180的输出传送到被选字线和未选字线。电压选择开关180可以与电压生成单元170、行译码器120和控制逻辑190耦合。 电压选择开关180可以响应于控制逻辑190的控制选择电压生成单元170的输出电压之一。可以将电压选择开关180选择的电压经由行译码器120供应给相应的字线ffL。在本实施例中，电压选择开关180可以使用晶体管作为开关元件或传输门 (transfer gate)。例如，电压选择开关180可以使用场效应晶体管FET作为开关元件或传输门。如果根据控制逻辑190的控制选择了负电压生成器175的输出，则电压选择开关 180可以将负电压生成器175生成的负电压传送到行译码器120。可以用来自负电压生成器175的负电压偏置电压选择开关180和行译码器120的阱区域，以便经由场效应晶体管将负电压传送给行译码器120。如果去激活，则负电压生成器175可以响应于控制逻辑190的控制生成地电压。在经由电压选择开关180和行译码器120将高电压或低电压传送给字线时，可以用负电压生成器175生成的地电压偏置电压选择开关180和行译码器120的阱区域。列译码器130可以与读/写电路140耦合。列译码器130可以被配置为响应于控制逻辑190的控制而操作。列译码器130可以译码从外部设备接收的列地址Y-ADDR。可以将列地址Y-ADDR的译码结果提供给读/写电路140。读/写电路140可以响应于控制逻辑190的控制而操作，并且根据操作模式可以用作感测放大器或写入驱动器。例如，在验证读取/正常读取操作期间，读/写电路140可以用作感测放大器，用于从存储单元阵列110读取数据。在正常读取操作期间，经由读/写电路140读取的数据可以输出到外部设备(例如，存储控制器或主机)。在验证读取操作期间，经由读/写电路140读取的数据可以提供给快闪存储器件100内的通过/失败检查电路(未示出)，以判断存储单元是否被正常编程。在编程操作期间，读/写电路140可以用作写入驱动器，用于根据将被存储到存储单元阵列110中的数据驱动位线BLO到BLm-1。在编程操作期间，读/写电路140可以从缓存器(未示出)接收将被写入存储单元阵列110的数据，并且可以根据输入的数据驱动位线BLO到BLm-I。读/写电路140可以包括多个页面缓冲器PB，每个页面缓冲器PB与列 (或，位线)或列对(或，位线对)相对应，如图2所示。每个页面缓冲器可以包括多个锁存器，用于锁存感测的数据和/或锁存将被编程的数据。图3是示出在图1中示出的负电压生成器的框图。参照图3，负电压生成器175可以包括直流(DC)电压生成器71、参考电压生成器 72、振荡器(0SC)73、负电压检测器74、负电压泵75和用于字线的负电压生成器76。直流电压生成器71可以被配置为生成直流电压VDC_NEG，并且参考电压生成器72 可以被配置为生成参考电压Vref_NEG。振荡器73可以生成用于负电压的时钟CLK_NEG。在本实施例中，时钟CLK_NEG的周期可以是30ns (纳秒)。这里，振荡器73可以被实现为独立于图1中示出的高电压生成器171的振荡器。在另一实施例中，可以将图1中示出的高电压生成器171的振荡器用作负电压生成器175的振荡器73。负电压检测器74可以接收直流电压VDC_NEG和时钟CLK_NEG，并且可以检测用于阱电压的负电压NWELL以生成用于负电压泵的时钟CLK_NEGP。负电压检测器74可以包括放电部件743，并且可以被配置为选择性地放电负电压 NWELL。例如，控制逻辑190可以在放电部件743的放电结果的电平高于参考电压Vref_ NEG并且该放电结果的电平等于或低于地电压时，去激活放电部件743。可替换地，控制逻辑190可以在预定时间期间执行了放电部件743的放电操作之后去激活放电部件743。如果通过放电部件743的放电操作负电压NWELL变得低于参考电压Vref_NEG，则可以激活负电压泵75的负电压泵浦操作。可以快速地转换从负电压泵75生成的负电压NWELL和使用负电压NWELL生成的用于字线的负电压NWL的电平。这意味着可以最小化编程操作所花费的时间。在本实施例中，放电部件743的放电结果的电平可以高于与目标负电压(TNV1、 TNV2等等)相对应的参考电压Vref_NEG。在另一实施例中，放电部件743的放电结果的电平可以高于与目标负电压(TNV1、TNV2等等)相对应的参考电压Vref_NEG并且等于或低于地电压。然而，由放电部件743放电的电压的电平不局限于此。负电压泵75可以响应于时钟CLK_NEGP生成用于阱电压的负电压NWELL。负电压 NWELL可以被施加到将向其施加负电压的电路(未示出)。负电压NWELL对外部因素敏感。例如，阱电压NWELL可以受到阱电容的影响。可以在负电压泵75与字线之间提供用于字线的负电压生成器76，以用于向字线稳定地供应负电压。负电压生成器76可以接收阱电压NWELL、直流电压VDC_NEG和参考电压Vref_ NEG,并且可以生成将被施加到字线的负电压NWL。负电压NWL可以被施加到至少一个字线以及与所述至少一个字线相对应的至少一个线路(例如，选择线)。负电压生成器76可以包括放电部件763，并且可以被配置为选择性地放电负电压 NWL。根据放电部件763的放电操作，由于从负电压生成器76向字线施加负电压NWL，因此可以避免字线电容的影响。放电部件763的放电操作也可以在短时间内执行，并且放电部件763放电的电压的电平不局限于本公开内容。根据上述负电压生成器175，可以不同地确定负电压NWELL与NWL之间的关系。例如，负电压NWELL和NWL可以被确定为具有相同的电平。可替换地，负电压NWELL和NWL可以被确定为具有特定电平的偏移。也就是说，负电压NWELL和NWL可以被确定为保持0. 5V 的偏移。或者，可替换地，负电压NWELL可以具有负电压范围内的固定电平，而负电压NWL 可以被改变以具有不同的电平。图4是示出在图3中示出的负电压检测器74的电路图。参照图4，负电压检测器74可以包括电源部件741、分压部件742、放电部件743、 比较部件747和控制部件744。电源部件741可以响应于负电压使能信号NV_EN确定直流电压VDC_NEG的供应。 电源部件741可以包括PMOS晶体管PM和电阻器Rl。可以连接PMOS晶体管PM的栅极以接收负电压使能信号NV_EN的反相信号(inverted version) 0电阻器Rl可以连接在PMOS 晶体管PM的一端与比较节点NC之间。当电源部件741被激活时，与直流电压VDC_NEG和比较节点NC的电压之间的差相对应的电流可以流经电阻器R1。分压部件742可以被配置为对直流电压VDC_NEG分压。分压部件742可以包括电阻器R2到R5、高电压晶体管HMO到HM2以及电平移动器LSO到LS2。电阻器R2到R5可以串联连接在节点NC与ND之间。电阻器R2到R5中的三个电阻器R2、R3和R4可以被配置为根据相应调整码TRMO到TRM2和nTRMO到nTRM2而被短路。 然而，被配置为短路的电阻器的数量不局限于此。例如，至少一个电阻器可以被配置为根据至少一个调整码而被短路。第一高电压晶体管HMO可以与电阻器R4并联连接，第二高电压晶体管HMl可以与电阻器R3并联连接，并且第三高电压晶体管HM2可以与电阻器R2并联连接。可以向第一到第三高电压晶体管HMO到HM2的主体(或，阱)提供用于阱电压的负电压NWELL。第一电平移动器LSO可以包括接收调整码TRMO的正输入端In、接收反相调整码 nTRMO的负输入端nln、接收阱电压NWELL的阱电压输入端Vneg以及输出与调整码TRMO相对应的电平的输出端Out。第一电平移动器LSO的输出端Out可以与第一高电压晶体管HMO 的栅极连接。第二和第三电平移动器LSl和LS2可以被配置为与第一电平移动器LSO相同。放电部件743可以被配置为响应于负电压使能信号NV_EN的反相信号放电检测节点ND的负电压NWELL。放电部件743可以连接在检测节点ND与接地端之间。在本实施例中，放电部件743可以包括NMOS晶体管HNM。这里，NMOS晶体管HNM可以是高电压晶体管。 NMOS晶体管HNM的主体可以与检测节点ND耦合。如果通过放电部件763的放电操作负电压NWELL的电平变得低于参考电压Vref_NEG，则可以激活负电压泵75的负电压泵浦操作。 因此，可以快速地转换一个接一个地生成的负电压的电平。然而，由放电部件763放电的电压的电平不局限于此。比较部件747可以比较用于负电压的参考电压Vref_NEG与比较节点NC的电压， 以生成作为比较结果的用于负电压的时钟CLK_NEGP。比较部件747可以包括比较器748和逻辑算子749。比较器748可以包括接收参考电压Vref_NEG的正输入端和接收比较节点 NC的电压的负输入端。在本实施例中，比较器748可以用差动放大器实现。逻辑算子749 可以执行逻辑或(OR)操作，其可以响应于时钟CLK_NEG、比较器748的输出和负电压使能信号NV_EN生成时钟CLK_NEGP。控制部件744可以响应于负电压使能信号NV_EN确定电源部件741和放电部件 743的激活。控制部件744可以包括第一反相器745、第二反相器746和电平移动器LS。第一反相器745可以将负电压使能信号NV_EN反相。第一反相器745的输出可以被施加到电源部件741的PMOS晶体管PM的栅极。第二反相器746可以将第一反相器745的输出反相。 电平移动器LS可以将第二反相器746的输出的电平转换成高电压的电平。可以将经电平转换的第二反相器746的输出施加到放电部件743的匪OS晶体管HNM的栅极。电平移动器LS可以包括接收第一反相器745的输出的正输入端接收第二反相器746的输出的负输入端nln、接收用于阱电压的负电压NWELL的阱电压输入端Vneg、以及输出端Out。电平移动器LS可以被实现为与分压部件742的第一电平移动器LSO相同。如下面将描述的，当通过在负电压泵浦间隔内设置的预定参考时间RefPT来控制在其中从负电压生成器175生成负电压NWL和NWELL的间隔时，可以去除负电压生成器175 的电压检测器74。在这种情况下，可以简化负电荷泵浦电路及其控制方法。因此，可以在最优化的时间内高效地进行负电荷泵浦。图5是示出图3中的用于字线的负电压生成器的框图。参照图5，负电压检测器76可以包括电源部件761、分压部件762、放电部件763、 比较部件764和控制部件765。电源部件761可以响应于负电压使能信号NV_EN确定直流电压VDC_NEG的供应。 电源部件761可以包括PMOS晶体管PM_W和电阻器Rlff0可以连接PMOS晶体管PM_W的栅极以接收负电压使能信号NV_EN的反相信号。电阻器R1_W可以连接在PMOS晶体管PM_W 的一端与比较节点NC_W之间。当电源部件761被激活时，与直流电压VDC_NEG和比较节点 NC_ff的电压之间的差相对应的电流可以流经电阻器R1_W。分压部件762可以被配置为对直流电压VDC_NEG分压。分压部件762可以包括电阻器R2_W到R5_W、第一到第三高电压晶体管HM0_W到HM2_W、以及第一到第三电平移动器 LS0_ff 到 LS2_W。电阻器R2_W到R5_W可以串联连接在节点NC_W与N0_W之间。电阻器R2_W到R5_ W中的三个电阻器(例如，R2_W、R3_ff和R4_W)可以被配置为根据相应的调整码TRMOJV到 TRM2_W而被短路。然而，被配置为短路的电阻器的数量不局限于此。例如，至少一个电阻器可以被配置为根据至少一个调整码而被短路。第一高电压晶体管HM0_W可以与电阻器R4_W并联连接，第二高电压晶体管HM1_W 可以与电阻器R3_W并联连接，并且第三高电压晶体管HM2_W可以与电阻器R2_W并联连接。可以从负电压泵75向第一到第三高电压晶体管圓0_1到腿2_1的主体(或，阱)提供用于阱电压的负电压NWELL。第一电平移动器LS0_W可以包括接收调整码TRM0_W的正输入端In、接收反相调整码nTRM0_W的负输入端nln、接收阱电压NWELL的阱电压输入端Vneg、以及输出与调整码丁冊0_1相对应的电平的输出端Out。第一电平移动器LS0_W的输出端Out可以与第一高电压晶体管HM0_W的栅极连接。第二和第三电平移动器LS1_W和LS2_W可以被配置为与第一电平移动器LS0_W相同。放电部件763可以被配置为响应于负电压使能信号NV_EN的反相信号放电输出节点N0_W的负电压NWL(将被供应给字线)。放电部件763可以连接在输出节点N0_W与接地端之间。在本实施例中，放电部件763可以包括NMOS晶体管HNM_W。这里，NMOS晶体管 HNM_W可以是高电压晶体管。可以连接匪OS晶体管HNM_W的主体以接收阱电压NWELL。比较部件764可以比较用于负电压的参考电压Vref_NEG和比较节点NC_W的电压。比较部件764可以将比较结果提供给NMOS晶体管HNM的栅极。可以通过NMOS晶体管 HNM来切换阱电压NWELL和字线电压NWL。比较部件764可以包括接收参考电压Vref_NEG的负输入端和接收比较节点NC_W 的电压的正输入端。在本实施例中，比较部件764可以用差动放大器实现。控制部件765可以响应于负电压使能信号NV_EN确定放电部件763的激活。控制部件765可以包括第一反相器766、第二反相器767和电平移动器LS_W。第一反相器766 可以将负电压使能信号NV_EN反相。第二反相器767可以将第一反相器766的输出反相。 电平移动器LS_W可以将第二反相器767的输出的电平转换成高电压的电平。可以将经电平转换的第二反相器767的输出施加到放电部件763的NMOS晶体管HNM_W的栅极。电平移动器LS_W可以包括接收第一反相器766的输出的正输入端In、接收第二反相器767的输出的负输入端nln、接收用于阱电压的负电压NWELL的阱电压输入端Vneg、 以及输出端Out。电平移动器LS_W可以被实现为与分压部件762的第一电平移动器LSOJV 相同。如图3所示，根据本发明构思的示范性实施例的负电压生成器175可以包括用于字线的负电压生成器76，其被配置为生成施加到字线的负电压NWL。然而，根据本发明构思的示范性实施例，负电压生成器76不是必需包括在负电压生成器175内。图6是示出根据本发明构思的另一示范性实施例的负电压生成器175_1的框图， 该负电压生成器175_1可替代图3中示出的负电压生成器175。参照图6，负电压生成器175_1可以包括直流电压生成器71、参考电压生成器72、 振荡器73、负电压检测器74和负电压泵75。除了去除了用于字线的负电压生成器76之外， 图6中的负电压生成器175_1可以基本与图3中示出的相同，因此省略对其的描述。在这种情况下，可以向阱和字线共同提供负电压泵75的输出电压。图7和图8是示出每单元存储3比特数据的多比特快闪存储器件的阈值电压分布的示图。 参照图7，如果一个存储单元存储K比特数据，则其可以被编程为具有观个阈值电压分布之一(例如，在K = 3的情况下为8)。由于存储单元的细微电特性差异，存储单元的阈值电压可能分别形成具有与编程状态STO到ST7相对应的预定范围的阈值电压分布。
在理想情况下，如图7中的实线所示，一个阈值电压分布可以与相邻阈值电压分布间隔地分开。这意味着在相邻阈值电压分布之间存在读取裕量。每个存储单元的阈值电压可以分布在电平高于相应编程状态的编程验证电压的电压区域。编程状态的数量(即，阈值电压分布的数量，所述阈值电压分布分别与编程状态相对应)的增加可以与能够在存储单元中存储的比特数的增加成比例。可以确保阈值电压窗口以提供充足的读取裕量和与每单元比特数相应的阈值电压分布数。众所周知，图7中的用于布置阈值电压分布的阈值电压窗口 Dl可能是受限的。为此，如果每单元比特数(或， K)增加，则相邻阈值电压分布之间的距离(或，裕量)会减小。如图7中的虚线所表示的，在实现多比特快闪存储器件时，数据状态(或，编程状态)的阈值电压分布可能变为非理想形状。随着每单元比特数增加，这一现象将变得愈发严重。此外，由于各种原因，如电荷损失、时间流逝、温度增加、编程时相邻存储单元之间的耦合、对相邻存储单元的读取、存储单元的缺陷等等，这种现象可能会变得更加严重。阈值电压分布的变化可能导致读取错误。通过如图8所示将一些存储单元的阈值电压布置在负电压区域可以避免这一问题。通过如图8所示将一些存储单元的阈值电压布置在负电压区域可以使阈值电压窗口从Dl加宽到D2(D2>D1)。这样做的优点在于，通过加宽的阈值电压窗口 D2，确保了编程状态之间更宽的裕量。阈值电压窗口 D2的负电压区域越宽，阈值电压窗口 D2则越宽。 此外，如果延伸阈值电压窗口 D2的负电压区域时，则可以使用负电压生成器175生成各种负电压电平。在这种情况下，必须高速生成各种负电压电平。图9是示出当一些存储单元的阈值电压分布在负电压区域时的阈值电压分布、验证电压和读取电压的示图。图10是用于描述使用图9中的验证电压的编程操作的示图。在图9中，横轴可以表示存储单元的阈值电压，纵轴可以表示存储单元的数量。在图9中，示范性地示出了存储单元具有擦除状态ST0、第一编程状态STl、第二编程状态ST2 和第三编程状态ST3的情况。然而，本发明构思不局限于此。可以对存储单元的逻辑状态 STO到ST3以及逻辑状态的数量进行各种改变。由于不对快闪存储器件100进行重写，因此可以在编程操作之前擦除存储单元。 也就是说，在编程之前存储单元可以被设置为具有擦除状态ST0。存储单元可以被分配为具有图9中的阈值电压分布。这可以通过擦除存储单元以使其具有电平低于擦除验证电压 Vvfye的阈值电压(或，将其分配在阈值电压分布STO内)来实现。在被擦除以具有擦除状态STO之后，可以对存储单元编程以使其具有第一到第三编程状态STl到ST3之一。这里， 具有第一编程状态STl的存储单元的阈值电压的电平可以高于第一验证电压Vvfyl。具有第二编程状态ST2的存储单元的阈值电压的电平可以高于第二验证电压Vvfy2。具有第三编程状态ST3的存储单元的阈值电压的电平可以高于第三验证电压Vvfy3。如果对存储单元的编程操作完成，则可以通过正常读取操作读取数据/逻辑/编程状态STO到ST3的数据。如图9所示，在正常读取操作中，可以使用第一到第三读取电压Vrdl到Vrd3来区分数据状态STO到ST3。在本实施例中，第一和第二读取电压Vrdl和Vrd2可以是负电压。第二读取电压 Vrd2的电平可以高于第一读取电压Vrdl。第三读取电压Vrd3可以是正电压。第三读取电压Vrd3的电平可以高于第二读取电压Vrd2。例如，第三读取电压Vrd3可以是正低电压。可以根据图1中的控制逻辑190的控制从低电压生成器173生成第三读取电压Vrd3。可以根据控制逻辑190的控制从负电压生成器175生成第一读取电压Vrdl和第二读取电压 Vrd2。在图9的情况下，负电压生成器175可以被配置为在控制逻辑190的控制下、在生成第一读取电压Vrdl之后无延迟地生成第二读取电压Vrd2。可替换地，负电压生成器175 可以被配置为在控制逻辑190的控制下、在生成第二读取电压Vrd2之后生成第一读取电压 Vrdl。可以在控制逻辑190的控制下不同地确定生成将在连续读取操作中施加的读取电压的次序。例如，如果在生成第一读取电压Vrdl之后无延迟地生成第二读取电压Vrd2，则负电压生成器175的输出，即第一读取电压Vrdl可以被放电到某一电平，然后通过负电荷泵浦操作来生成第二读取电压Vrd2。可以使用这种方式来缩短改变负电压电平所花费的时间。在本实施例中，可以通过负电压检测器74内的放电部件743来实现负电压生成器175 的放电操作，以便继续进行负电荷泵浦操作。此外，由于通过负电压生成器76内的放电部件763的放电操作来施加负电压(例如，第一读取电压Vrdl)，因此负电压生成器175可以消除字线电容的影响。根据本发明构思的示范性实施例，可以快速地实现从低负电压电平到高负电压电平的负电压切换。此外，可以有效地消除由以前施加的负电压所导致的字线电容的影响。如果在生成第二读取电压Vrd2之后无延迟地生成第一读取电压Vrdl，则可以通过负电荷泵浦操作生成第一读取电压Vrdl而无需对负电压生成器175的输出(也就是第二读取电压Vrd2)进行放电操作。根据以上描述，可以根据顺序生成的负读取电压的电平选择性地执行放电操作。这意味着，可以快速生成不同电平的负电压。参照图9和图10，快闪存储器件100可以按照增量步进脉冲编程(incremental step pulse programming, ISPP)方式执行编程操作，以便精确地控制阈值电压分布。如图 10所示，根据ISPP方式，编程电压Vpgm可以在编程循环重复时步进式地增加增量Δ Vp。 在每个编程循环，每当施加了编程电压Vpgm_i (i = 0 N)，都使用第一到第三验证电压 VvfyU Vvfy2和Vvfy3执行三次验证读取操作。编程电压VpgmO到VpgmN可以是正高电压。在本实施例中，可以在控制逻辑190 的控制下从高电压生成器171生成编程电压VpgmO到VpgmN。在本实施例中，第一和第二验证电压Vvfyl和Vvfy2可以是负电压。第二验证电压Vvfy2的电平可以高于第一验证电压Vvfyl。可以在控制逻辑190的控制下从负电压生成器175生成第一验证电压Vvfyl和第二验证电压Vvfy2。第三验证电压Vvfy3可以是正低电压。第三验证电压Vvfy3的电平可以高于第二验证电压Vvfy2。可以在控制逻辑190 的控制下从低电压生成器173生成第三验证电压Vvfy3。在图10的编程方式的情况下，负电压生成器175可以被配置为在控制逻辑190的控制下、在生成第一验证电压Vvfyl之后无延迟地生成第二验证电压Vvfy2。为了减少在生成第一验证电压Vvfyl之后生成第二验证电压Vvfy2所花费的时间，可以将负电压生成器 175的输出快速放电到某一电平，然后可以通过负电荷泵浦操作生成第二验证电压Vvfy2。 与从第一验证电压Vvfyl生成第二验证电压Vvfy2时不执行放电操作的方式相比，在这种情况下可以相对快速地生成负电压。以下将更全面地描述生成不同电平的负电压的方法。
图11是用于描述根据本发明构思的示范性实施例的负电压生成方法的流程图。 图12和图13是示出根据负电压生成方法生成的负电压的波形的示图。图12和图13示范性地示出了在图9和图10中描述的第一验证电压Vvfyl和第二验证电压Vvfy2的波形。然而，负电压的类型和电平不局限于此。参照图11，在步骤S1000，可以判断是否连续生成负电压(例如，用于字线的负电压NWL)。可以由控制快闪存储器件100的编程、擦除和读取操作的控制逻辑190来确定是否连续生成负电压(例如，用于字线的负电压NWL)。如果判断不连续生成负电压，则方法前进到步骤S1400，在步骤S1400可进行负电荷泵浦操作。不连续生成负电压的情况可以包括生成第一电平的负电压的情况、不连续地生成不同电平的负电压的情况等等。在步骤S1500，可以判断负电荷泵浦结果是否等于或低于目标负电压。这里，可以通过设置作为比较基准的参考电压Vref_NEG的值来定义目标负电压。 如果负电荷泵浦结果不等于或低于目标负电压，则可以重复负电荷泵浦操作直到负电荷泵浦结果变得等于或低于目标负电压为止。如果负电荷泵浦结果等于或低于目标负电压，则所述方法前进到步骤S1600，在步骤S1600停止负电荷泵浦操作。返回到步骤S1000，如果判断连续生成负电压，则所述方法前进到步骤S1100。在步骤S1100，可以判断目标负电压的电平是否高于与先前刚刚生成的负电压相对应的前一目标负电压。连续生成负电压的情况可以对应于例如如图10所示的在生成第一验证电压 Vvfyl之后无延迟地生成第二验证电压Vvfy2的情况。如果目标负电压的电平高于前一目标负电压，则在步骤S1200，可以在短时间内经由放电部件743和763放电负电压生成器175的输出。这可以响应于从控制逻辑190施加到控制部件744和765的负电压使能信号NV_EN来执行。例如，负电压检测器74和负电压生成器76的控制部件744和765可以响应于负电压使能信号NV_EN确定放电部件743和 763的激活。参照图12和图13，第二验证电压Vvfy2可以是电平高于第一验证电压Vvfyl的负电压。在图12和图13中，前一目标负电压TNVl可以对应于第一验证电压Vvfyl，并且新的目标负电压TNV2可以对应于第二验证电压Vvfy2。可以按照快闪存储器件的读取、编程和擦除操作所需的将被生成的负电压的次序以及它们的电平来将目标负电压TNVl和TNV2提供给负电压生成器175。可替换地，可以按照快闪存储器件的读取、编程和擦除操作所需的将被生成的负电压的次序以及它们的电平，由控制逻辑190向负电压生成器175设置目标负电压TNVl禾口 TNV2。如果在生成第一验证电压Vvfyl之后连续地生成第二验证电压Vvfy2，则控制逻辑190可以将被设置或提供到负电压生成器175的目标负电压从TNVl切换到TNV2。当将目标负电压从TNVl切换到TNV2时，设置到负电压生成器175的参考电压Vref_NEG可以从 TNVl变成TNV2。在这种情况下，在从tl2到tl3的时段期间，可以在控制逻辑190的控制下经由负电压生成器175将负电压生成器175的输出放电到某一电平。在图12中，示范性地示出了将负电压生成器175的输出放电到低于地电压且高于目标负电压TNV2的电平的情况。在图13中，示范性地示出了将负电压生成器175的输出放电到等于或低于地电压且高于目标负电压TNV2的电平的情况。如图12和图13所示，负电压生成器175的输出可以被放电到目标负电压TNV2与地电压或地电平之间的电平。可以通过调节放电时间Atl和Δ t2，或者通过调节放电幅度AVl和AV2，来控制负电压生成器175的输出的放电电平。可以在从高于目标负电压TNV2的电平到等于或低于地电压的电平的电压范围内不同地改变幅度AVl和AV2。返回到图11，在步骤S1300，可以判断经放电的负电压生成器175的输出是否高于目标负电压TNV2。如果经放电的负电压生成器175的输出低于目标负电压TNV2，则可以执行放电操作直到经放电的负电压生成器175的输出高于目标负电压TNV2为止。如果经放电的负电压生成器175的输出高于目标负电压TNV2，则可以停止放电操作，然后可以在步骤S1400执行负电荷泵浦操作。可以在图12的tl3与tl4之间的时段期间、或者在图14的tl3’与tl4’之间的时段中，在控制逻辑190的控制下执行步骤S1400的负电荷泵浦操作。例如，在tl3与tl4 之间的时段或者tl3’与tl4’之间的时段期间，负电压检测器74和负电压生成器76的控制部件744和765可以响应于从控制逻辑190施加的负电压使能信号NV_EN，激活放电部件743和763的放电操作。可以将负电压泵75和负电压生成器76的输出(具体来说，是负电压泵75的输出电平)放电到低于参考电压Vref_NEG的电平。从而，从负电压检测器 74生成用于负电压泵的时钟CLK_NEGP，并且负电压泵75可以执行负电荷泵浦操作。在步骤S1500，可以判断负电压泵75的负电荷泵浦结果是否等于或低于目标负电压TNV2。如果判断负电压泵75的负电荷泵浦结果不等于或低于目标负电压TNV2，则可以重复负电荷泵浦操作直到负电压泵75的负电荷泵浦结果等于或低于目标负电压TNV2为止。 如果负电压泵75的负电荷泵浦结果等于或低于目标负电压TNV2，则在步骤S1600可停止负电荷泵浦操作。根据上述负电荷泵浦操作，可以生成具有图12和图13中的A和A’所表示波形的目标负电压TNV2。在这种情况下，可以稳定地获得作为目标负电压TNV2的第二验证电压 Vvfy2ο然而，本发明构思不局限于生成具有图12和图13中的A和A’所表示波形的目标负电压TNV2。例如，像图12和图13中虚线所表示的波形B那样，可以无需负电荷泵浦操作而实现从TNVl到TNV2的电压转换。可以执行负电荷泵浦操作以生成低于当前电压的负电压。可以不进行负电荷泵浦生成其电平是比先前生成的第一验证电压Vvfyl高的负电压的第二验证电压Vvfy2。通过多个电阻器R1_W到R5_W的放电路径、而不是通过图5的放电部件763，可以完成相对慢速的放电操作。在这种情况下，第二验证电压Vvfy2可以在tl5、而不是在tl4(或tl4’ )具有稳定的电平。可以优化用于生成负电压的每个时段以高效地控制负电压生成操作。以下，在顺序生成负验证电压的条件下示范性地描述负电压生成方法。然而，负电压生成方法可以应用于各种负电压(例如，各种负字线电压)和各种正字线电压，而无需局限于特定负电压(例如，验证电压、读取电压等等)。根据本发明构思的字线电压生成方法， 可以快速地相对于负字线电压和正字线电压进行电平转换。这可以实现减少编程时间。此外，可以高效地执行关于分布在负电压区域和正电压区域的数据状态的读取和验证操作。图14是示出当一些存储单元的阈值电压分布在负电压区域时的阈值电压分布、验证电压和读取电压的示图。在图14中，横轴可以表示存储单元的阈值电压，纵轴可以表示存储单元的数量。 在图14中，示范性地示出了存储单元具有擦除状态STO以及第一到第七编程状态STl到 ST7的情况。然而，本发明构思不局限于此。可以不同地改变存储单元的逻辑状态STO到 ST7以及逻辑状态的数量。由于快闪存储器件100不进行重写，因此可以在编程操作之前擦除存储单元。也就是说，在编程之前存储单元可以被设置为具有擦除状态ST0。存储单元可以被分配为具有图14中的阈值电压分布。这可以通过擦除存储单元以使其具有电平低于擦除验证电压 Vvfye的阈值电压(或，将其分配在阈值电压分布STO内)来实现。在被擦除以具有擦除状态STO之后，可以对存储单元编程以使其具有第一到第七编程状态STl到ST7之一。快闪存储器件100可以按照增量步进脉冲编程(ISPP)方式执行编程操作，以便精确地控制阈值电压分布。可以在由多个编程循环形成的周期内对存储单元进行编程。每个编程循环可以被分成编程时段P和编程验证时段V。在编程时段P期间，可以在给定偏置条件下对存储单元进行编程。根据ISPP方式， 在编程时段P期间施加的编程电压可以在编程循环重复时步进式地增加。编程电压可以是正高电压。在示范性实施例中，可以在控制逻辑190的控制下从高电压生成器171生成编程电压。在编程验证时段V期间，可以进行验证读取操作以判断存储单元是否被编程到期望的阈值电压(例如STO到ST7)。可以在给定数量内重复编程循环，直到存储单元被编程到期望的阈值电压为止。可以使用分别与编程状态STO到ST7相对应的第一到第七验证电压Vvfyl到Vvfy7来执行验证读取操作。除了读取的数据不输出到外部设备之外，验证读取操作可以与正常读取操作基本相同。在完成对存储单元的编程之后，可以执行正常读取操作以读取编程状态STO到 ST7的数据。在正常读取操作时，可以使用图14中的多个读取电压Vrdl到Vrd7来区分编程状态STO到ST7。在示范性实施例中，第一读取电压Vrdl和第二读取电压Vrd2可以是负电压。第二读取电压Vrd2可以是电平高于第一读取电压Vrdl的负电压。第三到第七读取电压Vrd3 到Vrd7可以是高于第二读取电压Vrd2的正电压。可以在控制逻辑190的控制下从低电压生成器173生成第三到第七读取电压Vrd3到Vrd7。可以在控制逻辑190的控制下从负电压生成器175生成第一读取电压Vrdl和第二读取电压Vrd2。在图14的阈值电压分布的情况下，负电压生成器175可以被配置为在控制逻辑 190的控制下、在生成第一读取电压Vrdl之后无延迟地生成第二读取电压Vrd2。可替换地， 负电压生成器175可以被配置为在控制逻辑190的控制下、在生成第二读取电压Vrd2之后生成第一读取电压Vrdl。可以在控制逻辑190的控制下不同地确定生成将在连续读取操作中施加的读取电压的次序。例如，如果在生成第一读取电压Vrdl之后无延迟地生成第二读取电压Vrd2，则负电压生成器175的输出，即第一读取电压Vrdl可以被放电到某一电平，然后可通过负电荷泵浦操作来生成第二读取电压Vrd2。根据本发明构思的示范性实施例，可以快速地实现从低负电压电平到高负电压电平的负电压切换。
如果在生成第二读取电压Vrd2之后无延迟地生成第一读取电压Vrdl，则可以通过负电荷泵浦操作生成第一读取电压Vrdl而无需对负电压生成器175的输出(也就是第二读取电压Vrd2)进行放电操作。根据以上描述，可以根据顺序生成的负读取电压的电平选择性地执行放电操作。这意味着，可以快速生成不同电平的负电压。可以按照最优化的时间来控制用于生成负读取电压和正读取电压的时段(例如放电时段、泵浦时段等等)。上述读取电压特性可以应用于将在下面描述的正常读取操作和验证读取操作。此外，生成读取电压和验证读取电压的方法可以应用于各种字线电压。图15是用于描述生成分别与图14中的编程状态STO到ST7相对应的第一到第七验证电压Vvfyl IlJ Vvfy7的方法的示图。图15示出了根据1步验证方案的验证电压Vvfyl 到 Vvfy7。利用1步验证方案，在编程验证时段V期间，可以相对于编程状态STO到ST7执行一次验证读取操作。在示范性实施例中，用于对第一编程状态STl和第二编程状态ST2进行编程验证的第一验证电压Vvfyl和第二验证电压Vvfy2可以是负电压。第二验证电压Vvfy2 可以是电平高于第一验证电压Vvfyl的负电压。用于对第三到第七编程状态ST3到ST7进行编程验证的第三到第七验证电压Vvfy3到Vvfy7可以具有互不相同的正低电压。可以在控制逻辑190的控制下从低电压生成器173生成第三到第七验证电压Vvfy3到Vvfy7。可以在控制逻辑190的控制下从负电压生成器175生成第二验证电压Vvfy2。在1步验证方案的情况下，负电压生成器175可以被配置为在生成第一验证电压 Vvfyl之后无延迟地生成第二验证电压Vvfy2。在生成第二验证电压Vvfy2之后，低电压生成器173可以无延迟地顺序地生成第三到第七验证电压。为了减少在生成第一验证电压Vvfyl之后生成第二验证电压Vvfy2所花费的时间，可以将负电压生成器175的输出在某一给定时间期间快速放电，并且然后可以经由负电荷泵浦操作生成第二验证电压Vvfy2。此外，为了在生成第二验证电压Vvfy2之后减少生成第三到第七验证电压Vvfy3到Vvfy7所花费的时间，可以在给定时间期间快速放电负电压生成器175的输出，然后可以从低电压生成器173生成第三验证电压Vvfy3。在生成第三验证电压Vvfy3之后，低电压生成器173可以无需放电操作而顺序地生成第四到第七验证电压 Vvfy4 到 Vvfy7。具体来说，为了高效地顺序生成负电压，可以将时段1和2设置为最优化的参考时间Ref_DT(例如，12_(1和t3_d)。这里，在时段1期间，可以在生成第一验证电压Vvfyl之后执行放电操作。在时段2期间，可以在生成第二验证电压Vvfy2之后执行放电操作。可以在生成第二验证电压Vvfy2之前在参考时间t2_d期间放电第一验证电压Vvfyl，而无需将第一验证电压Vvfyl的输出电平与第一验证电压Vvfyl的放电结果进行比较。在示范性实施例中，可以基于在放电时段1和2所定义的时段内相邻验证电压之间的电压差，来确定设置到放电时段1和2的参考时间t2_d和t3_d。例如，如果第一验证电压Vvfyl与第二验证电压Vvfy2之间的电压差大于第二验证电压Vvfy2与第三验证电压 Vvfy3之间的电压差，则可以将对应于放电时段1的参考时间〖2_(1设置为大于对应于放电时段2的参考时间t3_d。在确定用于放电的参考时间时，可以基于负电压Vvfy2与OV之间的电平差来确定放电时间t3_d。放电时间〖3_(1可以对应于电压从负电压区域转换到正电压区域的时间。
24此外，正电压泵浦时间也可以基于目标正电压Vvfy3和OV来设置。在提供第二验证电压Vvfy2之后生成作为正电压的第三验证电压Vvfy3的时段期间，首先可以将负电压放电到地电平，然后进行正电荷泵浦。也就是说，可以将先前生成的电压，即第二验证电压Vvfy2放电到地电平(或0V)，然后执行用于提供第三验证电压 Vvfy3的正电荷泵浦。用于将每个放电时段设置到最优化的参考时间值的控制方式也可以应用于负电荷泵浦时段。在示范性实施例中，可以将负电荷泵浦时段设置到相同的参考时间Ref PT或不同的值。可以利用制造者的仿真结果来确定被设置到负电荷泵浦时段和每个放电时段的参考时间值Ref DT和Ref PT0可以基于快闪存储器件的编程/擦除周期、温度等等，在预定范围内改变参考时间值RefDT和Ref PT0这里，可以参照测试过程中获取的各种因素来确定参考时间t2_d、t3_d、Ref DT和 Ref PT。可以通过熔丝编程或初始数据来设置考虑了各种因素而确定的参考时间t2_d、t3_ d、Ref DT和Ref PT。按照上述描述，可以将用于顺序生成负验证电压和正验证电压的时段控制到最优化的时间，从而提高了编程验证速度。图16是用于描述根据本发明构思的示范性实施例的负电压生成方法的流程图。 图17和图18是示出根据负电压生成方法生成的负电压的波形的示图。图17和图18示范性地示出了在图14和图15中描述的第一验证电压Vvfyl和第二验证电压Vvfy2的波形。 然而，负电压的类型和电平不局限于此。参照图16，在步骤S2000，可以判断是否连续生成负电压。可以由控制快闪存储器件100的编程、擦除和读取操作的控制逻辑190来确定是否连续生成负电压。如果判断不是连续生成负电压，则方法前进到步骤S2400，在步骤S2400可进行负电荷泵浦操作。不连续生成负电压的情况可以包括生成第一电平的负电压的情况、不连续地生成不同电平的负电压的情况等等。不连续地生成的负电压可以包括图14中的负读取电压 Vrdl 禾口 Vrd2。在步骤S2500，可以判断负电荷泵浦时间是否等于或大于参考时间RefPT。如果负电荷泵浦时间小于参考时间Ref PT，则可以重复负电荷泵浦操作直到负电荷泵浦时间达到参考时间Ref PT为止。如果负电荷泵浦时间等于或大于参考时间Ref PT，则在步骤S2600 可以停止负电荷泵浦操作。如果判断负电压将被连续地生成，则在步骤S2100，可以判断目标负电压是否高于与先前刚刚生成的负电压相对应的前一目标负电压。连续地生成负电压的情况可以包括例如如图15所示的在生成第一验证电压Vvfyl之后无延迟地生成第二验证电压Vvfy2的情况。如果目标负电压高于前一目标负电压，则在步骤S2200，可以在参考时间Ref DT 期间经由放电部件743和763放电负电压生成器175的输出，即第一验证电压Vvfyl。可以根据从控制逻辑190生成的放电控制信号DS控制放电部件743和763的放电操作，由此来控制对负电压生成器175的输出的放电。下面将更全面地描述在步骤S2200的放电操作。在图17和图18中，前一目标负电压TNVl可以对应于第一验证电压Vvfy 1，并且新的目标负电压TNV2可以对应于第二验证电压Vvfy2。这里，第二验证电压Vvfy2可以是高于第一验证电压Vvfyl的负电压。在控制逻辑190的控制下，可以根据在快闪存储器件执行的擦除、编程和读取操作所需的负电压的生成次序和电平，以参考电压(Vref_NEG)的形式为负电压生成器175设置或更新目标负电压TNVl和TNV2。如果生成第一验证电压Vvfyl并连续地生成第二验证电压Vvfy2，则控制逻辑190 可以将被设置或提供到负电压生成器175的目标负电压从TNVl改变到TNV2。在这种情况下，在参考时间Ref DT期间，可以在控制逻辑190的控制下经由放电部件743和763放电负电压生成器175的输出。如果不在参考时间Ref DT期间对负电压生成器175的输出放电，则被供应了第一验证电压Vvfyl的字线可以像电容器那样保持被第一验证电压Vvfyl充电的状态。在这种情况下，在从第一验证电压Vvfyl到第二验证电压Vvfy2的负电压转换时可以不执行放电操作和负电荷泵浦操作。原因是，负电荷泵浦操作在生成电平低于当前电压的负电压时才执行。当生成作为电平高于先前生成的电压(即第一验证电压Vvfyl)的负电压的第二验证电压Vvfy2时，可能会获得像图17和图18中的曲线B(由虚线所示)那样的缓慢的转换特性，而不是负电荷泵浦。在这种情况下，从第一验证电压Vvfyl转换到第二验证电压Vvfy2 的过程中可能会花费大量时间。根据本发明构思的示范性实施例，当进行从第一验证电压Vvfyl到第二验证电压 Vvfy2的负电压转换时，可以在某一时间期间经由放电部件743和763快速地放电负电压生成器175的输出，而无需进行等待直到在第一验证电压Vvfyl在字线充电的电压被缓慢地放电(参照图17和图18中的实线A、A'和A")。因此，可以快速实现负电压转换。在放电操作期间，可以将负电压生成器175的输出放电到目标负电压TNV2与地电压之间的电平，或者将其完全放电到地电平。可以通过调节放电时间t2_d、t2_d’和t2_d” 或者通过调节放电幅度Δν ，AV2和AV3来控制负电压生成器175的输出的放电电平。 可以在从高于目标负电压TNV2的电平到等于或低于地电压的电平的电压范围内不同地改变幅度AV1，AV2和AV3。例如，当位于放电时段之间的相邻负电压之间的电压差变得较大时，可以将放电时间设置到较长的时间。当位于放电时段之间的相邻负电压之间的电压差变得较小时，可以将放电时间设置到较短的时间。返回到图16，在步骤S2300，可以判断执行放电操作所花费的时间是否等于或长于参考时间Ref DT0如果执行放电操作所花费的时间短于参考时间Ref DT，则可以重复放电操作直到执行放电操作所花费的时间与参考时间RefDT相同为止。如果执行放电操作所花费的时间等于或长于参考时间Ref DT，则可以停止放电操作。在步骤S2400，可以在控制逻辑190的控制下在参考时间Ref PT期间执行负电荷泵浦操作。在步骤S2500，可以判断执行负电荷泵浦操作所花费的时间是否等于或长于参考时间Ref PT0如果执行负电荷泵浦操作所花费的时间短于参考时间Ref ΡΤ，则可以重复负电荷泵浦操作，直到执行负电荷泵浦操作所花费的时间达到参考时间Ref PT为止。如果执行负电荷泵浦操作所花费的时间等于或长于参考时间Ref ΡΤ，则在步骤可以停止负电荷泵浦操作。示范性地描述了生成负验证电压的方法。然而，本发明构思不局限于此。例如，以最优化的时间控制每个用于生成负验证电压的时段(例如，放电时段、泵浦时段等等)的技术也可以应用于生成各种负字线电压和正字线电压的操作。图19是示出当一些存储单元的阈值电压分布在负电压区域时的阈值电压分布、验证电压和读取电压的示图。图20是示出与编程状态STO到ST7相关联的第一到第七预验证电压Vvfy 1_C到Vvfy7_C和第一到第七主验证电压Vvfy 1_F到Vvfy7_F的示图。在图19和图20中，示范性地示出了 2步验证读取操作，其中，在编程验证时段V 期间相对于编程状态STO到ST7中的每一个执行两次验证读取操作。然而，应用于每个编程状态的验证读取操作的数量不局限于此。参照图19和图20，根据2步验证读取操作，可以通过使用每个编程状态的预验证电压Vvfy_C执行第一验证读取操作以及使用每个编程状态的主验证电压Vvfy_F执行第二验证读取操作，来判断在每个编程状态内是否存在已编程的存储单元的阈值电压。如果在第一验证读取操作和/或第二验证读取操作产生编程失败，则可以在给定数量内重复编程循环，直到存储单元全部通过编程为止。在示范性实施例中，预验证电压 Vvfy_C的电平可以低于主验证电压Vvfy_F。使用预验证电压Vvfy_C的第一验证读取操作可以称为粗略验证操作，而使用主验证电压第二验证读取操作可以称为精细验证操作。当阈值电压的移位(shift)较大或者阈值电压的移位是为了精细地控制阈值电压分布时，可以向编程操作应用2步验证方式。可以组合地使用图14中的1步验证方式和图19和20中的2步验证方式。可用于本发明构思的验证方式不局限于具体的情况。除了有两个验证电压与编程状态STl到ST7中的每一个相关联之外，可以与生成图15中的验证电压Vvfyl到Vvfy7相同的方式来生成图20中的验证电压Vvfy 1_C到 Vvfy7_C 以及 Vvfy 1_F 到 Vvfy7_F。四个放电时段11到14可以在验证电压Vvfy 1_C到Vvfy7_C以及 Vvfy 7_ 被生成时结束。在示范性实施例中，可以基于位于放电时段11到14之间的相邻验证电压之间的差来确定设置到放电时段11到14的参考时间tl_d、t2_c^n t3_d。例如，在施加于相同负编程状态的验证电压之间的放电时段11和13可以被设置为具有第一放电时间tl_d。在施加于不同负编程状态的验证电压之间的放电时段12可以被设置为具有第二放电时间t2_ d。在施加于正编程状态和负编程状态的验证电压之间的放电时段14可以被设置为具有第三放电时间t3_d。在本实施例中，第一到第三放电时间tl_d到13_(1可以是不同的。例如，第一放电时间tl_d可以被设置为最小值，第三放电时间13_(1可以被设置为其值等于或大于第一放电时间tl_d。第二放电时间〖2_(1可以被设置为其值等于或大于第三放电时间t3_d。然而， 可以不同地确定第一到第三放电时间tl_d到t3_d而不局限于本文的公开内容。将每个放电时段设置到最优化的参考时间的技术也可以应用于负电荷泵浦时段和正电荷泵浦时段。在示范性实施例中，负电荷泵浦时段可以被设置为具有相同的参考时间Ref PT, 或者可以被设置为根据负验证电压的类型和电平而具有不同的值，如图20中所示。例如， 与第一负验证电压Vvfyl_C相关联的负电压泵浦时段可以被设置为具有第一泵浦时间tl_ P。与精细的负验证电压Vvfyl_F和Vvfy2_F相关联的负电压泵浦时段可以被设置为具有第二泵浦时间t2_p。与除第一负验证电压Vvfyl_C之外的粗略的负验证读取电压Vvfy2_ C相关联的负电压泵浦时段可以被设置为具有第三泵浦时间t3_p。与粗略的正验证读取电压Vvfy3_C到Vvfy7_C相关联的正电压泵浦时段可以被设置为具有第四泵浦时间t4p。与精细的正验证读取电压Vvfy3_ 到Vvfy7_F相关联的正电压泵浦时段可以被设置为具有第五泵浦时间t5_p。可以基于泵浦时段存在于其间的相邻验证电压之间的电压差来确定正电荷泵浦时段和负电荷泵浦时段。因此，第一泵浦时间tl_p可以是最大的。在第一泵浦时间tl_p， 相邻验证电压之间的电压差可以是最大的。第二泵浦时间t2_p或第五泵浦时间t5_p可以是最小的。在第二泵浦时间丨2_ 或第五泵浦时间t5_p，相邻验证电压之间的电压差可以是最小的。可以利用制造者的仿真结果来确定被设置到每个负电荷泵浦时段，每个放电时段和每个正电荷泵浦时段的参考时间值RefDT和RefPT。可以基于快闪存储器件的编程/擦除周期、温度等等，在预定范围内改变参考时间值Ref DT和Ref PT0按照以上描述，可以以最优化的时间来控制与连续生成负验证电压和正验证电压相关联的每个时段，从而提高编程验证速度。如果仅仅根据设置到负电压泵浦时段的参考时间Ref PT来控制负电压生成器175的负电压生成时段，则可以从负电压生成器175中去除电压检测器74。因此，可以简化负电荷泵浦电路及其控制方法。这意味着，在最优化的时间内高效地执行负电荷泵浦操作。根据上述负电压生成方法，可以根据连续生成的负电压电平选择性地进行伴随有放电操作的负电荷泵浦操作和不伴随放电操作的负电荷泵浦操作。示范性地描述了执行伴随有放电操作的负电荷泵浦操作的情况。将参照图21到图23更全面地描述执行不伴随放电操作的负电荷泵浦操作的情况。图21是用于描述根据本发明构思的示范性实施例的字线电压生成方法的示图。与图10中的验证电压相比，除了第二验证电压Vvfy2和第三验证电压Vvfy3交换以外，图21的示图可以与图10的相同。因此，将省略对其的描述。参照图21，可以依次向被选字线施加(从负电压生成器175生成的)至少两个或更多具有不同电平的负电压(例如，Vvfyl和Vvfy2)以及(从低电压生成器173生成的) 正低电压(例如，Vvfy3) 0例如，在编程时，可以将从负电压生成器175生成的具有负电平的第一验证电压Vvfyl施加到被选字线以验证被编程的存储单元。此时，可以像电容器那样根据第一验证电压Vvfyl对字线充电。在本发明构思的情况中，可以立即将具有正电压电平的第三验证电压Vvfy3施加到被选字线，而无需等到在施加第一验证电压Vvfyl之后在被选字线充电的负电压被缓慢地放电。可以向被选字线施加第三验证电压Vvfy3以验证被编程为具有第三编程状态ST3的存储单元。在这种情况下，可以通过具有正电压电平的第三验证电压Vvf y3，将由于第一验证电压Vvfyl而在被选字线充电的负电压放电到地电平或高于第一验证电压Vvfyl的电平。 由于在被选字线充电的负电压被放电到地电平或高于第一验证电压Vvfyl的电平，因此在生成第二验证电压Vvfy2时可以立即激活负电压生成器175的负电压泵。因此，可以通过负电压生成器175的负电压泵浦操作快速地生成第二验证电压Vvfy2。可以向被选字线施加第二验证电压以验证被编程为具有第二编程状态ST2的存储单元。根据上述字线电压生成方法，通过依次生成负电压和正电压(或通过调节生成字线电压的次序)、无需对在字线充电的电荷进行放电的字线恢复操作，即可以获得与字线恢复操作相同的效果。因此，可以连续地生成负字线电压而无需字线恢复操作。这意味着，可以快速地进行负字线电压的电平转换。图22是用于描述根据本发明构思的另一示范性实施例的字线电压生成方法的示图。与图10中的验证电压相比，除了第一验证电压Vvfyl和第二验证电压Vvfy2交换以外，图22的示图可以与图10的相同。因此，将省略对其的描述。参照图22，如果连续地生成至少两个或更多具有不同电平的负电压，则负电压生成器175可以确定负电压生成次序，以使具有较高电平的负电压(例如，第二验证电压 Vvfy2)在具有较低电平的负电压(例如，第一验证电压Vvfyl)之前生成。在这种情况下， 当进行从第二验证电压Vvfy2到第一验证电压Vvfyl的负电压转换时，可以立即执行负电荷泵浦操作而无需放电操作。因此，可以快速实现负电压转换。图23是用于描述图22中示出的第一验证电压Vvfyl和第二验证电压Vvfy2的示图。可以不同地确定第一验证电压Vvfyl和第二验证电压Vvfy2的电平和生成次序。图22和图23中的第一验证电压Vvfyl和第二验证电压Vvfy2的电平可以与图10 和图21中的相同。然而，生成第一验证电压Vvfyl和第二验证电压Vvfy2的次序可以与图 10和图21中不同。例如，可以首先生成第二验证电压Vvfy2，然后可以生成电平低于第二验证电压 Vvfy2的第一验证电压Vvfyl。在这种情况下，由于是从高负电压电平到低负电压电平的负电压转换，因此可以在生成具有低电平的负电压时激活负电荷泵浦操作，而无需放电操作或字线恢复操作。因此，可以连续地生成负字线电压而无需放电操作或字线恢复操作。这意味着，可以快速地进行负字线电压的电平转换。使用从负电压生成器175生成的负电压当中的第一验证电压Vvfyl和第二验证电压Vvfy2示范性地描述了本发明构思。然而，根据本发明构思的示范性实施例的负电压生成方法可以应用于生成具有不同电平的负字线电压的所有操作，不局限于特定情况或特定负电压数量。此外，使用负电压被用作字线电压的情况示范性地描述了本发明构思。然而， 根据本发明构思生成的负电压可以用作各种电压，例如阱电压、位线电压等等。如上所述，为了快速地生成负电压，可以根据将要生成的负电压的电平来确定负电压生成器175的负电压生成次序，而无需放电操作或字线恢复操作。依据所述字线电压生成方法，无需放电操作或字线恢复操作，可以通过调节生成字线电压的次序来获得与字线恢复操作相同的效果。因此，可以连续地生成负字线电压而无需放电操作或字线恢复操作。这意味着，可以快速地进行负字线电压的电平转换。在这种情况下，负电压生成器175 可以不包括与放电操作或字线恢复操作相关联的电路元件。因此，可以简化负电压生成器和包括负电压生成器的电压生成单元170。图M是根据本发明构思的示范性实施例的存储单元阵列的透视图。在图M中示范性地示出了具有堆叠闪存结构的单元阵列1101。参照图24，根据本发明构思的示范性实施例的快闪存储器件可以包括三维排列的存储单元。可以在多个半导体层形成存储单元，所述多个半导体层分别用作用于形成MOS 晶体管的半导体基底。为了便于描述，在图M中示范性地示出了两个半导体层，即第一半导体层10’和第二半导体层20’。然而，半导体层的数量不局限于此。例如，可以堆叠三个或更多的半导体层。在本实施例中，第一半导体层10’可以是单晶硅晶片，第二半导体层20’可以是通过外延工艺形成的单晶硅外延层，在所述外延工艺中将第一半导体层10'，即晶片用作籽晶层。在本实施例中，半导体层10’和20’中的每一个可以具有相同结构的单元阵列。存储单元可以构成多电平单元阵列1101。半导体层10’和20，中的每一个可以包括由器件隔离图案(device isolation pattern) 15所限定的有源区。可以沿某一方向并行地形成有源区。器件隔离图案15可以由包括硅氧化膜的绝缘材料形成，以电隔离有源区。可以在半导体层10’和20’中的每一个上布置跨越有源区的栅极结构。栅极结构可以由一对选择线GSL和SSL以及M个字线WL形成。可以在栅极结构的一侧布置源极插塞50’，并且可以在其另一侧布置位线插塞40’。位线插塞40’可以分别与N个位线BL连接，所述N个位线BL跨越字线WL。可以在最上面的半导体层(例如，图对中的第二半导体层20’)上方形成位线BL，以便跨越字线WL。表示位线BL的数量的N可以是1或更大的整数。例如，N可以是8的倍数之一。字线WL可以布置在选择线GSL与SSL之间，并且一个栅极结构可以由M个字线(M 是1或更大的整数)形成。例如，M可以是8的倍数之一。选择线GSL和SSL之一可以用作控制公共源极线CSL与存储单元之间的电连接的地选择线GSL。选择线GSL和SSL中的另一个可以用作控制位线与存储单元之间的电连接的串选择线SSL。可以在选择线与字线所限定的有源区内形成杂质区。在地选择线GSL—侧形成的杂质区IlS和21S可以用作通过公共源极线CSL连接的源电极，并且在串选择线SSL —侧形成的杂质区IlD和21D可以用作经由位线插塞40’与位线BL连接的漏电极。在字线WL 的两侧形成的杂质区IlI和211可以用作用于串联连接存储单元的内部杂质区。源极插塞50’可以将杂质区IlS和21S(在下文中，称为第一源极区和第二源极区)与半导体层10’和20’连接。这意味着，第一源极区IlS和第二源极区21S具有与半导体层10’和20’相同的电势。该电连接可以通过经由第二半导体层20’和第二源极区21S 将源极插塞50’与第一源极区IlS连接来实现。源极插塞50’可以与第二源极区21S和第二半导体层20’的内壁接触。根据本发明构思的示范性实施例的电压生成方法可以应用于具有在图M中示出的堆叠闪存结构的快闪存储器件。在本发明构思的情况下，可以将负电压和正电压施加到图M的快闪存储器件以作为字线电压。此外，根据本发明构思的示范性实施例的负电压生成方法可以应用于存储单元按三维排列的三维闪存存储单元结构。三维快闪存储器件可以不通过重复在二维中形成存储单元的方法来实现，而是通过使用用于定义的有源区的图案化工艺形成字线或字线板(word line plate)来实现。因此，可以减少每比特制造成本。图25是根据本发明构思的另一示范性实施例的存储单元阵列的透视图。在图25 中示范性地示出了具有三维闪存结构的单元阵列110_2。参照图25，快闪存储器件的单元阵列110_2可以包括多个字线板WL_PT和被排列为跨越多个字线板WL_PT的多个有源柱(或有源区)PL。多个字线板WL_PT可以互相电隔离。半导体基底可以包括阱区域和源极区S。源极区S可以具有不同于阱区域的传导类型。 例如，阱区域可以是P型，而源极区S可以是N型。在本实施例中，阱区域可以具有袋型阱
30结构(或称作三阱结构)。对于袋型阱结构，阱区域可以被具有传导类型不同于该阱区域的至少另一个阱区域(未示出)包围。每个字线板WL_PT可以由多个局部字线形成，所述多个局部字线共面地公共电连接以具有相同的电势。字线板WL_PT可以分别通过层间绝缘膜(未示出)电分隔。字线板 WL_PT可以分别经由字线接触件WL_CT与电隔离的全局字线GWL电连接。字线接触件WL_ CT可以在存储单元阵列或阵列块的边缘形成。在本实施例中，可以不同地改变字线板WL_ PT的宽度和字线接触件WL_CT的位置。每个有源柱PL可以包括邻近阱区域的主体部分B、以及邻近上选择线(upper selection word line)USLi (i是N或更小的整数)的漏极区D。主体部分B可以具有与阱相同的传导类型，而漏极区D可以具有不同于阱区域的传导类型。多个有源柱PL可以具有被形成为贯穿多个字线板WL_PT的长轴。字线板WL_PT与有源柱PL的交叉点可以呈三维分布。也就是说，三维存储器中的存储单元可以由三维分布的交叉点来形成。可以在字线板WL_PT与有源柱PL之间布置栅极绝缘膜GI。在本实施例中，栅极绝缘膜GI可以由多层形成。例如，栅极绝缘膜GI可以由氧化物-氮化物-氧化物(Oxide-Nitride-Oxide，0N0) 形成。栅极绝缘膜GI的一部分可以用作用于存储信息的薄膜(即，电荷存储膜或电荷存储层)。有源柱PL的一端可以与阱区域公共连接，另一端可以与位线BL连接。一个位线 BL可以与多个，例如N个有源柱PL连接。这意味着一个位线BL与多个，例如N个单元串 CSTR连接。一个有源柱PL可以形成一个单元串CSTR。一个单元串CSTR可以包括在多个字线板WL_PT形成的多个存储单元。一个存储单元可以通过一个有源柱PL和一个局部字线或一个字线板WL_PT来限定。一个单元串CSTR(即，一个有源柱PL)可以被独立地选择以对每个存储单元编程或从其读取数据。可以在位线BL与最上面的字线板WL_PT之间布置多个上选择线USLi。 上选择线USLi可以被布置为跨越位线BL。位线BL可以经由插塞与漏极区D电连接。可替换地，位线BL可以直接与漏极区D电连接。可以分别在位线BL与上选择线USLi的交叉处形成用于控制有源柱PL与位线BL 之间的电连接的多个上选择晶体管。上选择晶体管的栅电极可以与相应的上选择线USLi 连接。通过一个位线BL和一个上选择线USLi可以独立地选择一个有源柱PL (即，一个单元串CSTR)。如图25所示，可以在阱区域内形成源极区S。源极区S可以形成向位线的充电路径或自位线的充电路径。源极区S可以与公共源极线CSL电连接。可以在公共源极线CSL 与源极区S之间插入贯穿字线板WL_PT的源极接触插塞S_CT。公共源极线CSL可以通过源极线接触插塞S_CT而布置在位线BL上方，并且可以由金属材料形成。然而，也可以形成公共源极线CSL使其具有各种形状。为了控制向位线的充电路径/自位线的充电路径，可以在阱区域与最下面的字线板WL_PT之间布置用于控制有源柱PL与阱区域之间的电连接的多个下选择线。在本实施例中，多个下选择线LSL可以形成具有相等电势的下选择板LS_PT。下选择线可以被应用于下选择晶体管的栅电极以控制有源柱PL与阱区域之间的电连接。根据本发明构思的示范性实施例的电压生成方法可以应用于上述的三维快闪存储器。根据本发明构思的示范性实施例生成的负字线电压和正字线电压可以施加到图25中的快闪存储器的字线板。图沈是示出根据本发明构思的示范性实施例的包括快闪存储器件的数据存储设备的框图。参照图沈，数据存储设备1500可以受主机控制。例如，主机可以包括手持电子设备，如个人/手持计算机、个人数字助理(PDA)、便携式媒体播放器(PMP)、MP3播放器等等。 主机和数据存储设备1500可以通过诸如USB、SCSI、ESDI、SATA、SAS、快速PCI或IDE接口的标准化接口来连接。可以不同地实现连接主机和数据存储设备1500的接口方式而无需局限于特定方式。数据存储设备1500可以由固态盘或驱动器(SSD)形成。然而，本发明构思不局限于此。例如，数据存储设备1500可以被集成在单个半导体器件内，以形成PC(PCMCIA) 卡、CF 卡、SM(或 SMC)卡、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro)、安全卡(SD、miniSD、 microSD、SDHC)、通用快闪存储器(UFQ设备，等等。数据存储设备1500可以包括存储控制器1200和作为主存储器部件的快闪存储器 1100。存储控制器1200可以被配置为响应于来自主机的请求控制快闪存储器1100的读取操作、写入操作和擦除操作。快闪存储器1100可以由多个非易失性存储器芯片(例如，快闪存储器芯片)100_1 到100_4形成。快闪存储器芯片100_1到100_4可以分别根据经由相应通道提供的来自主机的请求而执行读取/写入/擦除操作。快闪存储器芯片100_1到100_4中的每一个可以具有与图1中的相同的构造和操作。例如，快闪存储器芯片100_1到100_4中的每一个可以使用被绝缘膜包围的导电浮栅作为电荷存储层。此外，快闪存储器芯片100_1到100_4中的每一个可以使用诸如Si3N4、 A1203、HfAlO、HfSiO等等的绝缘膜、而非典型的导电浮栅，作为电荷存储层。根据本发明构思的示范性实施例的快闪存储器可以实现为具有以下各项之一具有多层阵列的堆叠闪存结构、无源漏闪存结构、针型闪存结构和三维(或垂直型)闪存结构。快闪存储器芯片100_1到100_4中的每一个可以被实现为包括与在图10到图23 中描述的本发明构思的负电压生成相关联的所有特性。例如，快闪存储器芯片100_1到 100_4中的每一个可以被配置为连续地生成多个负电压以作为将被施加到字线的电压。具体来说，快闪存储器芯片100_1到100_4中的每一个可以被配置为快速地转换负电压的电平。更详细地，当生成第一负电压、然后生成电平高于第一负电压的第二负电压时，可以快速地将先前生成的电压(即第一负电压)放电到例如某一电平。然后，可以在时间Ref PT 期间执行负电荷泵浦操作以生成第二负电压。在这种情况下，可以最优化用于及时生成负电压的时段。这意味着，可以在快速的时间内生成所需要的负电压电平。在另一实施例中，快闪存储器芯片100_1到100_4中的每一个可以被配置为根据将被生成的负电压电平调节负电压的生成次序，或者调节电压生成次序以使负电压和正电压依次生成。在这种情况下，可以无需放电操作或字线恢复操作，从而最小化从第一负电压到第二负电压的转换所导致的时间延迟。这意味着，可以在快速的时间内生成所需要的负电压电平。在顺序生成负验证电压的条件下示范性地描述了负电压生成方法。然而，负电压生成方法可以应用于各种负电压(例如，各种负字线电压)和各种正字线电压，而无需局限于特定负电压(例如，验证电压、读取电压等等)。根据本发明构思的字线电压生成方法，可以快速地进行相对于负字线电压和正字线电压的电平转换。这可以实现减少编程时间。此外，可以高效地执行关于分布在负电压区域和正电压区域的数据状态的读取操作和验证操作。图27是示出根据本发明构思的另一示范性实施例的数据存储设备的框图。参照图27，数据存储设备2000可以包括存储控制器2200和快闪存储器2100。快闪存储器2100可以基本与图1中的相同。快闪存储器2100可以被实现为具有以下各项之一具有多层阵列的堆叠闪存结构、无源漏闪存结构、针型闪存结构和三维(或垂直型)闪存结构。快闪存储器2100可以被实现为包括与在图10到图23中描述的本发明构思的负电压生成相关联的所有特性，因此省略对其的描述。存储控制器2200可以被配置为控制快闪存储器2100。存储控制器2200可以与图 1到图沈中示出的相同。SRAM 2230可以用作工作存储器。主机接口 2220可以包括与数据存储设备2000 连接的主机的数据交换协议。ECC电路2240可以被配置为检测和校正从快闪存储器2100 读出的数据的错误。存储器接口 2260可以被配置为与根据本发明构思的示范性实施例的快闪存储器2100接口。CPU 2210可以被配置为执行用于交换数据的全部控制操作。尽管未示出，但是数据存储设备2000还可以包括ROM，其存储用于与主机接口的代码数据。在本实施例中，数据存储设备2000可以应用于各种用户设备之一，如计算机、便携式计算机、超移动PC(UMPC)、工作站、上网本、PDA、上网板、无线电话、移动电话、智能电话、电子书、PMP(便携式多媒体播放器)、数码相机、数字音频记录器/播放器、数字图片/ 视频记录器/播放器、便携式游戏机、导航系统、黑匣子、三维电视机、能够在无线环境下发送和接收信息的设备、构成家庭网络的各种电子设备之一、构成计算机网络的各种电子设备之一、构成车联网的各种电子设备之一、RFID、或构成计算系统的各种电子设备之一(例如SSD、存储卡等)。图观是示出根据本发明构思的另一示范性实施例的数据存储设备的框图。参照图28，数据存储设备3000可以包括快闪存储器3100和闪存控制器3200。 闪存控制器3200可以响应于从数据存储设备3000外部接收的控制信号控制快闪存储器 3100。闪存控制器3200可以基本与图沈和图27中的相同，因此省略对其的描述。此外，快闪存储器3100可以与图1中的相同，并且可以被实现为具有以下各项之一具有多层阵列的堆叠闪存结构、无源漏闪存结构、针型闪存结构和三维(或垂直型)闪存结构。图观中的快闪存储器3100可以被实现为包括与在图10到图23中描述的本发明构思的负电压生成相关联的所有特性，因此省略对其的描述。数据存储设备3000可以是存储卡设备、SSD设备、多媒体卡设备、SD设备、记忆棒设备、HDD设备、混合驱动器设备或USB闪存设备。例如，数据存储设备3000可以是供诸如数码相机、个人计算机等用户设备使用的满足工业标准的卡。图四是示出根据本发明构思的示范性实施例的包括快闪存储器件的计算系统的框图。参照图四，计算系统4000可以包括快闪存储器件4100、存储控制器4200、诸如基带芯片组的调制解调器4300、微处理器4500和用户接口 4600。元件4200、4300、4500和
334600可以与总线4400电连接。快闪存储器件4100可以与图1中的基本相同，并且可以被实现为具有以下各项之一具有多层阵列的堆叠闪存结构、无源漏闪存结构、针型闪存结构和三维(或垂直型)闪存结构。图四中的快闪存储器件4100可以被实现为包括与在图10 到图23中描述的本发明构思的负电压生成相关联的所有特性，因此省略对其的描述。如果计算系统4000是移动设备，其还可以包括用于为计算系统4000供电的电池 4700。尽管未示出，但是计算系统4000还可以包括应用芯片组、照相机图像处理器(camera image processor, CIS)、可移动DRAM等等。存储控制器4200和快闪存储器件4100可以构成例如使用非易失性存储器件存储数据的固态驱动器(SSD)。在一些实施例中，非易失性存储器件和/或存储控制器可以通过各种封装类型来封装，如 PoPpackage on Package，层叠封装)、球栅阵列(Ball grid array，BGA)、芯片尺寸封装(Chip scale package，CSP)、塑料带引线芯片载体(Plastic Leaded Chip Carrier, PLCC)、塑料双列直插封装(Plastic Dual In Line Package, PDIP)、晶片中华夫封装(Die in Waffle Pack)、晶圆中管芯形式(Die in Wafer Form)、板上芯片(Chip On Board，COB)、陶瓷双列直插封装(Ceramic Dual In-Line Package，CERDIP)、塑料四方扁平封装(Metric Quad Flat Pack, MQFP)、薄型四方扁平封装(Thin Quad Flatpack, TQFP)、 小外型集成电路(Small Outline IC，S0IC)、收缩型小外型封装(Shrink Small Outline Package，SS0P)、薄型小外型封装(Thin Small Outline，TS0P)、系统级封装(System In Package, SIP)、多芯片封装(Multi Chip Package, MCP)、晶圆级制作封装(Wafer-level Fabricated Package, WFP)、晶圆级堆叠封装(Wafer-Level Processed Stack Package, WSP)，等等。以上公开的主题应被看作是说明性的，而不是限制性的，并且权利要求意图覆盖落入真实精神和范围内的所有那些修改、改进以及其他实施例。因而，在法律允许的最大限度内，本发明的范围由权利要求及其等效物的最宽泛可允许解释来确定，而不应受限于或局限于前述具体描述。
权利要求
1.一种快闪存储器的字线电压生成方法，包括 使用正电压生成器生成编程电压；使用负电压生成器生成与多个负数据状态相对应的多个负编程验证电压；以及使用正电压生成器生成与至少一个或多个状态相对应的至少一个或多个编程验证电压，其中，所述生成多个负编程验证电压的步骤包括 生成第一负验证电压，放电负电压生成器的输出，使其变得高于第一负验证电压，以及执行负电荷泵浦操作，直到负电压生成器的输出达到第二负验证电压电平。
2.如权利要求1所述的字线电压生成方法，其中，经放电的负电压生成器的输出的电平高于所述第一负验证电压的电平并且等于或低于地电压的电平。
3.如权利要求1所述的字线电压生成方法，其中，第一负验证电压低于第二负验证电压。
4.一种快闪存储器的字线电压生成方法，包括使用负电压生成器生成与多个负数据状态相对应的多个负读取电压；以及使用低电压生成器生成与至少一个或多个正数据状态相对应的至少一个或多个正读取电压，其中，所述生成多个负读取电压的步骤包括 生成第一负读取电压，放电负电压生成器的输出，使其变得高于第一负读取电压，以及执行负电荷泵浦操作，直到负电压生成器的输出达到第二负读取电压电平。
5.如权利要求4所述的字线电压生成方法，其中，经放电的负电压生成器的输出的电平高于第一负读取电压的电平并且等于或低于地电压的电平。
6.如权利要求4所述的字线电压生成方法，其中，第一负读取电压低于第二负读取电压。
7.一种快闪存储器的字线电压生成方法，包括 经由负电压泵的负电荷泵浦生成第一负电压； 放电负电压泵的输出；将负电压泵的放电输出与作为目标负电压的第二负电压进行比较；以及如果负电压泵的放电输出高于第二负电压，则激活负电荷泵浦以生成第二负电压， 其中，所述负电压泵的负电荷泵浦被激活，直到负电压泵的放电输出等于或低于第二负电压。
8.如权利要求7所述的字线电压生成方法，其中，当放电结果或负电荷泵浦结果指示负电荷泵的输出高于目标负电压时，执行负电荷泵浦。
9.如权利要求7所述的字线电压生成方法，其中，当放电结果或负电荷泵浦结果指示负电荷泵的输出高于目标负电压并且等于或低于地电压时，执行负电荷泵浦。
10.如权利要求7所述的字线电压生成方法，其中，执行所述负电荷泵的放电，直到负电荷泵的输出达到预定负电压电平。
11.如权利要求7所述的字线电压生成方法，其中，响应于控制逻辑的控制、在预定时间期间执行所述负电荷泵的放电。
12.一种快闪存储器件，包括存储单元阵列，其包括布置在多个字线和多个位线的交叉处的多个快闪存储单元； 电压生成单元，其被配置为生成将被施加到字线的多个字线电压；以及控制逻辑，其被配置为控制电压生成单元的电压生成操作，其中，所述电压生成单元包括负电压生成器，其被配置为生成第一负电压，放电该第一负电压，以及执行负电荷泵浦直到生成高于第一负电压的第二负电压。
13.如权利要求12所述的快闪存储器件，其中，在对第一负电压放电之后，负电压生成器的输出高于第二负电压并且等于或低于地电压。
14.如权利要求12所述的快闪存储器件，其中，当在生成第一负电压之后生成低于第一负电压的第三负电压时，所述负电压生成器执行负电荷泵浦，直到该负电压生成器的输出达到第三负电压。
15.如权利要求12所述的快闪存储器件，其中，所述负电压生成器包括 直流电压生成器，其被配置为生成直流电压；参考电压生成器，其被配置为生成与目标负电压相对应的参考电压； 振荡器，其被配置为生成第一时钟；负电荷泵，其被配置为响应于第二时钟执行负电荷泵浦，并且作为负电荷泵浦的结果生成目标负电压；以及电压检测器，其被配置为响应于所述直流电压、参考电压和第一时钟比较目标负电压和参考电压，并根据比较结果生成第二时钟。
16.如权利要求15所述的快闪存储器件，其中，所述电压检测器包括电源部件，其被配置为响应于负电压使能信号向比较节点提供直流电压的供电； 分压部件，其连接在比较节点与检测节点之间，并被配置为将所述直流电压分压，其中，向所述检测节点供应目标负电压；放电部件，其连接在检测节点与接地端之间，并被配置为响应于所述负电压使能信号的反相信号放电检测节点的电压；比较部件，其被配置为比较比较节点的电压与所述参考电压，并生成作为比较结果的第二时钟；以及控制部件，其被配置为响应于负电压使能信号确定对电源部件和放电部件的激活。
17.如权利要求16所述的快闪存储器件，其中，当根据放电部件的放电，检测节点的电压高于参考电压并且等于或低于地电压时，所述控制部件去激活所述放电部件。
18.如权利要求16所述的快闪存储器件，其中，当在预定时间期间执行了对放电部件的放电操作之后，所述控制部件去激活该放电部件。
19.如权利要求15所述的快闪存储器件，其中，所述负电压生成器被配置为基于所述直流电压、参考电压以及从负电荷泵生成的目标负电压，生成与目标负电压相对应的、用于字线的负电压，并且其中，所述负电压生成器包括放电部件，其被配置为响应于反相的负电压使能信号放电所述负电压。
20.如权利要求12所述的快闪存储器件，其中，所述存储单元阵列包括三维存储单元阵列，其具有相互电隔离的多个字线板以及排列为跨越所述多个字线板的多个有源柱。
21.一种快闪存储器件，包括存储单元阵列，其包括布置在多个字线和多个位线的交叉处的多个快闪存储单元； 正电压生成器，其被配置为生成将被施加到被选字线的正高电压以及与至少一个或多个数据状态相对应的至少一个或多个正低电压；负电压生成器，其被配置为生成与多个负数据状态相对应的、且将被施加到被选字线的多个负电压；以及控制逻辑，其被配置为控制所述正电压生成器和负电压生成器， 其中，当在生成低于第二负电压的第一负电压之后生成第二负电压时，所述负电压生成器放电负电压生成器的输出以使其变得高于该第二负电压，并且执行负电荷泵浦，直到负电压生成器的输出达到第二负电压。
22.如权利要求21所述的快闪存储器件，其中，所述存储单元阵列包括三维存储单元阵列，其具有相互电隔离的多个字线板以及排列成跨越所述多个字线板的多个有源柱。
23.一种数据存储设备，包括与多个通道连接的多个快闪存储器；以及控制器，其被配置为经由相应通道控制所述多个快闪存储器中的每一个的读取、写入和擦除操作，其中，所述多个快闪存储器中的每一个包括存储单元阵列，其包括布置在多个字线和多个位线的交叉处的多个快闪存储单元； 电压生成单元，其被配置为生成将被施加到字线的多个字线电压，以及控制逻辑，其被配置为控制电压生成单元的电压生成操作，其中，所述电压生成单元包括负电压生成器，其被配置为生成第一负电压，放电该第一负电压，以及经由负电荷泵浦生成第二负电压。
24.如权利要求23所述的数据存储设备，其中，所述数据存储设备是从固态驱动器、 PCMCIA卡、紧凑型闪存卡、智能媒体卡、记忆棒、多媒体卡、SD卡和USB快闪存储设备的组中选择的一个。
25.如权利要求23所述的数据存储设备，其中，所述多个快闪存储器中的至少一个是三维存储单元阵列，其具有相互电隔离的多个字线板以及排列成跨越所述多个字线板的多个有源柱。
26.一种快闪存储器件的字线电压生成方法，包括使用正电压生成器生成编程电压；使用负电压生成器生成多个负编程验证电压；以及使用正电压生成器生成至少一个或多个正编程验证电压，其中，所述生成多个负编程验证电压的步骤包括在生成具有低电平的负编程验证电压之前生成具有高电平的负编程验证电压。
27.如权利要求沈所述的字线电压生成方法，其中，生成所述多个负编程验证电压中的每一个而无需执行对先前生成的负编程验证电压的放电操作或字线恢复操作。
28.一种快闪存储器件的字线电压生成方法，包括 生成编程电压；生成第一负编程验证电压；生成与至少一个数据状态相对应的至少一个正编程验证电压；以及生成第二负编程验证电压。
29.如权利要求观所述的字线电压生成方法，其中，生成所述第二负编程验证电压而无需执行对第一负编程验证电压的放电操作或字线恢复操作。
30.如权利要求观所述的字线电压生成方法，其中，所述第一负编程验证电压具有高于第二负编程验证电压的负电压电平。
31.如权利要求观所述的字线电压生成方法，其中，所述第一负编程验证电压具有低于第二负编程验证电压的负电压电平。
32.一种快闪存储器件，包括存储单元阵列，其包括布置在多个字线和多个位线的交叉处的多个快闪存储单元； 电压生成单元，其被配置为生成将被施加到字线的多个字线电压；以及控制逻辑，其被配置为控制电压生成单元的电压生成操作，其中，所述电压生成单元从具有最高电平的负字线电压到具有最低电平的负字线电压顺序地生成多个负字线电压。
33.如权利要求32所述的所述的快闪存储器件，其中，生成所述多个负字线电压而无需对先前生成的负字线电压执行放电操作或字线恢复操作。
34.如权利要求32所述的快闪存储器件，其中，所述多个负字线电压是顺序地施加到所述多个字线中的至少一个的编程验证电压。
35.一种快闪存储器件，包括存储单元阵列，其包括布置在多个字线和多个位线的交叉处的多个快闪存储单元；电压生成单元，其被配置为生成将被施加到字线的多个字线电压；以及控制逻辑，其被配置为控制电压生成单元的电压生成操作，其中，所述电压生成单元在编程验证操作期间依次生成负字线电压和正字线电压。
36.如权利要求35所述的快闪存储器件，其中，生成所述多个负字线电压而无需执行对先前生成的负字线电压的放电操作或字线恢复操作。
37.一种快闪存储器的字线电压生成方法，包括经由负电压生成器的负电荷泵浦生成第一负验证电压；在第一放电时间期间放电负电压生成器的输出；以及在第一放电时间之后经由负电压生成器的负电荷泵浦生成第二负验证电压，其中，根据第一负验证电压与第二负验证电压之间的电压差确定所述第一放电时间。
38.如权利要求37所述的字线电压生成方法，其中，在所述放电过程中，将负电压生成器的输出放电到高于第二负验证电压且等于或低于地电压的电平。
39.如权利要求37所述的字线电压生成方法，其中，当第二负验证电压低于第一负验证电压时跳过所述放电。
40.如权利要求37所述的字线电压生成方法，还包括当在生成第二负验证电压之后生成至少一个正编程验证电压时，在比第一放电时间短的第二放电时间期间放电负电压生成器的输出。
41.如权利要求40所述的字线电压生成方法，其中，在所述第二放电时间期间负电压生成器的输出被放电到地电平。
42.一种包括负电压生成器的快闪存储器件的验证电压生成方法，包括 经由负电压生成器生成第一负验证电压；在第一放电时间期间放电负电压生成器的输出； 经由负电压生成器生成高于第一负验证电压的第二负验证电压； 在第二放电时间期间放电负电压生成器的输出；以及经由负电压生成器生成高于第二负验证电压的第三负验证电压。
43.如权利要求42所述的验证电压生成方法，其中，根据第一负验证电压和第二负验证电压之间的电压差确定第一放电时间，并且根据第二负验证电压与第三负验证电压之间的电压差确定第二放电时间。
44.如权利要求43所述的验证电压生成方法，其中，当第一负验证电压与第二负验证电压之间的电压差变大时增加第一放电时间，并且当第二负验证电压与第三负验证电压之间的电压差变大时增加第二放电时间。
45.如权利要求42所述的验证电压生成方法，其中，所述第一负验证电压和第二负验证电压是用于相同的负数据状态的验证电压。
46.一种快闪存储器的验证电压生成方法，包括经由负电压生成器的负电荷泵浦操作生成第一负验证电压；以及生成高于第一负验证电压的第二负验证电压而无需负电荷泵浦操作， 其中，根据负电压生成器的放电来建立所述第二负验证电压。
47.如权利要求46所述的验证电压生成方法，其中，经由对负电压生成器的输出端的自然放电或强制放电来建立所述第二负验证电压。
48.一种包括正电压生成器和负电压生成器的快闪存储器件的验证电压生成方法，包括使用负电压生成器生成负验证电压； 将负电压生成器的输出放电到地电平；以及经由正电压生成器的正电荷泵浦操作生成正验证电压。
49.如权利要求48所述的验证电压生成方法，其中，所述负验证电压和正验证电压分别对应于相邻阈值电压分布。
50.一种快闪存储器件，包括存储单元阵列，其包括布置在多个字线和多个位线的交叉处的多个快闪存储单元； 电压生成单元，其被配置为生成将被施加到字线的多个字线电压；以及控制逻辑，其被配置为控制电压生成单元的电压生成操作，其中，所述电压生成单元在放电时间期间放电第一负电压，然后生成高于第一负电压的第二负电压，并且其中，根据第一负电压与第二负电压之间的电压差确定所述放电时间。
51.如权利要求50所述的快闪存储器件，其中，当在放电时间期间执行了放电操作时， 电压生成单元的输出电压高于第二负电压并且等于或低于地电压。
52.如权利要求50所述的快闪存储器件，其中，所述电压生成单元包括 直流电压生成器，其被配置为生成直流电压；参考电压生成器，其被配置为生成与第一和第二负电压当中的将被生成的目标负电压相对应的参考电压；振荡器，其被配置为生成第一时钟；负电荷泵，其被配置为响应于第二时钟执行负电荷泵浦，并且生成作为负电荷泵浦结果的目标负电压；以及电压检测器，其被配置为响应于所述直流电压、参考电压和第一时钟比较目标负电压和参考电压，并根据比较结果生成第二时钟。
53.如权利要求52所述的快闪存储器件，其中，所述电压检测器包括电源部件，其被配置为响应于负电压使能信号向比较节点提供直流电压的供电； 分压部件，其连接在比较节点与检测节点之间，并被配置为将所述直流电压分压，其中，向所述检测节点供应目标负电压；放电部件，其连接在检测节点与接地端之间，并被配置为响应于所述负电压使能信号的反相信号放电检测节点的电压；比较部件，其被配置为比较比较节点的电压与所述参考电压，并生成作为比较结果的第二时钟；以及控制部件，其被配置为响应于负电压使能信号确定对电源部件和放电部件的激活。
54.如权利要求53所述的快闪存储器件，其中，当在预定时间期间执行了放电操作之后，所述控制部件去激活所述放电部件。
55.一种数据存储设备，包括与多个通道连接的多个快闪存储器；以及控制器，其被配置为经由相应通道控制所述多个快闪存储器中的每一个的读取、写入和擦除操作，其中，所述多个快闪存储器中的每一个包括存储单元阵列，其包括布置在多个字线和多个位线的交叉处的多个快闪存储单元； 电压生成单元，其被配置为生成将被施加到字线的多个字线电压，以及控制逻辑，其被配置为控制电压生成单元的电压生成操作， 其中，所述电压生成单元包括负电压生成器，并且其中，当生成第一负电压然后生成高于第一负电压的第二负电压时，负电压生成器在根据第一负电压与第二负电压之间的电压差确定的放电时间期间放电电压生成单元的输出端，然后生成该第二负电压。
56.如权利要求55所述的数据存储设备，其中，所述数据存储设备是从固态驱动器、 PCMCIA卡、紧凑型闪存卡、智能媒体卡、记忆棒、多媒体卡、SD卡和USB快闪存储设备的组中选择的一个。
全文摘要
一种快闪存储器的字线电压生成方法包括使用正电压生成器生成编程电压；使用负电压生成器生成与多个负数据状态相对应的多个负编程验证电压；以及使用所述正电压生成器生成与至少一个或多个状态相对应的至少一个或多个编程验证电压。生成多个负编程验证电压包括生成第一负验证电压；放电负电压生成器的输出，使其变得高于所述第一负验证电压；以及执行负电荷泵浦操作，直到负电压生成器的输出达到第二负验证电压电平。
文档编号G11C16/12GK102446553SQ201110293638
公开日2012年5月9日 申请日期2011年9月29日 优先权日2010年9月30日
发明者任载禹, 姜东求, 权五锡, 柳载悳, 金承范, 金武星, 金泰暎 申请人:三星电子株式会社