专利名称：半导体装置的数据输出电路的制作方法
技术领域：
本发明总体而言涉及一种半导体集成电路，具体而言涉及一种半导体装置的数据输出电路。
背景技术：
通常，半导体装置被配置成储存数据并输出所储存的数据。此外，半导体装置被配置成在从外部接收时钟时储存数据并输出所储存的数据。具体地，半导体装置被配置成与时钟同步地从外部接收数据，以及与时钟同步地向外部输出所储存的数据。
发明内容
本发明描述的是一种能输出正常数据的半导体装置的数据输出电路。在本发明的一个实施例中，一种半导体装置的数据输出电路包括时钟歪斜补偿中继器，被配置成在输出使能信号的使能时间段期间响应于歪斜补偿码而将时钟延迟，并输出数据同步时钟；失配补偿驱动器，被配置成通过根据失配补偿码来控制内部数据的上升沿或下降沿而将内部数据与数据同步时钟同步并输出与数据同步时钟同步的内部数据；以及数据输出驱动器，被配置成响应于失配补偿驱动器的输出来产生输出数据。在本发明的一个实施例中，一种半导体装置的数据输出电路包括时钟歪斜补偿中继器组，被配置成在输出使能信号的使能时间段期间响应于上升歪斜补偿码而将上升时钟延迟并输出上升数据同步时钟，以及响应于下降歪斜补偿码而将下降时钟延迟并输出下降数据同步时钟；失配补偿驱动器控制单元，被配置成将上升内部数据和下降内部数据与上升数据同步时钟和下降数据同步时钟同步，响应于失配补偿码来确定上拉驱动能力和下拉驱动能力，利用所确定的上拉驱动能力和下拉驱动能力来驱动被同步的数据，以及输出上拉数据和下拉数据；以及数据输出驱动器，被配置成响应于上拉数据和下拉数据来输出数据。在本发明的一个实施例中，一种半导体装置的数据输出电路包括第一时钟歪斜补偿中继器，所述第一时钟歪斜补偿中继器具有用于接收上升时钟并将其传送至第一驱动器的第一传输线，且被配置成响应于上升歪斜补偿码来增加或减少第一传输线的电容，所述第一驱动器被配置成将经由第一传输线传送的上升时钟输出作为上升数据同步时钟；第二时钟歪斜补偿中继器，所述第二时钟歪斜补偿中继器具有用于接收下降时钟并将其传送至第二驱动器的第二传输线，且被配置成响应于下降歪斜补偿码来增加或减少第二传输线的电容，所述第二驱动器被配置成将经由第二传输线传送的下降时钟输出作为下降数据同步时钟；失配补偿驱动器控制单元，被配置成与上升数据同步时钟和下降数据同步时钟同步地输出上升内部数据和下降内部数据；以及数据输出驱动器，被配置成响应于失配补偿驱动器控制单元的输出来产生输出数据。在本发明的一个实施例中，一种半导体装置的数据输出电路包括时钟歪斜补偿中继器组，被配置成接收上升时钟和下降时钟并输出上升数据同步时钟和下降数据同步时钟；失配补偿驱动器控制单元，被配置成分别将上升内部数据和下降内部数据与上升数据同步时钟和下降数据同步时钟同步，并且用根据失配补偿码的驱动能力来驱动和输出被同步的数据；以及数据输出驱动器，被配置成响应于失配补偿驱动器控制单元的输出来产生输出数据。
结合附图描述本发明的特征、方面和实施例，其中图I是根据本发明实施例的半导体装置的数据输出电路的配置图； 图2是图I所示的时钟歪斜补偿中继器组的配置图；图3是图2所示的时钟歪斜补偿中继器的延迟步进的码表；图4是图I所示的失配补偿驱动器控制单元的配置图；图5是图4所示的失配补偿驱动器的占空校正码表；以及图6是熔丝信号发生单元的配置图。
具体实施例方式下面参照附图结合示例性实施例来描述根据本发明的半导体装置的数据输出电路。参见图1，根据本发明实施例的半导体装置的数据输出电路包括时钟发生单元100、时钟歪斜(skew)补偿中继器组200、失配补偿驱动器控制单元300、以及数据输出驱动器 400。
时钟发生单元100可以包括DLL (延迟锁定环)或PLL (锁相环)，并产生上升时钟RCLK和下降时钟FCLK。时钟歪斜补偿中继器组200被配置成响应于上升歪斜补偿码R_skew〈0:2>而将上升时钟RCLK延迟，并输出上升数据同步时钟RCLKDO。此外，时钟歪斜补偿中继器组200被配置成在输出使能信号OE的使能时间段期间响应于下降歪斜补偿码F_skew〈0:2>而将下降时钟FCLK延迟，并输出下降数据同步时钟FCLKDO。失配补偿驱动器控制单元300被配置成将上升内部数据RDO与上升数据同步时钟RCLKDO同步，将下降内部数据FDO与下降数据同步时钟FCLKDO同步，响应于失配补偿码D_mis〈0:2>来确定上拉驱动能力和下拉驱动能力，利用所确定的上拉驱动能力和下拉驱动能力来驱动被同步的数据，以及输出上拉数据updo和下拉数据dndo。数据输出驱动器400被配置成响应于上拉数据updo和下拉数据dndo来输出数据Dout至半导体装置外部。参见图2，时钟歪斜补偿中继器组200包括第一时钟歪斜补偿中继器210和第二时钟歪斜补偿中继器220。
第一时钟歪斜补偿中继器210被配置成在输出使能信号OE的使能时间段期间响应于上升歪斜补偿码R_skew〈0:2>而将上升时钟RCLK延迟，并输出延迟的上升时钟RCLK作为上升数据同步时钟RCLKDO。第一时钟歪斜补偿中继器210包括第一节点电平控制部211，第一、第二和第三负载控制部212、213和214，以及第一驱动器215。第一节点电平控制部211被配置成在输出使能信号OE的使能时间段期间响应于上升时钟RCLK来改变第一传输线common_nodeA的电压电平。第一节点电平控制部211包括第一与非门ND11。第一与非门NDll具有接收上升 时钟RCLK和输出使能信号OE的输入端子、以及与第一传输线commorunodeA连接的输出端子。第一、第二和第三负载控制部212、213和214被配置成响应于上升歪斜补偿码R_skew〈0:2>来增加或减少第一传输线common_nodeA的电容。例如，如果上升歪斜补偿码R_skew<0:2>的码值增加，则第一、第二和第三负载控制部212、213和214增加第一传输线common_nodeA的电容。也就是说，各个第一、第二和第三负载控制部212、213和214响应于上升歪斜补偿码R_skew〈0:2>来确定是否激活与第一传输线common_nodeA连接的电容器。第一、第二和第三负载控制部212、213和214可以用相同的方式来配置。因此，将仅仅描述第一负载控制部212的配置，而本文将省略对其他负载控制部213和214的配置的描述。第一负载控制部212包括第一电容器capll、第二电容器cap 12和第一反相器IVll0第一反相器1￥11被输入上升歪斜补偿码1 _81 ^〈0:2>中的第一比特1 _81 ^〈0>。第一电容器cap 11的一端被输入上升歪斜补偿HR_skew〈0:2>中的第一比特R_skew〈0>,而另一端与第一传输线common_nodeA连接。第二电容器capl2的一端被输入第一反相器IVll的输出信号，而另一端与第一传输线common_nodeA连接。因此,在第一负载控制部212中，如果上升歪斜补偿码R_skew〈0:2>中的第一比特R_skew〈0>的电平为高电平，则第一电容器capll和第二电容器capl2被激活，且第一传输线common_nodeA的电容即负载增加。第一驱动器215被配置成驱动第一传输线common_nodeA的电压并输出上升数据同步时钟RCLKDO。第一驱动器215包括第二反相器IV12。第二反相器IV12具有与第一传输线common_nodeA连接的输入端子，以及输出上升数据同步时钟RCLKDO的输出端子。第二时钟歪斜补偿中继器220被配置成在输出使能信号OE的使能时间段期间响应于下降歪斜补偿码F_skew〈0:2>而将下降时钟FCLK延迟，并输出延迟的下降时钟FCLK作为下降数据同步时钟FCLKDO。第二时钟歪斜补偿中继器220包括第二节点电平控制部221，第四、第五和第六负载控制部222、223和224，以及第二驱动器225。第二节点电平控制部221被配置成在输出使能信号OE的使能时间段期间响应于下降时钟FCLK来改变第二传输线common_nodeB的电压电平。第二节点电平控制部221包括第二与非门ND12。第二与非门ND12具有接收下降时钟FCLK和输出使能信号OE的输入端子，以及与第二传输线common_nodeB连接的输出端子。
第四、第五和第六负载控制部222、223和224被配置成响应于下降歪斜补偿码F_skew〈0:2>来增加或减少第二传输线common_nodeB的电容。例如，如果下降歪斜补偿码F_skew〈0:2>的码值增加,则第四、第五和第六负载控制部222、223和224增加第二传输线common_nodeB的电容。也就是说,各个第四、第五和第六负载控制部222、223和224响应于下降歪斜补偿HF_skew〈0:2>来确定是否激活与第二传输线common_nodeB连接的电容器。第四、第五和第六负载控制部222、223和224可以用相同的方式来配置。因此，将仅仅描述第四负载控制部222的配置，而本文将省略对其他负载控制部223和224的配置的描述。第四负载控制部222包括第三电容器capl3、第四电容器capl4和第三反相器IV13。第三反相器IV13被输入下降歪斜补偿HF_skew〈0:2>中的第一比特F_skew〈0>。第三电容器cap 13的一端被输入下降歪斜补偿HF_skew〈0:2>中的第一比特F_skew〈0>,而另一端与第二传输线common_nodeB连接。第四电容器capl4的一端被输入第三反相器IV13 的输出信号，而另一端与第二传输线common_nodeB连接。因此,在第四负载控制部222中，如果下降歪斜补偿码F_skew〈0:2>中的第一比特F_skew〈0>的电平为高电平，则第三电容器capl3和第四电容器capl4被激活，且第二传输线common_nodeB的电容即负载增加。第二驱动器225被配置成驱动第二传输线commorunodeB的电压并输出下降数据同步时钟FCLKDO。第二驱动器225包括第四反相器IV14。第四反相器IV14具有与第二传输线common_nodeB连接的输入端子，以及输出下降数据同步时钟FCLKDO的输出端子。图3是图2所示的时钟歪斜补偿中继器组200的延迟步进(delay step)的码表。如果上升歪斜补偿码R_skew〈0: 2>和下降歪斜补偿码F_skew〈0: 2>的码值全部是0、0、0，则上升时钟RCLK和下降时钟FCLK都不被延迟(正常状态)。如果上升歪斜补偿码R_skew〈0: 2>的码值增加，则上升时钟RCLK的延迟步进数增力口。如果上升时钟RCLK的延迟步进数增加，则上升时钟RCLK被延迟得更多。换言之，如果在输出使能信号OE被使能的时间段期间上升歪斜补偿码R_skew〈0: 2>的码值增加，则由于第一传输线commorunodeA的电容值增加，上升时钟RCLK被延迟得更多，且被输出作为上升数据同步时钟RCLKDO。如果下降歪斜补偿码F_skeW〈0: 2>的码值增加，则下降时钟FCLK的延迟步进数增力口。如果下降时钟FCLK的延迟步进数增加，则下降时钟FCLK被延迟得更多。换言之，如果在输出使能信号OE被使能的时间段期间下降歪斜补偿码F_skeW〈0: 2>的码值增加，则由于第二传输线common_nodeB的电容值增加,下降时钟FCLK被延迟得更多，且通过被延迟得更多而被输出作为下降数据同步时钟FCLKDO。参见图4，失配补偿驱动器控制单元300包括编码器310、上拉失配补偿驱动器320和下拉失配补偿驱动器330。编码器310被配置成将失配补偿码D_mis〈0: 2>编码，并产生第一、第二、第三和第四上拉数据占空控制信号uhigh〈0:1>和ulOW〈0:1>以及第一、第二、第三和第四下拉数据占空控制信号dhigh<0:l>和dlow〈0:1>。上拉失配补偿驱动器320被配置成将上升内部数据RDO与上升数据同步时钟RCLKDO同步以及将下降内部数据FDO与下降数据同步时钟FCLKDO同步，并产生初步上拉数据Updo_pre。上拉失配补偿驱动器320响应于第一、第二、第三和第四上拉数据占空控制信号uhigh〈0:1>和ulow〈0:1>来确定第一上拉驱动能力和第一下拉驱动能力，利用所确定的第一上拉驱动能力和第一下拉驱动能力来驱动初步上拉数据Updo_pre，以及产生上拉数据updo o上拉失配补偿驱动器320包括第一同步部321和上拉数据补偿驱动部322。第一同步部321被配置成将上升内部数据RDO与上升数据同步时钟RCLKDO同步以及将下降内部数据FDO与下降数据同步时钟FCLKDO同步，并产生初步上拉数据updo_preD第一同步部321包括第一控制反相器IVCll和第二控制反相器IVC12。第一控制反相器IVCll具有接收反相的上升数据同步时钟RCLKDOb的第一控制端子、接收上升数据同步时钟RCLKDO的第二控制端子、以及接收上升内部数据RDO的输入端子。第二控制反相器IVC12具有接收反相的下降数据同步时钟FCLKDOb的第一控制端子、接收下降数据同步时钟FCLKDO的第二控制端子、以及接收下降内部数据FDO的输入端子。初步上拉数据updo_ pre从第一控制反相器IVCll和第二控制反相器IVC12各自的输出端子所共同连接的节点输出。上拉数据补偿驱动部322被配置成响应于第一、第二、第三和第四上拉数据占空控制信号uhigh〈0:1>和ulow〈0:1>来确定第一上拉驱动能力和第一下拉驱动能力，利用所确定的第一上拉驱动能力和第一下拉驱动能力来驱动初步上拉数据updo_pre，以及产生上拉数据updo。上拉数据补偿驱动部322包括第一补偿驱动器323和第二补偿驱动器324，以及第一锁存部分325。第一补偿驱动器323被配置成，当第一上拉数据占空控制信号uhigh〈0>具有低电平且初步上拉数据updo_pre具有低电平时上拉第一输出节点out_nodeA,而当第三上拉数据占空控制信号uloW〈0>具有高电平且初步上拉数据Updo_pre具有高电平时下拉第一输出节点 out_nodeA。第一补偿驱动器323包括第三控制反相器IVC13。第三控制反相器IVC13具有接收第一上拉数据占空控制信号uhigh〈0>的第一控制端子、接收第三上拉数据占空控制信号ulow〈0>的第二控制端子、接收初步上拉数据updo_pre的输入端子、以及与第一输出节点out_nodeA连接的输出端子。第二补偿驱动器324被配置成，当第二上拉数据占空控制信号uhigh〈l>具有低电平且初步上拉数据updo_pre具有低电平时上拉第一输出节点out_nodeA,而当第四上拉数据占空控制信号uloW〈l>具有高电平且初步上拉数据Updo_pre具有高电平时下拉第一输出节点 out_nodeA。第二补偿驱动器324包括第四控制反相器IVC14。第四控制反相器IVC14具有接收第二上拉数据占空控制信号uhigh〈l>的第一控制端子、接收第四上拉数据占空控制信号ulow〈l>的第二控制端子、接收初步上拉数据updo_pre的输入端子、以及与第一输出节点out_nodeA连接的输出端子。第一锁存部分325被配置成锁存初步上拉数据Updo_pre并将其传送至第一输出节点 out_nodeA。
第一锁存部分325包括第五反相器IV15和第六反相器IV16。第五反相器IV15具有接收初步上拉数据updo_pre的输入端子，以及与第一输出节点out_nodeA连接的输出端子。第六反相器IV16具有与第五反相器IV15的输出端子连接的输入端子，以及与第五反相器IV15的输入端子连接的输出端子。上拉数据updo从第一输出节点out_nodeA输出，且第一补偿驱动器323与第二补偿驱动器324的上拉驱动能力和下拉驱动能力可以彼此不同。第一补偿驱动器323和第二补偿驱动器324的上拉驱动能力之和为第一上拉驱动能力。此外，第一补偿驱动器323和第二补偿驱动器324的下拉驱动能力之和为第一下拉驱动能力。因此，如果第一补偿驱动器323和第二补偿驱动器324的上拉驱动能力增加，则上拉数据updo的上升沿的斜率增加且上拉数据updo的高脉冲宽度的大小增加，而如果第一补偿驱动器323和第二补偿驱动器324的下拉驱动能力增加，则上拉数据updo的下降沿的斜率增加且上拉数据updo的低脉冲宽度的大小增加。上拉失配补偿驱动器320还可以包括第一初始化部分326。第一初始化部分326被配置成当输出使能信号OE被禁止时将初步上拉数据updo-pre锁定到特定的电平，即高电平。第一初始化部326包括第一晶体管PU。第一晶体管Pll具有接收输出使能信号OE的栅极、被施加外部电压VDD的源极、以及与传送初步上拉数据updo_pre的节点连接的漏极。下拉失配补偿驱动器330被配置成将上升内部数据RDO与上升数据同步时钟RCLKDO同步以及将下降内部数据FDO与下降数据同步时钟FCLKDO同步，并产生初步下拉数据dndo_pre。下拉失配补偿驱动器330响应于第一、第二、第三和第四下拉数据占空控制信号dhigh〈0:1>和dlow〈0:1>来确定第二上拉驱动能力和第二下拉驱动能力，利用所确定的第二上拉驱动能力和第二下拉驱动能力来驱动初步下拉数据dndo_pre，以及产生下拉数据dndo o下拉失配补偿驱动器330包括第二同步部331和下拉数据补偿驱动部332。第二同步部331被配置成将上升内部数据RDO与上升数据同步时钟RCLKDO同步以及将下降内部数据FDO与下降数据同步时钟FCLKDO同步，并产生初步下拉数据dndo_pre o第二同步部331包括第五控制反相器IVC15和第六控制反相器IVC16。第五控制反相器IVC15具有接收反相的上升数据同步时钟RCLKDOb的第一控制端子、接收上升数据同步时钟RCLKDO的第二控制端子、以及接收上升内部数据RDO的输入端子。第六控制反相器IVC16具有接收反相的下降数据同步时钟FCLKDOb的第一控制端子、接收下降数据同步时钟FCLKDO的第二控制端子、以及接收下降内部数据FDO的输入端子。初步下拉数据dndo_pre从第五控制反相器IVC15和第六控制反相器IVC16各自的输出端子所共同连接的节点输出。下拉数据补偿驱动部332被配置成响应于第一、第二、第三和第四下拉数据占空控制信号dhigh〈0:1>和dlow〈0:1>来确定第二上拉驱动能力和第二下拉驱动能力，利用所确定的第二上拉驱动能力和第二下拉驱动能力来驱动初步下拉数据dndo_pre，以及产生下拉数据dndo。下拉数据补偿驱动部332包括第三补偿驱动器333和第四补偿驱动器334，以及第、二锁存部分335。第三补偿驱动器333被配置成，当第一下拉数据占空控制信号dhigh〈0>具有低电平且初步下拉数据dndo_pre具有低电平时上拉第二输出节点out_nodeB,而当第三下拉数据占空控制信号dlow〈0>具有高电平且初步下拉数据dndo_pre具有高电平时下拉第二输出节点 out_nodeB。第三补偿驱动器333包括第七控制反相器IVC17。第七控制反相器IVC17具有接收第一下拉数据占空控制信号dhigh〈0>的第一控制端子、接收第三下拉数据占空控制信号dlow〈0>的第二控制端子、接收初步下拉数据dndo_pre的输入端子、以及与第二输出节点out_nodeB连接的输出端子。第四补偿驱动器334被配置成，当第二下拉数据占空控制信号dhigh〈l>具有低电平且初步下拉数据dndo_pre具有低电平时上拉第二输出节点out_nodeB,而当第四下拉数据占空控制信号dlow〈l>具有高电平且初步下拉数据dndo_pre具有高电平时下拉第二输 出节点 out_nodeB。第四补偿驱动器334包括第八控制反相器IVC18。第八控制反相器IVC18具有接收第二下拉数据占空控制信号dhigh〈l>的第一控制端子、接收第四下拉数据占空控制信号dlow〈l>的第二控制端子、接收初步下拉数据dndo_pre的输入端子，以及与第二输出节点out_nodeB连接的输出端子。第二锁存部分335被配置成锁存初步下拉数据dndo_pre并将其传送至第二输出节点 out_nodeB。第二锁存部分335包括第七和第八反相器IV17和IV18。第七反相器IV17具有接收初步下拉数据dndo_pre的输入端子，以及与第二输出节点out_nodeB连接的输出端子。第八反相器IV18具有与第七反相器IV17的输出端子相连接的输入端子，以及与第七反相器IV17的输入端子相连接的输出端子。下拉数据dndo从第二输出节点out_nodeB输出，且第三补偿驱动器333与第四补偿驱动器334的上拉驱动能力和下拉驱动能力可以彼此不同。第三补偿驱动器333和第四补偿驱动器334的上拉驱动能力之和为第二上拉驱动能力。此外，第三补偿驱动器333和第四补偿驱动器334的下拉驱动能力之和为第二下拉驱动能力。因此，如果第三补偿驱动器333和第四补偿驱动器334的上拉驱动能力增加，则下拉数据dndo的上升沿的斜率增加且下拉数据dndo的高脉冲宽度的大小增加，而如果第三补偿驱动器333和第四补偿驱动器334的下拉驱动能力增加，则下拉数据dndo的下降沿的斜率增加且下拉数据dndo的低脉冲宽度的大小增加。下拉失配补偿驱动器330还可以包括第二初始化部分336。第二初始化部分336被配置成当输出使能信号OE被禁止时将初步下拉数据dndo-pre锁定到特定的电平，即低电平。第二初始化部分336包括第二晶体管Nil。第二晶体管Nll具有接收反相的输出使能信号OEb的栅极、与用于传送初步下拉数据dndo_pre的节点连接的漏极、以及与接地端子VSS连接的源极。第一、第二.....第八控制反相器IVC11、IVC12.....IVC18可以用相同的方式来
配置。因此，将仅仅描述第二控制反相器IVC12的配置，且在本文中将省略对其他控制反相器IVCll和IVC13至IVC18的配置的描述。
第二控制反相器IVC12包括第三、第四、第五和第六晶体管P12、P13、N12和N13。第三晶体管P12具有接收反相的下降数据同步时钟FCLKDOb的栅极，以及被施加外部电压VDD的源极。第四晶体管P13具有接收下降内部数据FDO的栅极，以及与第三晶体管P12的漏极连接的源极。第五晶体管N12具有接收下降内部数据FDO的栅极，以及与第四晶体管P13的漏极连接的漏极。第六晶体管N13具有接收下降数据同步时钟FCLKDO的栅极、与第五晶体管N12的源极连接的漏极、以及与接地端子VSS连接的源极。初步上拉数据updo_pre从第四晶体管P13和第五晶体管N12共同连接的节点输出。图5示出由图4所示的编码器310将失配补偿码D_mis〈0: 2>编码的结果，即，取决于失配补偿码D_mis〈0: 2>的第一、第二、第三和第四上拉数据占空控制信号uhigh〈0: 1>和ulow〈0:1>以及第一、第二、第三和第四下拉数据占空控制信号dhigh〈0:1>和dlow〈0:1>。此外，图5示出利用取决于失配补偿码D_mis〈0:2>的第一、第二、第三和第四上拉数据占空控制信号uhigh〈0:l>和ulOW〈0:l>以及第一、第二、第三和第四下拉数据占空控制信号dhigh<0:l>和dloW〈0:1>而借助于失配补偿驱动器控制单元300所实现的针对上拉数据 updo和下拉数据dndo的高脉冲宽度控制步进、即占空高步进，以及低脉冲宽度控制步进、即占空低步进。具体地，可以将配置实施成使得上拉数据updo和下拉数据dndo的高脉冲宽度的大小随着高脉冲宽度控制步进数、即占空高步进数的增加而增加。此外，可以将配置实现成使得上拉数据updo和下拉数据dndo的低脉冲宽度的大小随低脉冲宽度控制步进数、即占空低步进数的增加而增加。在图5中，“正常”表示的是，初步上拉数据Updo_pre和初步下拉数据dndo_pre的高脉冲宽度或低脉冲宽度的大小与上拉数据updo和下拉数据dndo的高脉冲宽度或低脉冲宽度的大小相同。本发明的实施例中所采用的上升歪斜补偿码R_skew〈0:2>、下降歪斜补偿码F_skew<0:2>和失配补偿码D_mis〈0:2>的各个比特信号是由图6所示的熔丝信号发生单元500产生的信号。熔丝信号发生单兀500可以响应于测试信号Test来确定熔丝信号fuse_signal的电平。根据一个例子，当测试信号Test被禁止为低电平时，熔丝信号发生单元500可以根据熔丝FUSE是否被切断来确定熔丝信号fuse_signal的电平。熔丝信号发生单元500包括第七晶体管P14和第八晶体管N14，熔丝FUSE，第九、第十和第i^一反相器IV19、IV20和IV21，以及或非门NORlI。第七晶体管P14具有接收复位信号reset的栅极以及被施加外部电压VDD的源极。熔丝FUSE的一端与第七晶体管P14的漏极连接。第八晶体管N14具有接收复位信号reset的栅极、与熔丝FUSE的另一端连接的漏极、以及与接地端子VSS连接的源极。第九反相器IV19的输入端子同连接熔丝FUSE的所述另一端与第八晶体管N14的节点相连接。第十反相器IV20具有与第九反相器IV19的输出端子连接的输入端子，以及与第九反相器IV19的输入端子连接的输出端子。或非门N0R11接收第九反相器IV19的输出信号和测试信号Test。第H^一反相器IV21接收或非门N0R11的输出信号并输出熔丝信号fuse_signal。下面将参照图I至图5描述如上述配置的根据本发明实施例的半导体装置的数据输出电路的操作。时钟发生单元100产生上升时钟RCLK和下降时钟FCLK。时钟歪斜补偿中继器组200在输出使能信号OE的使能时间段期间响应于上升歪斜补偿码R_skeW〈0:2>来确定用于延迟上升时钟RCLK的延迟量，利用所确定的延迟量来延迟上升时钟RCLK，以及输出上升数据同步时钟RCLKDO。另外，时钟歪斜补偿中继器组200在输出使能信号OE的使能时间段期间响应于下降歪斜补偿码F_skeW〈0: 2>来确定用于延迟下降时钟FCLK的延迟量，利用所确定的延迟量来延迟下降时钟FCLK，以及输出下降数据同步时钟FCLKD0。时钟歪斜补偿中继器组200被配置成使上升数据同步时钟RCLKDO和下降数据同步时钟FCLKDO的歪斜最小化。如从图3可以看出，可以通过根据上升歪斜补偿码R_skew〈0:2>来增加或减少上升时钟RCLK的延迟步进数来增加或减少上升时钟RCLK的延迟量，以及可以通过根据下降歪斜补偿码F_skew〈0:2>来增加或减少下降时钟FCLK的延迟步进数来增加或减少下降时钟FCLK的延迟量。失配补偿驱动器控制单元300将上升内部数据RDO与上升数据同步时钟RCLKDO同步，并输出被同步的上升内部数据RDO作为上拉数据updo。响应于失配补偿码D_mis〈0:2>来确定上拉数据updo的高脉冲宽度或低脉冲宽度的大小。另外，失配补偿驱动 器控制单元300将下降内部数据FDO与下降数据同步时钟FCLKDO同步，并输出被同步的下降内部数据FDO作为下拉数据dndo。响应于失配补偿码D_mis〈0: 2>来确定下拉数据dndo的高脉冲宽度或低脉冲宽度的大小。失配补偿驱动器控制单元300被配置成响应于失配补偿码D_mis〈0:2>来控制上拉数据updo的高脉冲宽度或低脉冲宽度的大小，以控制上拉数据updo的占空。具体地，失配补偿驱动器控制单元300被配置成根据失配补偿码D_mis〈0: 2>来确定上拉数据updo的上拉驱动能力和下拉驱动能力，以控制上拉数据updo的高脉冲宽度或低脉冲宽度的大小。另外，失配补偿驱动器控制单元300被配置成响应于失配补偿码D_mis〈0: 2>来控制下拉数据dndo的高脉冲宽度或低脉冲宽度的大小，以控制下拉数据dndo的占空。具体地，失配补偿驱动器控制单元300被配置成根据失配补偿码D_mis〈0: 2>来确定下拉数据dndo的上拉驱动能力和下拉驱动能力，以控制下拉数据dndo的高脉冲宽度和低脉冲宽度的大小。数据输出驱动器400响应于上拉数据updo和下拉数据dndo而将输出数据Dout输出至半导体装置外部。因此，在本发明的实施例中，即使当上升时钟RCLK与下降时钟FCLK之间出现歪斜时，时钟歪斜补偿中继器组200也可以补偿上升时钟RCLK与下降时钟FCLK之间的歪斜。失配补偿驱动器控制单元300可以通过控制上拉数据updo和下拉数据dndo的占空来补偿上拉数据updo和下拉数据dndo之间的歪斜。因此，在本发明的实施例中，可以优化要输出至半导体装置外部的输出数据Dout。尽管以上已描述了一些实施例，但是本领域技术人员将会理解的是，描述的实施例仅是示例。因此，本文描述的半导体装置的数据输出电路不应限于描述的实施例。确切地说，本文描述的半导体装置的数据输出电路应当仅根据权利要求并结合上述说明书和附图来限定。
权利要求
1.一种半导体装置的数据输出电路，包括 时钟歪斜补偿中继器，所述时钟歪斜补偿中继器被配置成响应于歪斜补偿码来控制时钟的延迟量，并输出数据同步时钟； 失配补偿驱动器，所述失配补偿驱动器被配置成通过根据失配补偿码来控制内部数据的转变定时而将所述内部数据与所述数据同步时钟同步并且输出与所述数据同步时钟同步的所述内部数据；以及 数据输出驱动器，所述数据输出驱动器被配置成响应于所述失配补偿驱动器的输出来产生输出数据。
2.如权利要求I所述的数据输出电路，其中，所述歪斜补偿码和所述失配补偿码的码值根据测试信号或熔丝是否被切断来产生。
3.如权利要求I所述的数据输出电路，其中，所述时钟歪斜补偿中继器包括 多个负载控制部，所述多个负载控制部被配置成响应于所述歪斜补偿码来控制传输线的负载；以及 驱动器，所述驱动器被配置成驱动经由所述传输线传送的信号，并输出所述数据同步时钟。
4.如权利要求3所述的数据输出电路，其中，所述多个负载控制部分别响应于所述歪斜补偿码来控制是否激活与所述传输线连接的电容器。
5.如权利要求I所述的数据输出电路，其中，所述失配补偿驱动器包括 同步部，所述同步部被配置成与所述数据同步时钟同步地输出所述内部数据；以及 补偿驱动部，所述补偿驱动部被配置成用根据所述失配补偿码所确定的驱动能力来驱动所述同步部的输出。
6.如权利要求5所述的数据输出电路，其中，所述补偿驱动部响应于所述失配补偿码来确定上拉驱动能力和下拉驱动能力，并用所确定的上拉驱动能力和下拉驱动能力来输出所述同步部的输出。
7.一种半导体装置的数据输出电路，包括 时钟歪斜补偿中继器组，所述时钟歪斜补偿中继器组被配置成响应于上升歪斜补偿码来延迟上升时钟并输出上升数据同步时钟，以及响应于下降歪斜补偿码来延迟下降时钟并输出下降数据同步时钟； 失配补偿驱动器控制单元，所述失配补偿驱动器控制单元被配置成将上升内部数据和下降内部数据与所述上升数据同步时钟和所述下降数据同步时钟同步，响应于失配补偿码来确定上拉驱动能力和下拉驱动能力，利用所确定的上拉驱动能力和下拉驱动能力来驱动被同步的数据，并输出上拉数据和下拉数据；以及 数据输出驱动器，所述数据输出驱动器被配置成响应于所述上拉数据和所述下拉数据来输出数据。
8.如权利要求7所述的数据输出电路，其中，所述时钟歪斜补偿中继器组包括 第一时钟歪斜补偿中继器，所述第一时钟歪斜补偿中继器被配置成在输出使能信号的使能时间段期间响应于所述上升歪斜补偿码来延迟所述上升时钟并输出所述上升数据同步时钟；以及 第二时钟歪斜补偿中继器，所述第二时钟歪斜补偿器被配置成在所述输出使能信号的使能时间段期间响应于所述下降歪斜补偿码来延迟所述下降时钟并输出所述下降数据同步时钟。
9.如权利要求8所述的数据输出电路，其中，所述第一时钟歪斜补偿中继器包括 节点电平控制部，所述节点电平控制部被配置成在所述输出使能信号的使能时间段期间响应于所述上升时钟来改变传输线的电压电平； 多个负载控制部，所述多个负载控制部被配置成响应于所述上升歪斜补偿码来增加或减少所述传输线的电容；以及 驱动器，所述驱动器被配置成驱动所述传输线的电压并输出所述上升数据同步时钟。
10.如权利要求9所述的数据输出电路，其中，当所述上升歪斜补偿码的码值增加时，所述多个负载控制部增加所述传输线的电容值。
11.如权利要求10所述的数据输出电路，其中，所述第二时钟歪斜补偿中继器包括 节点电平控制部，所述节点电平控制部被配置成在所述输出使能信号的使能时间段期间响应于所述下降时钟来改变传输线的电压电平； 多个负载控制部，所述多个负载控制部被配置成响应于所述下降歪斜补偿码来增加或减少所述传输线的电容；以及 驱动器，所述驱动器被配置成驱动所述传输线的电压并输出所述下降数据同步时钟。
12.如权利要求11所述的数据输出电路，其中，当所述下降歪斜补偿码的码值增加时，所述多个负载控制部增加所述传输线的电容值。
13.如权利要求7所述的数据输出电路，其中，所述失配补偿驱动器控制单元包括 编码器，所述编码器被配置成对所述失配补偿码进行编码，并产生上拉数据占空控制信号和下拉数据占空控制信号； 上拉失配补偿驱动器，所述上拉失配补偿驱动器被配置成将所述上升内部数据与所述上升数据同步时钟同步以及将所述下降内部数据与所述下降数据同步时钟同步，产生初步上拉数据，响应于所述上拉数据占空控制信号来确定第一上拉驱动能力和第一下拉驱动能力，利用所确定的第一上拉驱动能力和第一下拉驱动能力来驱动所述初步上拉数据，以及产生所述上拉数据；以及 下拉失配补偿驱动器，所述下拉失配补偿驱动器被配置成将所述上升内部数据与所述上升数据同步时钟同步以及将所述下降内部数据与所述下降数据同步时钟同步，产生初步下拉数据，响应于所述下拉数据占空控制信号来确定第二上拉驱动能力和第二下拉驱动能力，利用所确定的第二上拉驱动能力和第二下拉驱动能力来驱动所述初步下拉数据，以及产生所述下拉数据。
14.如权利要求13所述的数据输出电路，其中，所述上拉失配补偿驱动器包括 同步部，所述同步部被配置成将所述上升内部数据与所述上升数据同步时钟同步以及将所述下降内部数据与所述下降数据同步时钟同步，并产生所述初步上拉数据；以及 多个补偿驱动器，所述多个补偿驱动器被配置成响应于所述上拉数据占空控制信号来确定所述第一上拉驱动能力和所述第一下拉驱动能力，利用所确定的第一上拉驱动能力和第一下拉驱动能力来驱动所述初步上拉数据，以及输出所述上拉数据。
15.如权利要求14所述的数据输出电路，其中，所述上拉失配补偿驱动器还包括 初始化部分，所述初始化部分被配置成响应于所述输出使能信号而将所述初步上拉数据锁定到特定的电平。
16.如权利要求13所述的数据输出电路，其中，所述下拉失配补偿驱动器包括 同步部，所述同步部被配置成将所述上升内部数据与所述上升数据同步时钟同步以及将所述下降内部数据与所述下降数据同步时钟同步，并产生所述初步下拉数据；以及 多个补偿驱动器，所述多个补偿驱动 器被配置成响应于所述下拉数据占空控制信号来确定所述第二上拉驱动能力和所述第二下拉驱动能力，利用所确定的第二上拉驱动能力和第二下拉驱动能力来驱动所述初步下拉数据，以及输出所述下拉数据。
17.如权利要求16所述的数据输出电路，其中，所述下拉失配补偿驱动器还包括 初始化部分，所述初始化部分被配置成响应于所述输出使能信号而将所述初步下拉数据锁定到特定的电平。
18.一种半导体装置的数据输出电路，包括 第一时钟歪斜补偿中继器，所述第一时钟歪斜补偿中继器具有用于接收上升时钟并将其传送至第一驱动器的第一传输线，且被配置成响应于上升歪斜补偿码来增加或减少所述第一传输线的电容，所述第一驱动器被配置成将经由所述第一传输线传送的所述上升时钟输出作为上升数据同步时钟； 第二时钟歪斜补偿中继器，所述第二时钟歪斜补偿中继器具有用于接收下降时钟并将其传送至第二驱动器的第二传输线，且被配置成响应于下降歪斜补偿码来增加或减少所述第二传输线的电容，所述第二驱动器被配置成将经由所述第二传输线传送的所述下降时钟输出作为下降数据同步时钟； 失配补偿驱动器控制单元，所述失配补偿驱动器控制单元被配置成与所述上升数据同步时钟和所述下降数据同步时钟同步地输出上升内部数据和下降内部数据；以及 数据输出驱动器，所述数据输出驱动器被配置成响应于所述失配补偿驱动器控制单元的输出来产生输出数据。
19.如权利要求18所述的数据输出电路，其中，所述第一时钟歪斜补偿中继器和所述第二时钟歪斜补偿中继器响应于所述上升歪斜补偿码和所述下降歪斜补偿码来控制是否激活与所述第一传输线和所述第二传输线相连接的多个电容器。
20.一种半导体装置的数据输出电路，包括 时钟歪斜补偿中继器组，所述时钟歪斜补偿中继器组被配置成接收上升时钟和下降时钟并输出上升数据同步时钟和下降数据同步时钟； 失配补偿驱动器控制单元，所述失配补偿驱动器控制单元被配置成分别将上升内部数据和下降内部数据与所述上升数据同步时钟和所述下降数据同步时钟同步，并且用根据失配补偿码的驱动能力来驱动并输出被同步的数据；以及 数据输出驱动器，所述数据输出驱动器被配置成响应于所述失配补偿驱动器控制单元的输出来产生输出数据。
21.如权利要求20所述的数据输出电路，其中，所述失配补偿驱动器控制单元包括 编码器，所述编码器被配置成对所述失配补偿码进行编码，并产生上拉数据占空控制信号和下拉数据占空控制信号； 上拉失配补偿驱动器，所述上拉失配补偿驱动器被配置成将所述上升内部数据与所述上升数据同步时钟同步以及将所述下降内部数据与所述下降数据同步时钟同步，产生初步上拉数据，并用根据所述上拉数据占空控制信号的驱动能力来驱动和输出所产生的初步上拉数据；以及 下拉失配补偿驱动器，所述下拉失配补偿驱动器被配置成将所述上升内部数据与所述上升数据同步时钟同步以及将所述下降内部数据与所述下降数据同步时钟同步，产生初步下拉数据，并用根据所述下拉数据占空控制信号的驱动能力来驱动和输出所产生的初步下拉数据。
22.如权利要求21所述的数据输出电路，其中，所述数据输出驱动器响应于所述上拉失配补偿驱动器和所述下拉失配补偿驱动器的输出来产生所述输出数据。
全文摘要
本发明公开一种半导体装置的数据输出电路，包括时钟歪斜补偿中继器，被配置成响应于歪斜补偿码来控制时钟的延迟量，并输出数据同步时钟；失配补偿驱动器，被配置成通过根据失配补偿码来控制内部数据的转变定时而将内部数据与数据同步时钟同步并输出与数据同步时钟同步的内部数据；以及数据输出驱动器，被配置成响应于失配补偿驱动器的输出来产生输出数据。
文档编号G11C7/10GK102737699SQ20111036510
公开日2012年10月17日 申请日期2011年11月17日 优先权日2011年3月31日
发明者李东郁 申请人:海力士半导体有限公司