专利名称：包括模式寄存器组的半导体存储器件及其操作方法
技术领域：
本发明的示例性实施例涉及一种半导体存储器件及其操作方法，更具体而言涉及一种包括模式寄存器组(mode register set)的半导体存储器件。
背景技术：
在动态随机存取存储器(DRAM)器件的操作中，通常使用寄存器组(旧)用于设置特定模式的操作。RS的例子包括模式寄存器组(MRS)和扩展模式寄存器组(EMRS)。MRS和EMRS基于经由地址引脚施加的MRS码连同模式寄存器组命令一起将DRAM器件设置在特定的模式，且所建立的模式保持到直至没有电源供应给半导体存储器件为止。图1是说明已知的半导体存储器件的MRS命令发生电路的框图。参见图1，MRS命令发生电路包括MRS模式信号发生器110、地址缓冲器120、MRS选择信号发生器130和多个MRS命令发生器150A至150E。MRS模式信号发生器110可以通过将外部命令信号/CS、/RAS、/CAS和/WE译码来产生MRS模式信号MRSP。具体地，MRS模式信号发生器110可以产生脉冲宽度与时钟信号CLK的脉冲宽度相同的MRS模式信号MRSP。MRS模式信号MRSP可以在所有的外部命令信号/CS、/RAS、/CAS和/WE都处在逻辑低电平的MRS模式下被使能。地址缓冲器120可以响应于被使能的MRS模式信号MRSP而基于经由地址缓冲器120中所包括的地址引脚AO至A12施加的第一 MRS码A<0:12>来输出用于产生多个MRS 命令匪RS_CMD<0 12>、EMRS_CMD<0 12>、EMRS2_CMD<0 12>、EMRS3_CMD<0 12> 和 TMRS_CMD<0:12> 的 MRS 源信号 MREGKO 12>。MRS选择信号发生器130可以响应于被使能的MRS模式信号MRSP而基于经由存储体地址引脚BO至B2施加的第二 MRS码ΒΑ<0:2>来产生用于选择要设置的MRS模式的多个MRS 选择信号 NMRSP、EMRSP、EMRSP2、EMRSP3 和 TMRSP。如下表1所示，MRS选择信号发生器130通过对施加给存储体地址引脚BO至B2的第二 MRS码BA<0 2>的逻辑值进行逻辑组合和译码来产生用于设置扩展模式寄存器的多个MRS选择信号NMRSP、EMRS, EMRS2和EMRS3，并基于施加给第七地址引脚A7的MRS码A<7>的逻辑值来产生用于测试模式设置命令的TMRS选择信号TMRS。表1
NMRSEMRSEMRS2EMRS 3TMRSA<7>0不管不管不管1ΒΑ<0>01010BA<1>00110BA<2>00000MRS命令发生器150A至150E可以通过对MRS源信号MREGKO 12>和MRS选择信号NMRSP、EMRSP、EMRSP2、EMRSP3和TMRSP进行逻辑组合和译码来产生用于设置半导体存储器件的 MRS 模式的 MRS 命令匪RS_CMD<0 12>、EMRS_CMD<0 12>、EMRS2_CMD<0 12>、EMRS3_CMD<012>、TMRS_CMD<012>。为此，MRS命令发生器150A至150E可以包括匪RS命令发生器150A、EMRS命令发生器150B、EMRS2命令发生器150C、EMRS3命令发生器150D和TMRS命令发生器150E。匪RS命令匪RS_CMD<0:12>包括用于基于图2所示的512MB双数据速率2同步动态随机存取存储器(DDR2_SDRAM)的联合电子设备工程学委员会(JEDEC)规范来设置NMRS的命令。图2示出基于512MB DDR2 SDRAM器件的JEDEC规范的命令。用于设置NMRS的匪RS命令NMRS_CMD包括用于设置突发长度、突发类型、操作模式和CAS潜伏时间(CAS latency)的码。此外，指定地址引脚用于所述码的建立。例如，地址引脚AO至A2被指定用于建立突发长度，而地址引脚A3被指定用于建立突发类型BT。地址引脚A4至A6被指定用于建立CAS潜伏时间，而地址引脚A7至A12被指定用于接收包括测试模式码TM、DLL复位码DLL、写入恢复码WR和断电码PD的MRS码，用于建立操作模式。同时，由于经由地址引脚建立MRS，因此，经由EMRS来设置地址引脚AO至A12未包括的模式。EMRS命令EMRS_CMD可以包括用于设置EMRS的数个命令，EMRS2命令EMRS2_CMD和EMRS3命令EMRS3_CMD可以分别包括用于设置EMRS2和EMRS3的数个命令。然而，根据已知技术，因为NMRS命令发生器150A、EMRS命令发生器150B、EMRS2命令发生器150C、EMRS3命令发生器150D和TMRS命令发生器150E必须经由已经提供的地址引脚AO至A12来接收MRS码，因此MRS命令发生器150A至150E被形成在外围电路区中。为此，外围电路区的密度变高且外围电路区的尺寸变大，造成设计效率的不足。设置在外围电路区中的MRS命令发生器150A至150E所产生的MRS命令NMRS_CMD<0:12>、EMRS_CMD<0:12>、EMRS2_CMD<0:12>、EMRS3_CMD<0:12> 和 TMRS_CMD<0:12> 必须从外围电路区传送到在半导体存储块内部使用MRS命令的构成元件。因此，需要从外围电路区延伸到在半导体存储块内部使用MRS命令的构成元件的数据线来传送MRS命令NMRS_CMD<0 12>、EMRS_CMD<0 12>、EMRS2_CMD<0 12>、EMRS3_CMD<0 12> 禾口 TMRS_CMD<0 12>。近来，随着设置在半导体存储器件中的模式数量的增加，MRS码的数量也增加。由于可以预见到需要指定更多的地址引脚来接收更多的MRS码，因此可以预见到半导体存储器件的尺寸增加，这导致单元容量的下降。此外，根据已知技术，每当经由地址引脚顺序地输入第一 MRS码A<0:12>和第二MRS码BA<0:2>时，应当将它们译码，这是非常繁琐的。译码过程不仅使半导体存储器件的驱动速率变差，而且还增加了功耗量。译码过程执行的时间越长，则功耗越多。
发明内容
本发明的示例性实施例针对一种半导体存储器件，所述半导体存储器件通过包括模式寄存器组而使它的外围电路区减小。本发明的其他示例性实施例针对一种半导体存储器件，所述半导体存储器件在不使用专门用于传送MRS命令的数据线的情况下将MRS命令传送到在半导体存储块内部中使用MRS命令的构成元件。本发明的其他示例性实施例针对一种半导体存储器件，所述半导体存储器件包括在不使用额外的地址引脚的情况下接收多个MRS命令的模式寄存器组。本发明的其他示例性实施例针对一种半导体存储器件，所述半导体存储器件包括可以减少产生MRS命令所花费的时间的模式寄存器组。本发明的其他示例性实施例针对一种半导体存储器件，所述半导体存储器件包括可以具有增加的驱动速率且降低电流消耗量的模式寄存器组。根据本发明的一个示例性实施例，一种半导体存储器件包括控制器，所述控制器被配置成在模式寄存器组(MRQ模式下产生数据缓冲器控制信号；数据缓冲器，所述数据缓冲器被配置成响应于所述数据缓冲器控制信号而将经由数据焊盘输入的多个MRS码缓冲并输出；以及多个MRS命令发生器，所述多个MRS命令发生器被配置成经由数据线接收从所述数据缓冲器输出的所述MRS码，并基于接收的所述MRS码来产生多个MRS命令。根据本发明的另一个示例性实施例，一种操作半导体存储器件的方法包括以下步骤在模式寄存器组(MRQ模式下产生数据缓冲器控制信号；响应于所述数据缓冲器控制信号而将经由数据焊盘输入的多个MRS码缓冲并输出；以及经由数据线接收MRS码并基于接收的所述MRS码来产生多个MRS命令。
图1是说明已知的半导体存储器件的模式寄存器组(MRS)命令发生电路的框图。图2示出基于512MB双数据速率2同步动态随机存取存储器(DDR2 SDRAM)器件的联合电子设备工程学委员会(JEDEC)规范的命令。图3是根据本发明的一个示例性实施例的MRS命令发生电路的框图。图4是图3所示的控制器的框图。图5是根据本发明的第一个示例性实施例的在图3中所示的MRS命令发生电路的输入/输出信号时序图。图6是根据本发明的第二个示例性实施例的在图3中所示的MRS命令发生电路的输入/输出信号时序图。图7是根据本发明的一个示例性实施例的半导体存储器件的框图。
具体实施例方式下面将参照附图更加详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式来实施，并且不应当被理解为限于本文所提出的实施例。确切地说，提供这些实施例是为了使本说明书清楚且完整，并且将会向本领域技术人员完全传达本发明的范围。在本说明书中，相同的附图标记在本发明的各个附图和实施例中表示相同的部件。图3是根据本发明的一个示例性实施例的模式寄存器组(MRQ命令发生电路的框图，图4是图3所示的控制器230的框图。参见图3，MRS命令发生电路包括MRS模式信号发生器210、延迟器220、控制器230、数据缓冲器250、MRS选择信号发生器270、MRS源信号发生器观0、以及多个MRS命令发生器^OA至四( 。MRS模式信号发生器210响应于时钟信号CLK而通过将外部命令信号/CS、/RAS,/CAS和/WE译码来产生MRS模式信号MRSP。具体而言，MRS模式信号发生器210可以产生脉冲宽度与时钟信号CLK的脉冲宽度相同的MRS模式信号MRSP。MRS模式信号MRSP可以在所有的外部命令信号/CS、/RAS、/CAS和/WE都被禁止为逻辑低电平的MRS模式下被使能。延迟器220输出延迟的MRS模式信号MRSP_D，所述延迟的MRS模式信号MRSP_D是通过将MRS模式信号发生器210中所产生的MRS模式信号MRSP延迟一定的延迟量而获得的信号。延迟的MRS模式信号输入至MRS命令发生器四(^至四( 。所述一定的延迟量与用以补偿MRS模式信号MRSP从在MRS模式信号发生器210中产生的时刻开始直至MRS模式信号MRSP被传送到MRS命令发生器^OA至^OE为止的传输延迟所需的量相等。也就是说，所述一定的延迟量补偿经由全局输入/输出线GIO和局部输入/输出线LIO传送MRS模式信号MSRP所需的时间。控制器230接收经由现有的地址引脚从外部传送来的地址ADDR和从MRS模式信号发生器210传送来的MRS模式信号MRSP，并产生数据缓冲器控制信号DQBUF_ENDB。数据缓冲器控制信号DQBUF_ENDB是用于控制数据缓冲器250是否经由数据焊盘DQ接收第一 MRS码A<0 12>和第二 MRS码BA<0 2>的信号。参见图4，数据缓冲器250响应于被使能为逻辑低电平的数据缓冲器控制信号DQBUF_ENDB而将经由数据焊盘DQ串行接收的第一 MRS码A<0:12>和第二 MRS码BA<0:2>缓冲和并行化。由于第一 MRS码A<0 12>是经由数据焊盘DQ接收的，因此即使MRS码的数量增加也不需要增加地址引脚的数量。因此，半导体存储器件的面积效率提高。此外，由于可以经由数据焊盘DQ接收多个MRS码，因此可以产生各种MRS命令，且可以通过减少MRS码的接收时间和译码时间来减少用于产生MRS命令的时间。数据缓冲器250在数据缓冲器控制信号DQBUF_ENDB被使能时接收第一 MRS码A<0:12>和第二 MRS码BA<0:2>，并在数据缓冲器控制信号DQBUF_ENDB被禁止时停止接收第一 MRS 码 A<0 12> 和第二 MRS 码 BA<0 2>。如上所述，MRS命令发生电路中所包括的数据缓冲器250可以减少在不接收第一MRS码A<0:12>和第二 MRS码BA<0:2>时所不必要消耗的电流量，这是因为用于产生MRS命令匪RS_CMD<0:12>、EMRS_CMD<0:12>、EMRS2_CMD<0 12>、EMRS3_CMD<0 12> 和 TMRS_CMD<0 12>的第一 MRS码A<0 12>和第二 MRS码BA<0 2>仅在经由数据焊盘DQ被输入时才被使能。数据缓冲器250执行串行到并行的操作，以将串行接收的第一 MRS码A<0:12>和第二 MRS码BA<0:2>并行化，并将并行码加载到全局输入/输出线GIO上。MRS选择信号发生器270响应于被使能的MRS模式信号MRSP，经由全局输入/输出线GIO接收从数据缓冲器250输出的第二 MRS码BA<0 2>，产生用于选择要设置的MRS模式的多个MRS选择信号NMRSP、EMRSP, EMRSP2、EMRSP3和TMRSP，并经由全局输入/输出线GIO 输出产生的 MRS 选择信号 NMRSP、EMRSP, EMRSP2、EMRSP3 和 TMRSP。MRS源信号发生器观0响应于被使能的MRS模式信号MRSP，经由全局输入/输出线GIO接收第一 MRS码A<0:12>，产生MRS源信号MREGKO 12>，并经由全局输入/输出线GIO输出产生的MRS源信号MREGKO 12>。MRS命令发生器^OA至^OE响应于延迟的MRS模式信号MRSP_D而将MRS源信号MREGI<0:12>和经由全局输入/输出线GIO和局部输入/输出线LIO接收的MRS选择信号NMRSP、EMRSP、EMRSP2、EMRSP3和TMRSP之中的相应信号进行驱动、逻辑组合和译码。另外，MRS命令发生器^OA至^OE产生用于将半导体存储器件设置在特定模式的MRS命令NMRS_CMD<0:12>、EMRS_CMD<0:12>、EMRS2_CMD<0 12>、EMRS3_CMD<0 12> 和 TMRS_CMD<0 12>，并将产生的 MRS 命令匪RS_CMD<0:12>、EMRS_CMD<0:12>、EMRS2_CMD<0:12>、EMRS3_CMD<0:12>和TMRS_CMD<0:12>传送至在半导体存储块内部使用MRS命令的构成元件。为此，MRS命令发生器^OA至^OE包括NMRS命令发生器^0A、EMRS命令发生器290B、EMRS2命令发生器290C、EMRS3命令发生器290D、以及TMRS命令发生器^0E。MRS命令发生器^OA至^OE不必密集地放置在外围电路区的特定位置。而是，MRS命令发生器^OA至^OE可以放置在使用各个MRS命令的存储块中。因此，可以减小外围电路区的尺寸。此外，由于MRS命令发生器^OA至^OE经由数据焊盘DQ接收多个MRS码，因此，MRS命令发生器^OA至^OE可以基于接收的MRS码来产生多种MRS命令。这里，由于MRS命令发生器^OA至^OE经由已经提供给半导体存储器件的全局输入/输出线GIO和局部输入/输出线LIO来接收MRS选择信号NMRSP、EMRSP, EMRSP2、EMRSP3和TMRSP，并且经由已经提供给半导体存储器件的局部输入/输出线LIO来传送所产生的 MRS 命令匪RS_CMD<0:12>、EMRS_CMD<0:12>、EMRS2_CMD<0:12>、EMRS3_CMD<0:12> 和TMRS_CMD<0:12>至各个存储块，因此可以产生MRS命令并在不需要形成额外的线的情况下将其传送至各个存储块。图4是图3所示的控制器230的框图。参见图4，控制器230包括地址比较单元311和控制信号发生单元315。地址比较单元311响应于被使能的MRS模式信号MRSP而将经由已经提供给半导体存储器件的地址引脚从外部接收来的地址ADDR与可以被储存在地址比较单元311中的第一地址ADDRl (未示出)进行比较。比较的结果是，如果地址ADDR和第一地址ADDRl相同，则地址比较单元311输出第一信号MRS_START。此外，地址比较单元311响应于被使能的MRS模式信号MRSP而将经由已经提供给半导体存储器件的地址引脚从外部接收来的地址ADDR与可以被储存在地址比较单元311中的第二地址ADDR2(未示出)进行比较。比较的结果是，如果地址ADDR与第二地址ADDR2相同，则地址比较单元311输出第二信号MRS_END。
控制信号发生单元315响应于数据线驱动信号GI0_EN而将地址比较单元311所输出的第一信号MRS_START与第二信号MRS_END进行逻辑组合，并产生数据缓冲器控制信号DQBUF_ENDB。数据缓冲器控制信号DQBUF_ENDB是用于控制数据缓冲器250以经由数据焊盘DQ接收第一 MRS码A<0 12>和第二 MRS码BA<0 2>的信号。数据线驱动信号GI0_EN是用于将数据线使能以经由数据线传送MRS选择信号匪RSP、EMRSP、EMRSP2、EMRSP3和TMRSP以及MRS源信号MREGK0:12>的信号。在本发明的一个示例性实施例中，使能信号WE可以被用作全局线驱动信号GI0_EN。在本发明的另一个示例性实施例中，可以使用提前写入潜伏时间(EWL)信号来驱动全局输入/输出线GI0。尽管提供了这两种情况，但是本发明的范围和精神不限于这些情况。图5是根据本发明的第一示例性实施例的在图3中所示的MRS命令发生电路的输入/输出信号时序图，图6是根据本发明的第二示例性实施例的在图3中所示的MRS命令发生电路的输入/输出信号时序图。图5示出经由一个数据焊盘DQ<0>输入第一 MRS码A<0:12>和第二 MRS码BA<0 2>，且示出何时激活MRS选择信号匪RSP、EMRSP、EMRSP2、EMRSP3和TMRSP以用于产生MRS 命令匪RS_CMD<0 12>、EMRS_CMD<0 12>、EMRS2_CMD<0 12>、EMRS3_CMD<0 12> 和 TMRS_CfflKO :12>。延迟器220接收在MRS模式下被使能的MRS模式信号MRSP，将所接收的MRS模式信号MRSP延迟根据数据线长度的延迟量，并输出被延迟的MRS模式信号MRSP作为延迟的MRS模式信号MRSP_D。控制器230将在MRS模式下被使能的MRS模式信号MRSP与经由地址引脚接收的地址ADDR组合，并产生数据缓冲器控制信号DQBUF_ENDB。首先，当数据缓冲器控制信号DQBUF_ENDB被使能为逻辑低电平时，数据缓冲器250被使能且经由数据焊盘DQ<0>顺序地接收第一 MRS码A<0:12>和第二 MRS码BA<0:2>。数据缓冲器250顺序地接收第一 MRS码A<0 12>和第二 MRS码BA<0 2>，将其转换为并行数据(如，转换成数据DO至D4，如图5所示)，将所述并行数据缓冲，并将缓冲的数据加载在全局输入/输出线GIO上。MRS选择信号发生器270响应于触发的MRS模式信号MRSP，通过使用被数据缓冲器250转换成并行信号的第二 MRS码ΒΑ<0:2>来产生MRS选择信号NMRSP、EMRSP、EMRSP2、EMRSP3和TMRSP，并将它们加载到全局输入/输出线GIO上。MRS源信号发生器280产生MRS源信号MREGKO 12>并通过使用被数据缓冲器250转换成并行数据的第一 MRS码A<0 12>将MRS源信号MREGKO 12>加载到局部输入/输出线LIO上。MRS命令发生器^OA至^OE响应于延迟的MRS模式信号MRSP_D，通过将MRS源信号 MREGKO 12> 译码来产生 MRS 命令匪 RS_CMD<0 12>、EMRS_CMD<0 12>、EMRS2_CMD<0 12>、EMRS3_CMD<0 12>和TMRS_CMD<0 12>并将它们加载到局部输入/输出线LIO上。MRS命令匪RS_CMD<0:12>、EMRS_CMD<0:12>、EMRS2_CMD<0 12>、EMRS3_CMD<0 12> 禾Π TMRS_CMD<0 12>包括多个码，所述多个码包括MRS码，所述MRS码包括测试模式码TM、DLL复位码DLL、写入恢复码WR、以及断电码PD，用于设置操作模式。参见图5，相比于驱动多个数据焊盘DQ<0:N>，驱动一个数据焊盘DQ<0>时消耗更少的电流。图6示出经由多个数据焊盘DQ<0:N>输入第一 MRS码A<0:12>和第二 MRS码BA<0:2>,且示出产生 MRS 命令匪RS_CMD<0:12>、EMRS_CMD<0 12>、EMRS2_CMD<0 12>、EMRS3_CMD<0:12> 和 TMRS_CMD<0 12> 的定时。参见图6，当数据缓冲器控制信号DQBUF_ENDB在MRS模式下被使能为逻辑低电平时，开始经由数据焊盘DQ<0:N>输入第一 MRS码A<0:12>和第二 MRS码BA<0:2>。数据缓冲器250响应于被使能的数据缓冲器控制信号DQBUF_ENDB而顺序地将第一 MRS 码 A<0 12> 和第二 MRS 码 BA<0 2> 缓冲。数据缓冲器250基于被使能为逻辑低电平的数据缓冲器控制信号DQBUF_ENDB而将经由多个数据焊盘DQ<0:N>输入的第一 MRS码A<0:12>和第二 MRS码BA<0:2>缓冲并将缓冲的信号转换为并行信号(如，转换成数据DO至D4，如图6所示)。MRS选择信号发生器270响应于被数据缓冲器250转换为并行信号的第二 MRS码BA<0:2>而产生MRS选择信号NMRSP、EMRSP、EMRSP2、EMRSP3和TMRSP并将产生的MRS选择信号加载到全局输入/输出线GIO上。MRS命令发生器^OA至290E通过将MRS源信号MREGKO 12>译码而产生MRS命令匪RS_CMD<0:12>、EMRS_CMD<0:12>、EMRS2_CMD<0 12>、EMRS3_CMD<0 12> 禾Π TMRS_CMD<0:12>，并将产生的MRS命令加载到局部输入/输出线LIO上。一般而言，半导体存储器件将数据与时钟的上升沿和下降沿同步，并输出同步的数据至存储控制器。这里，可以在内部时钟的上升沿和下降沿位于半导体存储器件所输出的数据的有效窗口之内时传送数据。然而，随着在高速操作系统中有效数据窗口的尺寸变得越来越小、且半导体存储器件与存储控制器之间所交换的数据容量增加，接收数据变得越来越难。因此，需要数据训练(data training)以保证半导体存储器件和数据处理器件的高速操作。在本发明的一个示例性实施例中，由于第一 MRS码A<0:12>和第二 MRS码BA<0:2>是经由多个数据焊盘DQ<0:N>输入的，因此在不需要数据训练过程的情况下在半导体存储器件中保证了更宽的数据的建立/保持窗口余量。参见图6，由于 MRS 选择信号 NMRSP、EMRSP、EMRSP2、EMRSP3 和 TMRSP — 次全部输入到多个数据焊盘DQ<0:N>，因此存在的优点在于，相比与图5所示的示例性实施例，可以减少用于产生 MRS 命令匪RS_CMD<0:12>、EMRS_CMD<0 12>、EMRS2_CMD<0 12>、EMRS3_CMD<0:12> 和 TMRS_CMD<0:12> 的时间。另外，通过将用于产生MRS 命令匪RS_CMD<0:12>、EMRS_CMD<0 12>、EMRS2_CMD<0 12>、EMRS3_CMD<0 12> 和 TMRS_CMD<0 12> 的 MRS 命令发生器 290A 至 290E 设置于在半导体存储块内部中使用相应MRS命令匪RS_CMD<0:12>、EMRS_CMD<0 12>、EMRS2_CMD<0:12>、EMRS3_CMD<0:12>和TMRS_CMD<0 12>的构成元件中，还可以减小外围电路区的大小。在图3至图6所描述的本发明的示例性实施例中，经由数据焊盘而不是经由地址引脚来接收多个MRS码。因此，可以同时产生不同的MRS码。此外，通过经由数据焊盘接收多个MRS码并一次将接收的MRS码全部译码，可以减少用于产生MRS命令NMRS_CMD<0 12>、EMRS_CMD<0:12>、EMRS2_CMD<0 12>、EMRS3_CMD<0 12> 和 TMRS_CMD<0 12> 所花费的时间。此外，由于 MRS 命令 NMRS_CMD<0 12>、EMRS_CMD<0 12>、EMRS2_CMD<0 12>、EMRS3_CMD<0 12>和TMRS_CMD<0 12>是经由现有的线——例如全局输入/输出线GIO和局部输入/输出线LIO——而被传送至在半导体存储器件内部中使用MRS命令的构成元件，因此可以在不形成额外的专用于传送MRS命令的线的情况下传送MRS命令NMRS_CMD<0:12>、EMRS_CMD<0:12>、EMRS2_CMD<0:12>、EMRS3_CMD<0:12> 和 TMRS_CMD<0 12>。此外，可以通过只在输入用于产生MRS命令的MRS码时才驱动数据缓冲器来减少不需要的等待电流。图7是根据本发明的一个示例性实施例的半导体存储器件700的框图。如图7所示，半导体存储器件700包括外围电路区和存储器单元区。可以在外围电路区中形成MRS码输入电路701。MRS码输入电路701可以包括图3的MRS模式信号发生器210、延迟器220、控制器230、数据缓冲器250、MRS选择信号发生器270、以及MRS源信号发生器观0。MRS码输入电路701经由全局输入/输出线GIO将MRS源信号MREGKO 12>和MRS选择信号NMRSP、EMRSP、EMRSP2、EMRSP3、TMRSP输出至半导体存储器件700的存储器单元区中的相应半导体存储块。半导体存储块包括图3的MRS命令发生器^OA至四( 。MRS命令发生器290A至^OE经由与全局输入/输出线GIO连接的局部输入/输出线LIO来接收MRS源信号 MREGKO 12> 和相应的 MRS 选择信号 NMRSP、EMRSP、EMRSP2、EMRSP3 和 TMRSP。根据本发明的示例性实施例，可以通过在半导体存储块内部中使用相应MRS命令的位置设置用于产生多个MRS命令的MRS命令发生器来减小外围电路区的大小。根据本发明的示例性实施例，经由数据焊盘接收多个MRS码，并且可以产生各种MRS命令。根据本发明的示例性实施例，可以通过经由数据焊盘接收多个MRS码并一次将它们全部译码来减少用于产生MRS命令所花费的时间。根据本发明的示例性实施例，可以在不形成额外的数据线的情况下传送MRS命令，这是因为MRS命令是经由现有的数据线——例如全局输入/输出线GIO和局部输入/输出线LIO——被传送到在半导体存储块内部中使用MRS命令的构成元件。根据本发明的示例性实施例，由于数据缓冲器是在用于产生MRS命令的MRS码输入时被驱动，因此可以防止不需要的电流消耗。虽然已结合具体的实施例描述了本发明，但是对于本领域技术人员而言明显的是，在不脱离所附权利要求所限定的本发明的主旨和范围的情况下，可以进行各种变化和修改。
权利要求
1.一种半导体存储器件，包括控制器，所述控制器被配置成在模式寄存器组MRS模式下产生数据缓冲器控制信号；数据缓冲器，所述数据缓冲器被配置成响应于所述数据缓冲器控制信号而将经由数据焊盘输入的多个MRS码缓冲并输出；以及多个MRS命令发生器，所述多个MRS命令发生器被配置成经由数据线接收从所述数据缓冲器输出的所述MRS码，并基于接收的所述MRS码来产生多个MRS命令。
2.如权利要求1所述的半导体存储器件，其中，当在所述MRS模式下施加数据线驱动信号时，所述控制器响应于从外部传送来的特定地址来产生所述数据缓冲器控制信号。
3.如权利要求2所述的半导体存储器件，其中，所述控制器包括地址比较单元，所述地址比较单元被配置成当接收的地址与第一地址相同时产生用于驱动所述数据缓冲器的第一信号，而当接收的地址与第二地址相同时产生用于停止驱动所述数据缓冲器的第二信号；以及控制信号发生单元，所述控制信号发生单元被配置成通过将所述数据线驱动信号、所述第一信号和所述第二信号进行逻辑组合来产生所述数据缓冲器控制信号。
4.如权利要求2所述的半导体存储器件，其中，所述数据线驱动信号是写入使能WE信号或提前写入潜伏时间EWL信号。
5.如权利要求2所述的半导体存储器件，其中，所述MRS命令发生器形成在使用所述MRS命令的相应半导体存储块内。
6.如权利要求1所述的半导体存储器件，其中，所述数据线包括全局输入/输出线和局部输入/输出线。
7.如权利要求1所述的半导体存储器件，还包括延迟器，所述延迟器被配置成将MRS模式信号延迟所述数据线的线延迟量，并输出延迟的MRS模式信号。
8.如权利要求7所述的半导体存储器件，其中，所述MRS命令发生器中的每个响应于所述延迟的MRS模式信号而将所述MRS命令之中的选中的MRS命令传送至相应的半导体存储块。
9.如权利要求7所述的半导体存储器件，还包括MRS模式信号发生器，所述MRS模式信号发生器被配置成接收一个或多个外部命令信号并产生所述MRS模式信号，其中，所述MRS模式信号在所述MRS模式下被使能。
10.如权利要求1所述的半导体存储器件，其中，所述数据缓冲器将经由所述数据焊盘串行接收的所述MRS码并行化，并将并行化的所述MRS码传送至所述全局输入/输出线。
11.如权利要求2所述的半导体存储器件，还包括MRS源信号发生器，所述MRS源信号发生器被配置成响应于所述MRS模式信号，从所述数据缓冲器接收第一 MRS码，产生多个MRS源信号，并输出产生的所述MRS源信号至全局线；以及MRS选择信号发生器，所述MRS选择信号发生器被配置成响应于所述MRS模式信号，从所述数据缓冲器接收第二 MRS码，产生多个MRS选择信号，并输出产生的所述MRS选择信号至所述全局线。
12.如权利要求11所述的半导体存储器件，其中，所述MRS源信号是用于设置所述半导体存储器件的模式的信号，所述MRS选择信号是用于在所述多个MRS命令之中选择一种MRS以便建立所述半导体存储器件的所述模式的信号。
13.如权利要求1所述的半导体存储器件，其中，所述MRS命令顺序地产生。
14.如权利要求1所述的半导体存储器件，其中，设置至少一个额外的数据焊盘以输入所述多个MRS码。
15.如权利要求14所述的半导体存储器件，其中，所述MRS命令是同时产生的。
16.一种操作半导体存储器件的方法，包括以下步骤在模式寄存器组MRS模式下产生数据缓冲器控制信号；响应于所述数据缓冲器控制信号而将经由数据焊盘输入的多个MRS码缓冲并输出；以及经由数据线接收所述MRS码并基于接收的所述MRS码来产生多个MRS命令。
17.如权利要求16所述的方法，其中，当在所述MRS模式下施加数据线驱动信号时，响应于从外部传送来的特定地址而产生所述数据缓冲器控制信号。
18.如权利要求16所述的方法，其中，产生所述数据缓冲器控制信号的步骤包括以下步骤当所述特定地址与第一地址相同时产生用于驱动所述数据缓冲器的第一信号，而当所述特定地址与第二地址相同时产生用于停止驱动所述数据缓冲器的第二信号；以及通过将所述数据线驱动信号、所述第一信号和所述第二信号逻辑组合来产生所述数据缓冲器控制信号。
19.如权利要求16所述的方法，其中，在使用所述MRS命令的相应半导体存储块内部产生所述多个MRS命令。
20.如权利要求17所述的方法，还包括以下步骤在所述MRS模式下从所述数据缓冲器接收第一 MRS码，产生多个MRS源信号，并输出产生的所述MRS源信号至全局线；以及在所述MRS模式下从所述数据缓冲器接收第二 MRS码，产生多个MRS选择信号，并输出产生的所述MRS选择信号至所述全局线。
21.如权利要求20所述的方法，还包括以下步骤在所述MRS模式下产生MRS模式信号；将所述MRS模式信号延迟所述数据线的线延迟量；以及输出延迟的MRS模式信号。
22.如权利要求21所述的方法，其中，产生所述多个MRS命令的步骤包括以下步骤接收所述MRS源信号；接收所述MRS选择信号；以及响应于所述延迟的MRS模式信号并基于接收到的所述MRS源信号和所述MRS选择信号来产生所述多个MRS命令。
23.如权利要求16所述的方法，还包括以下步骤将经由所述数据焊盘串行接收的所述MRS码并行化；以及传送并行化的所述MRS码至所述全局输入/输出线。
24.如权利要求16所述的方法，还包括以下步骤响应于所述数据缓冲器控制信号而经由一个或更多个额外的数据焊盘来输入额外的MRS 码。
全文摘要
本发明涉及包括模式寄存器组的半导体存储器件及其操作方法。本发明公开了一种半导体存储器件及其操作方法，所述半导体存储器件包括控制器，所述控制器被配置成在模式寄存器组(MRS)模式下产生数据缓冲器控制信号；数据缓冲器，所述数据缓冲器被配置成响应于所述数据缓冲器控制信号而将经由数据焊盘输入的多个MRS码缓冲并输出；以及多个MRS命令发生器，所述多个MRS命令发生器被配置成经由数据线接收从所述数据缓冲器输出的所述MRS码，并基于接收的所述MRS码来产生多个MRS命令。
文档编号G11C7/22GK102568556SQ201110434829
公开日2012年7月11日 申请日期2011年12月22日 优先权日2010年12月28日
发明者具岐峰 申请人:海力士半导体有限公司