专利名称：使用电荷扰动的概率的闪存中的数据管理的制作方法
技术领域：
本公开总体上涉及非易失性半导体存储器，更具体地涉及闪存的错误检测和校正技术。
背景技术：
EEPROM和闪存(N0R和NAND)使用浮栅(floating gate, FG)来存储电荷以表示信息。这些存储器件在编程/擦除周期(其对于器件可以耐用的擦除/编程操作次数施加了限制)之后遭受恶化机制。多层单元(MLC，Multi-Level Cell)闪存器件一般比单层单元(SLC，Single-Level Cell)器件具有显著更低的编程/擦除周期耐用性。各种编程和擦除操作可导致相邻单元中的电荷的增加或损失，这称为“干扰”。当作为对附近单元执行的编程或读取操作的结果，单元的初始/编程状态改变时，出现干扰错误。干扰错误是软错误。当通过读取与干扰单元在形体上靠近的或共享控制线的另一单元来变更存储单元中的电荷量时出现“读取干扰”。单个的读取干扰事件可能不会在电荷内容中产生足够的变化以影响错误，但是累积的读取干扰可能最终导致如此。读取干扰的累积影响通过擦除操作来复位。NAND闪存的特定矩阵架构导致比NOR闪存更多的“读取干扰”。编程干扰错误导致在页面编程期间将位设置为错误值。位错误可以在正被编程的页面(page)上发生，但是也可以在块中的不同页面上出现。在US专利5715193(1998年2月3日)中，Robert Norman描述了一种方法，用于监控对于存储单元块的干扰影响，其中每当对擦除块进行擦除时，控制器通过将干扰单元添加到解码块中每一个其它擦除块的计数并将擦除块的计数复位为零来更新包含擦除块的解码块的表。Norman还指出，控制器最好对干扰计数达到预定最大值的每一个擦除块进行刷新操作。在刷新操作期间，进行任何必要的恢复过程，以将合适的电荷复原到擦除块的每一个单元的浮栅，从而防止否则将会在不执行刷新操作的情况下(由于干扰影响)发生的数据的任何错误读取。多层单元(MLC)闪存器件可以通过将晶体管的浮栅充电到不同的所选阈值电压 (Vt)电平来针对每个存储单元存储多个位，从而在将位模式(bit pattern)映射到特定电压电平时使用单元的模拟特性。在NAND闪存的情况下，MLC器件的Vt在概念上通过顺序地将所选择的读取电压(Vkead)电平施加到各单元的浮栅而加以读取。一般地，以每一个范围之间的安全带来选择电压范围，以帮助确保正常的Vt分布不会重叠。在NOR闪存中，各单元并联连接到位线，这允许通过处于已知状态的串联的所有其它晶体管单独读取和编程各单元。因此，在NOR闪存中，具有正被查询的存储单元的串联晶体管是仅与寻址功能相关联的晶体管。Tieniu Li的公开的美国专利申请20080307270 (2008年12月11日)描述了对于主机装置实施的用于检测在NAND存储器中新出现的坏块的机制，其包括保持读取操作期间至少一部分错误历史。Nishihara等人的公开的美国专利申请20100214847描述了 NAND闪存系统，其据说通过包括包含用于存储和检索供存储控制器使用的校正的读取电压的部件，来减小各芯片间的读取干扰特性的变化。存储控制器对于闪存执行数据输入/输出控制和数据管理， 在写入时添加纠错码(ECC)，并在读取时分析纠错码。固态驱动器(SSD)是一般设计为传统硬盘驱动器(HDD)的功能置换的数据存储器件，但是SSD使用固态存储器存储数据。术语SSD在这里仅用于指代基于闪存的器件。SSD 通常使用与硬盘驱动器相同的命令接口以允许在许多应用中使用SSD取代HDD而不要求软件修正。包括HDD和SSD特征二者的混合器件也是可能的。假定存储器内容的恶化随着时间和编程/擦除周期的数量是渐进的且不可避免的，存在开发能够利用闪存芯片的基本物理过程和操作细节的有效纠错码的需求。这些有效的纠错码需要利用在读取时间可获取的软信息，而不恶化闪存读出性能。下面描述的本发明涉及一般称为闪存的早期恶化检测(EDD)系统的以上相关申请部分中描述的其它申请中的发明。本发明可以独立，或者可以补充EDD系统，以进一步增大闪存的可靠性和操作寿命。
发明内容
本发明的实施方式包括使用基于系统对于电荷干扰操作的灵敏度以及由系统执行的电荷干扰操作的历史的概率的闪存器件(如，固态驱动器(SSD))和数据管理的方法。 在本发明的实施方式中，对于电荷干扰操作的灵敏度以干扰强度矩阵实施，其中所选择的操作具有相关联的数值，其为引起可能导致数据错误的电荷中的干扰的这种操作的相对强度的估计。干扰强度矩阵也可以包括指示电荷的增加或损失的错误的方向(direction)。 在一个实施方式中，干扰强度矩阵由进行自测试的装置确定，其中通过执行所选操作来触发电荷干扰错误，直到出现可检测到的错误为止。可以潜在地引起电荷干扰的所有操作都可以包括在测试中。在本发明的实施方式中，操作的干扰强度将由产生闪存单元的电荷内容中的变化引起的可检测到的干扰(位变化)所需的操作数量来确定。引起错误所需的操作数量越高，则干扰强度越低。在可替代的实施方式中，通过测试来自同类群体的所选单元来确定干扰强度矩阵。相对小的所选样本装置组的使用允许测试是破坏性的，即包括执行缩短或耗尽装置使用寿命的操作。在可替代的实施方式中，通过计数读操作中完成时间(TTC)值的漂移 (dispersion)中出现可检测到的变化之前可以执行的操作数量来估计干扰强度。TTC值用作该读操作中查询的存储单元中的阈值电压(Vt)的漂移的代理。干扰强度测试应该作为工厂中制造工艺的一部分执行(对于每一个装置或所选样本)，然后干扰强度矩阵将用作根据本发明的每一个装置中数据管理系统的一部分。干扰强度矩阵与之前在SSD系统上执行的电荷干扰操作的运行历史记录(操作历史)结合使用，以确定何时执行预防动作以防止数据损失。还可以使用干扰强度矩阵和操作历史来分配从存储器读取的数据点值是结果累积的电荷干扰的概率。数据点值具有已经在特定方向中被干扰的足够高概率的获知允许实时地执行纠错，作为SSD正常读出操作的一部分。
图I是现有技术NAND闪存多层存储单元结构的图示。图2A是图I的现有技术NAND闪存多层存储单元结构的读取操作的所选时序曲线的图示。图2B是示出了图I的一组现有技术NAND闪存单元结构的时序曲线的可能范围的该组的读取操作的所选时序曲线的图示。图3是本发明实施方式中使用的具有早期恶化检测(EDD)的NAND闪存页面中的所选组件的图示。图4是根据本发明的NAND闪存实施方式的完成时间测量单元的所选功能设计块的图示。图5是根据本发明的NAND闪存实施方式的漂移分析器的所选功能设计块的图示。图6是根据本发明实施方式的漂移分析器中使用的最大电压检测器的设计的图
/Jn ο图7A和7B图示具有用于快速读出的并行灵敏放大器组的现有技术多层NOR闪存。图7A是概念性示意图，图7B示出了具有电流镜和几个并行的灵敏放大器(每一个都有其自身的基准电压，同时切换)的改进方案。图8是在本发明实施方式中使用的NOR闪存系统中的所选组件的图示。图9是根据本发明的NOR闪存实施方式的完成时间测量单元的所选功能设计块的图示。图10是本发明NOR闪存实施方式中使用的多路复用器(MUX)的设计的图示。图11是图示根据本发明实施方式的用于通过强制错误来确定一组闪存操作的干扰强度的方法的流程图。图12是图示根据本发明实施方式的用于通过使用漂移分析确定一组闪存操作的干扰强度的方法的流程图。图13A图示闪存的读出值的分布。图13B图示根据本发明实施方式的示出错误条的闪存的读出值的分布。图14是图示根据本发明实施方式的SSD中的所选组件的框图。
具体实施例方式图14是图示根据本发明实施方式的SSD 130中的所选组件的框图。其仅作为图示提供。本领域技术人员要理解，可以在不脱离本发明的精神的情况下将描述的一些功能重新配置给主机。SSD包括通信接口 131，其处理SSD和主机装置(如，计算机120)之间的两个通信。SSD包括数据管理单元133，其管理至和自阵列控制器139的数据的流动，阵列控制器139继而控制至和自闪存阵列141 (其可以是NAND或NOR型器件)的数据的流动。此实施方式中的数据管理单元133将包括具有存储了固件程序的相关联非易失性存储器的标准微处理器(未示出)。固件程序由微处理器执行，以实现下面描述的数据管理处理步骤。数据管理单元133与运行操作历史137 —起使用干扰强度矩阵135 (下面描述)，以确定何时执行预防数据管理活动。在各种实施方式中，数据管理单元133通过记录对闪存阵列141执行的每一个显著操作来维持操作历史137。在一些实施方式中，向数据管理单元133提供干扰强度矩阵135作为只读数据，这是由于对其它所选择的样本装置执行干扰强度测试。然而，在一些实施方式中，数据管理单元133通过运行自测试来创建干扰强度矩阵 135。本发明包括使用NAND闪存阵列141的实施方式和使用NOR闪存阵列141的实施方式。下面将描述本发明的实施方式中包括的NAND和NOR闪存(其包括根据相关发明的早期恶化检测(EDD)系统)。具有早期恶化检测的NAND闪存实施方式图I中图示了可应用于单个和多层存储单元结构20的现有技术NAND闪存。注意， 具有任何有效编程Vt电平的其它存储单元与正被查询的NAND闪存单元串联放置。(注意， 对于NOR闪存不是这样的情况)。将以NAND结构化的单元划分为具有示出为左手列的晶体管的单元阵列(a)和作为右手列的单元阵列(b)的这两个单元阵列。单元结构20包括逐位验证(BV)电路21a、21b，其连接到两条位线BLai、BLbi的每一个。两条位线和BV电路共享与DRAM的开放位线架构类似的公共读写(R/W)电路。R/W电路在读取操作中用作触发器型差分灵敏放大器22，在编程/写入操作中用作数据锁存电路。通过所选时间点tl、t2和t3将图I的结构的读取操作的所选时序曲线示出在图 2A中。为了简化，所有时序图和讨论假设完美匹配的读出电路，用于页面中所有单元的并行读取。这些电路中的不匹配可以通过简单的校准过程来说明。例如，使用具有已知内容的特定组的存储单元的基准读出可以在存储器阵列中单元的稍后读出中用以校正灵敏放大器不匹配。灵敏放大器22 (其为比较器)一般使用再生环路(regenerative loop)来将图I 中传输门后的输入线与位线BLai和BLbi的小分离发展为完全发展后的输出电压电平。图 I中的电路和图2A中的曲线适当地代表NAND闪存读出。图2B是图I的一组现有技术NAND 闪存单元结构的、对于I. Sv读取的BLai “I”的t3之后的所选部分的图示，其示出了典型的时序曲线26，以及由线25、27界定的一组单元的时序曲线的可能范围的示例。一组单元的BLbi信号将示出类似的时序曲线分布。本发明的实施方式通过测量或估计该组单元的完成时间(TTC)来检测一页单元的性能中的漂移的变化。曲线的上升部分时刻的漂移将变为读取操作的完成时间(TTC)的差异。应该注意，闪存读出电路一般包括用以确保时序性能中的正常漂移绝不产生读出错误的特征，即，电路被“强迫(sandbag)”。因此，本发明是揭示本领域技术人员未意识到的闪存的方面并在新应用中使用该现象的这种公开。NAND闪存架构导致根据未选择的存储单元中不同的内容状态而对于所选单元呈现不同系列的电阻。因此，查询NAND闪存单元内容，并且在顺序步骤中将其与不同的基准电平进行比较，其中查询Vt的不同电平。在NAND闪存中并行地读取一页存储单元，其要求通过适当的同步时间信号来启动读取操作。时序信号将均衡用于页面的各条线的所有灵敏放大器，但是更强和更弱的单元将不同地驱动灵敏放大器线(在均衡后)，因此，对于更强和更弱的单元，从触发锁存器到灵敏放大器的输出上形成完全电压的时间(即，TTC)将会是不同的。根据本发明，可以以适当的形式测量和存储完成时间(TTC)中的这些差异，以供系统进一步分析。由于NAND闪存矩阵中的所有存储单元在名义上是相同的，并且每一个被编程到阈值电压Vt，其在以紧接在其编程的Vt之上的特定电压电平(Vkead)查询时产生预先限定的电流级别，那么(i) TTC中的漂移将是正被读取的单元的Vt中的漂移的代理(proxy)；(ii)闪存页面的寿命开始时TTC中的漂移值可以保存为基准值，并且与读出时稍后测量的漂移进行比较以确定存储单元何时恶化超出保证数据保护动作的限度；以及(iii)读取操作中从每一个单元获知TTC中的漂移可以用以将软信息分配给每一个确定的存储单元内容。图3示出了具有根据本发明实施方式的早期恶化检测(EDD)系统的NAND闪存页面60的所选功能块。控制器30包括时间基31、顺序Vt查询控制33和解码器35，它们根据现有技术设计出，将不会详细描述。一旦确定了存储单元的Vt，解码器35输出存储单元内容的对应二进制码。顺序Vt查询控制33是在所选存储单元中顺序地搜索正确的Vt的NAND 闪存中使用的电路的抽象(abstraction)。时间基31为传输门产生必要的时间信号，并且锁存在灵敏放大器中，并且还计时完成时间(TTC)测量单元32。完成时间(TTC)测量单元32测量由存储单元结构20中的存储单元驱动的位线输出达到其最终值所需的时间。控制器30和存储单元结构20形成具有漂移测量(MSDM)单元40的将称为存储结构的单元。存储器的页面将要求并行连接到漂移分析器50的多个 MSDM(MSDM_1. . . MSDM_n)。在商用闪存中，存储单元结构实际上以具有共享电路的存储阵列实施，而不脱离该描述的精神。因而图3是构造为图示本发明的构思的简化描述，并且仅为了图示的目的而提供，而不限制本发明。在顺序读处理中，当来自哑(dummy)位线(BLbi)的输入基准在处于读取操作下 (即，正被查询)的存储单元的Vt以上时，存储单元结构中的灵敏放大器将仅在特定方向上发展完全输出。因此，将以二进制形式确定和解码所选存储单元的内容。此外，在该时刻， 已经由完成时间测量单元32测量出的适当的完成时间(TTC)将由TTC报告器34报告到漂移分析器50。TTC报告器34可以包括适应于正确地将完成时间的信息传送到漂移分析器的缓冲器和信号。图4中示出了完成时间测量单元32的实施方式的图示。该实施方式类似于锁相环(PLL)系统的相位检测器电路中使用的电荷泵电路。在本说明性实现中，但不是以任何限制形式，将完成时间信息存储在TTC测量单元32内部的电容器(^υτ73中的电荷中。电容器上的电压正比于允许来自电流源Il的电流经由开关SI流入电容器的时间。SI的切换由触发器72控制，所述触发器72由来自差分到单端转换器71的输出复位。差分到单端转换器71使用来自存储单元结构的两个二进制输出作为输入。在确定存储单元的Vt之后，将正确的完成时间报告给漂移分析器(DA)。基于来自时间基的信号，电容器73经由开关S2和电流源12排泄。图5是根据本发明实施方式的漂移分析器50的所选功能设计块的图示。漂移分析器50是模拟信号处理块。在该实施方式中，其功能包括从页面读取操作的TTC测量单元32的组确定最大和最小完成时间。每一个TTC测量单元32输出经过TTC报告器34并且传递至漂移分析器50的模拟电压电平(TTCM_out)。漂移分析器中的Min/Max检测器51确定来自TTC报告器的其多个输入处的最大电压和最小电压。将总的最大和最小值之间的差 (delta)确定为通过减法器52的页面的漂移的测量。漂移分析器使用比较器54来确定计算出的delta是否大于基准值53，并且相应地设置警告信号。基准值是预先确定的阈值或者在NAND闪存的寿命开始时建立的初始值。在实施方式中，在存储系统中NAND闪存芯片的操作开始时，在编程命令之后，发布读取命令以建立基准值，用于在每一次读取操作时比较Vt中的未来漂移。因此，通过使得漂移分析器计算总的最大和最小值之间的初始delta 并且保存该初始delta作为基准值，可以将基准值设置为制造工艺的一部分。图6是根据本发明实施方式的Min/Max检测器51漂移分析器中使用的最大电压检测器51A的设计的图示。在图6中，示出了用于最大输入电压确定的CMOS电路的示例。 它是“大赢家(winner-takes-all) ”电路。该电路的输出跟随最大输入电压到各输入电平之间的ImV差的精度。电路中的输入数量可以通过电路的复制直接地增大，或者两个输入电路可以布置成层级树。为了跟随最小输入电压，使用从NMOS到PMOS的插入电路(inset circuit)中的适当变化。早期恶化检测系统可以用以向从每个存储单元读取出的内容分配错误的概率或正确的置信度。通过利用关于完成时间(TTC)测量的信息而读取的关于每个单元的Vt的位置的信息可以用以将正确的置信度分配给从每个单元读取的数据。这允许新的且更有效的编码和纠错算法用在NAND闪存芯片上，所述NAND闪存芯片配备有通知读取的每一个单元数据的理想分布中的Vt的位置的这种能力。所有要求单个读出。具有早期恶化检测的NOR闪存实施方式现有技术NOR闪存单元和各个灵敏放大器如简化示意图中的图7A和7B指示的那样排列以强调基本操作。回想仅列解码器晶体管与NOR闪存单元和感测电路串联放置。 因此，NOR闪存单元(单层单元(SLC)或多层单元(MLC))的读出可以如模数转换器电路中那样并行地完成，并且在单个查询中确定每一个单元中编程的Vt (其不同于NAND闪存情况，其中顺序查询是必须的)。比较器C0MP1-3—般使用再生环来将输入线(位线MAT1-3、 REF1-3)的小分离发展为完全发展的输出电压电平。电路和时序性能适当地代表单层单元 (SLC)和多层单元(MLC)读出二者。图7A和7B的现有技术多层(MLC)闪存电路已修正为包括适当的基准比较器 (REF1-3)，如指示的那样。使用一组灵敏放大器97、98(C0MPl-3)的并行、同时操作，这是由于如提及的那样，仅列解码器晶体管与NOR闪存中正被读取的存储单元串联，并且可以定义适当的基准电压，用于确定读操作下的存储单元的阈值电压。根据本发明的NOR闪存的早期恶化检测系统的原理可以通过观察如下几点来说明I)由于在NOR闪存中并行读取几个存储单元，并且该读取操作由相同的适当定义的时间信号(其均衡读取操作中涉及的所有灵敏放大器的线，并且触发感测)来发起，因此更强和更弱的单元将不同地分离灵敏放大器线(均衡之后)，并且从触发感测到灵敏放大器的输出处的完全电压发展的时间(这将称为“完成时间”(TTC))对于更强和更弱的单元将会是不同的。
2)由于NOR闪存矩阵中的所有存储器单元在名义上是相同的，并且每一个被编程到阈值电压Vt，其在以紧接在其编程的Vt之上的特定电压电平查询时产生预定电流电平， 那么(i)如(I)中限定的TTC中的时间漂移将是正被读取的单元的Vt中的漂移的代理；(ii)可以保存闪存寿命开始时TTC中的漂移值，并将其与稍后读出的TTC中的漂移比较，以确定何时存储单元已经恶化超过保证数据保护动作的限度。漂移基准值的所选值也可以取代实际的测量值加以使用；以及(iii)读取操作中所有单元的TTC中的漂移的获知可以用于将软信息分配给每一个确定的存储单元内容。图8图示具有根据本发明实施方式的早期恶化检测系统的NOR闪存80中的所选组件。本发明的NOR实施方式的漂移分析器50在功能上类似于本发明的NAND实施方式的漂移分析器，但是如下所述，输入将会是不同的。漂移分析器50接收来自多个(I... η) TTC测量单元120的输入，其示出为产生MUX_0UT. . . MUXn_0UT信号。对于该实施方式假设 4层NOR闪存，但不是限制条件。当输入基准在读操作下(MAT1-3)处于存储单元的Vt之上时，灵敏放大器98仅将其输出(0UT1-3)发展为完全的正轨迹(rail)。因此，三个完成时间 (TTC1-3)单元32A-C将发展完成时间的有限值，即在其输出的电压的有限值，仅用于Vkead 在Vt以上的那些比较。其它TTC单元的块将其输出饱和为完全轨线电压。现有技术温度计解码器(TD) 25(其在该图示中输出二进制格式的存储单元的内容)还提供了用于模拟多路复用器(MUX) 23的筛选信号(screening signal)，用于表示要发送到漂移分析器50的存储单元内容的完成时间的电压的适当选择。如果在读出操作中读取的所有单元(或所有单元的子集)的完成时间(TTC)中的值的漂移大于预定值，则漂移分析器50将设置恶化报警信号。图10是本发明实施方式的多路复用器(MUX) 23的设计的图示。MUX23的输入是来自各个 TTC 单元 32A-C 的输出(TTC1_0UT33A、TTC2_0UT33B、TTC3_0UT33C)。MUX 选择这些输入之一以继续传递到漂移分析器作为MUX1_0UT信号。MUX 23可以在概念上描述为传输门的模拟阵列。但是几个不同的实现是可能的，用于以适当的缓冲器和信号调整电路(signal conditioning circuit)将来自三个TTS单元32A-C之一的输出的电压电平传送到漂移分析器50的输入的功能。在NOR闪存读出电路的实施方式中，将来自查询的存储单元的信号并行地与基准复制电压(REF1-3)进行比较，所述基准复制电压(REF1-3)与查询的存储单元可以保持的不同内容电荷电平对应。根据设计选择，来自该图示中的比较器C0MP1-3的一些输出将呈现值‘0’，一些呈现剩余值‘1’，其中‘0’和‘I’将好像温度计刻度中那样出现，即，例如在 0UT2和0UT3处输出‘0’，在OUTl处输出‘1’，或者在0UT3处输出‘0’，在OUTl和0UT2处输出‘I’，其为可能输出的两个示例。温度计解码器25然后将该温度计刻度(scale)输出转换为二进制编码。在实施方式中，保持输出‘I’的0UT1-3信号的第一个表示正被查询的单元的阈值电平(Vt)以上的第一基准电平，并且其位置也将被编码为来自温度计解码器25的要发送到MUX23的信号 S(s0, Si)。信号S由温度计解码器确定，其在实施方式中用作存储单元内容读出的温度计解码器。在概念性描述中，但是并非限制意义上地，信号S(s0，sl)选择哪一个TTC1-3信号是要由MUX送到漂移分析器的待报告的完成时间(TTC)。TTC单元32A-C是相同的。产生输出TTCl-OUT的TTCl单元32A的示例性实施方式示出在图9中。其类似于锁相环(PLL)电路中使用的电荷泵电路，其中要确定VCO频率与基准频率之间的相位分离以用于校正的动作。将从灵敏放大器均衡(SAEQ)信号升高到 Vwt(分别0UT1-3)升高的时间转换为电容器Crat上的电压电平。此外，使用标准时序信号 Address Transition Detection (ATD,地址转变检测)和ENDREAD或其它类似的信号。缓冲器电路(未示出)可以用在TTC块的输出与MUX电路之间。在此实施方式中，漂移分析器50确定最大和最小完成时间，如来自页面读取操作的多个TTC测量单元120的输出信号中指示的那样。每一个TTC32A-C输出去往MUX 23的模拟电压电平，所述MUX 23继而选择其三个输入之一以继续发送到漂移分析器50。漂移分析器中的Min/Max检测器51确定来自多个TTC测量单元120的其多个输入处的最大电压和最小电压。将总的最大和最小值之间的差(delta)确定为通过减法器52的页面的漂移的量度。减法器52的输出是本发明实施方式中使用的漂移值，这将在下面进一步描述。漂移分析器使用比较器54来确定计算出的delta是否大于基准值53，并相应地设置报警信号。基准值是预先确定的阈值或在闪存的寿命开始时建立的初始值。在一个实施方式中， 在存储系统中闪存芯片的操作开始时，在编程命令之后，发布读取命令以建立用于在每一读取操作时比较Vt中的未来漂移的基准值。因此，通过使得漂移分析器计算总的最大和最小值之间的初始delta并保存该初始delta作为基准值，可以将基准值设置为制造工艺的一部分。通过注意漂移分析器具有关于来自被读取的所有单元的完成时间的信息，对于本发明的实施方式可以开发要求软信息的纠错码机制的支持。根据完成时间结果的漂移中的其发起单元的位置，可以将适当的正确概率分配给最终的二进制结果。所有要求单个读出。使用干扰强度&操作历史的错误校正的概率估计在正常操作中，NOR和NAND闪存单元经历可能增加或去除来自浮栅的电荷的干扰。从IEEE标准1005-1998，第97页中得出的下表I给出了不同的干扰条件的操作和条件以及它们对于干扰的存储单元中的电荷的影响。表I中的一组操作将假设为具有产生干扰的电位的操作的默认列表。然而，本发明不限于任何特定的操作组。
权利要求
1.一种操作闪存系统的方法，包括记录先前在SSD系统上执行的所选电荷干扰操作的运行操作历史；以及通过使用所述操作历史、每一个所选电荷干扰操作的干扰强度值和每一个所选电荷干扰操作的电荷增加-损失方向来计算存储单元的电荷净增加或损失的估计，所述干扰强度值从引起所选存储单元组中的漂移值的变化所需要的所选电荷干扰操作的执行数量而得出。
2.如权利要求I所述的方法，进一步包括测量一组存储单元的初始漂移值；在周期性地测量该组存储单元的当前漂移值的同时，对于该组存储单元重复地执行所选电荷干扰操作，直到当前漂移值从初始漂移值改变了多于预定量为止；通过使用在当前漂移值从初始漂移值改变了多于预定量之前执行的所选电荷干扰操作的次数来确定所选电荷干扰操作的干扰强度值；以及记录所选电荷干扰操作的相对干扰强度值。
3.如权利要求2所述的方法，进一步包括对于多组电荷干扰操作中的每一个，重复测量、执行、确定和记录干扰强度值动作。
4.如权利要求3所述的方法，进一步包括以矩阵存储该组电荷干扰操作的干扰强度值。
5.如权利要求I所述的方法，进一步包括使用存储单元的电荷净增加或损失的估计， 来估计从存储单元读取的数据错误的可能性。
6.如权利要求I所述的方法，进一步包括当存储单元的电荷净增加或损失的估计超过预定阈值时，执行预防动作以防止数据损失。
7.如权利要求I所述的方法，其中，计算存储单元的电荷净增加或损失的估计进一步包括计算操作历史中每一个电荷干扰操作的百分比；以及计算电荷干扰操作的相对强度的加权总和。
8.如权利要求I所述的方法，其中，将每一个所选电荷干扰操作的干扰强度值以及每一个所选电荷干扰操作的电荷增加-损失方向提供到系统，作为通过测试样本装置而确定出的预定数据。
9.一种闪存系统,包括一组闪存单元；干扰强度矩阵，其包含每一个所选电荷干扰操作的干扰强度值和电荷增加-损失方向，所述干扰强度值从引起所选存储单元组中的漂移值的变化所需要的所选电荷干扰操作的执行数量的估计而得出；操作历史，其为所述系统执行的所选电荷干扰操作的运行记录；以及数据管理单元，其连同操作历史一起使用干扰强度矩阵，以计算存储单元的电荷净增加或损失的估计。
10.如权利要求9所述的闪存系统，进一步包括一组测量单元，其中每一个测量单元连接到该组存储单元中的存储单元，每一个测量单元产生作为读操作中存储单元的阈值电压的量度的测量信号；以及漂移分析器，其接收测量信号，并确定该组存储单元的测量信号的漂移值。
11.如权利要求10所述的闪存系统，其中，每一个测量信号从读操作的存储单元完成时间得出。
12.如权利要求11所述的闪存系统，其中，漂移分析器进一步包括最大检测器，其输出与来自该组测量单元的测量信号中的最大电压对应的第一电压； 最小检测器，其输出与来自该组测量单元的测量信号中的最小电压对应的第二电压；以及用于将最大电压与最小电压之间的delta确定为当前漂移值的部件。
13.如权利要求9所述的闪存系统，其中，干扰强度矩阵由所述系统进行的自测试来确定。
14.如权利要求9所述的闪存系统，其中，数据管理单元包括用于使用存储单元的电荷净增加或损失的估计来估计从存储单元读取的数据错误的可能性的部件。
15.如权利要求9所述的闪存系统，其中，数据管理单元包括用于当存储单元的电荷净增加或损失的估计超过预定阈值时执行预防动作以防止数据损失的部件。
16.如权利要求9所述的闪存系统，其中，数据管理单元包括用于计算操作历史中每一个电荷干扰操作的百分比并计算电荷干扰操作的相对强度的加权总和的部件。
17.如权利要求10所述的闪存系统，进一步包括用于估计一组存储单元的读电压阈值分布中存储单元的读电压阈值的位置的部件。
18.如权利要求17所述的闪存系统，其中，每一个存储单元的读电压阈值从连接到对应存储单元的测量单元得出，所述测量单元产生从读操作的存储单元的完成时间得出的、 作为读操作中存储单元的阈值电压的量度的测量信号。
19.如权利要求18所述的闪存系统，进一步包括用于使用所述操作历史和干扰强度矩阵来向从存储单元读取出的数据分配错误条的部件。
20.如权利要求19所述的闪存系统，进一步包括用于使用错误条和一组存储单元的读电压阈值分布中存储单元的读电压阈值的位置来向从存储单元读取出的数据分配错误的概率的部件。
全文摘要
描述了使用系统对于电荷干扰操作的灵敏度以及由系统执行的电荷干扰操作的历史的闪存系统和数据管理方法。在本发明的实施方式中，对于电荷干扰操作的灵敏度以干扰强度矩阵来实施，其中所选操作具有相关联的数值，其为引起导致数据错误的电荷中的干扰的该操作的相对强度的估计。干扰强度矩阵应该还包括指示电荷增加或损失的错误的方向。干扰强度矩阵可以由进行自测试的装置确定，其中通过执行所选操作来触发所测漂移值中的变化，直到出现可检测到的变化。在可替代的实施方式中，通过测试来自同类群体的所选单元来确定干扰强度矩阵。
文档编号G11C29/50GK102592681SQ201110436018
公开日2012年7月18日 申请日期2011年12月22日 优先权日2010年12月22日
发明者L.M.弗兰卡-尼托, R.L.加尔布雷思, T.R.奥恩宁 申请人:日立环球储存科技荷兰有限公司