专利名称：包括写辅助电路的sram和操作该sram的方法
包括写辅助电路的SRAM和操作该SRAM的方法技术领域
本申请在35U. S.C. § 119(a)下要求于2010年12月四日提交的韩国专利申请 No. 10-2010-0137975的优先权，其主题内容通过引用结合于此。
背景技术：
本发明构思涉及静态随机存取存储器(SRAM)。更具体地，本发明构思涉及包括写辅助电路的SRAM设备以及操作该SRAM设备的方法。
现代数据处理和消费者电子设备增长需要能够高速操作的半导体存储器设备和存储器系统。存储器设备和存储器系统执行不同的操作(例如，读操作、写操作和擦除操作)来存储数据、取回存储的数据并维护或管理存储的数据。这些操作中的每一个需要特定数量的执行时间或“周期”以在存储器设备或存储器系统内来执行。然而，写操作周期 (例如，执行写操作所需的时间段)最直接地影响或确定存储器设备或存储器系统可以操作的最大速度。
不管写操作周期的限制特性，关键是，被写入到组成的存储器单元(或位单元)的输入数据在确保写操作正确执行的条件下呈现给存储器单元。例如，必须在适当的时序窗口期间稳定地提供输入数据，并且必须在可辨别的电压电平处呈现。结果，特定现代存储器设备使用所谓的“写入辅助”技术来更好地便于写操作的执行。通常通过与存储器单元阵列中的一个或多个存储器单元相关联的写辅助电路来提供写入辅助功能。
不幸的是，虽然使用写辅助电路在写操作期间更好地促进了数据结果的精度，但是它这样做以速度为代价。直白地说，传统的在存储器设备内并入写辅助电路趋于进一步限制存储器设备可以被有效地操作的最大速度。发明内容
本发明构思的特定实施例提供了静态随机存取存储器(SRAM)设备，其功能性地并入写辅助电路，但仍能够高速操作。本发明构思的其他实施例提供了功能上并入写辅助电路的以相对高的速度操作SRAM设备的方法。
在一个实施例中，本发明构思提供了一种静态随机存取存储器(SRAM)设备，其包括位单元，所述位单元与字线相连接、连接在位线与互补位线之间并且接收来自写辅助电路的内部电压，其中，所述写辅助电路包括功率控制电路和补偿电路，所述功率控制电路响应于至少一个控制信号来对内部电压线进行充电/放电以提供所述内部电压，所述补偿电路控制所述内部电压的电平。
在另一实施例中，本发明构思提供了一种电子系统，其包括存储器和存储器控制器，所述存储器控制器被配置为控制所述存储器的操作，其中，所述存储器控制器包括静态随机存取存储器(SRAM)。所述SRAM包括位单元，所述位单元与字线相连接、连接在位线和互补位线之间并接收来自写辅助电路的内部电压，其中，所述写辅助电路包括功率控制电路和补偿电路，其中，所述功率控制电路响应于至少一个控制信号来对内部电压线进行充电/放电以提供所述内部电压，所述补偿电路控制所述内部电压的电平。
在另一实施例中，本发明构思提供了一种操作静态随机存取存储器(SRAM)设备的方法，所述SRAM设备包括与字线相连并连接在位线和互补位线之间的位单元。所述方法包括在针对所述位单元的写操作期间，启用所述字线，在启用所述字线之后，响应于至少一个控制信号，通过写辅助电路降低施加到所述位单元的内部电压，之后在降低所述内部电压之后，响应于所述至少一个控制信号来增加所述内部电压。
在另一实施例中，本发明构思提供了一种在写操作期间操作静态随机存取存储器 (SRAM)设备的方法，其中，所述SRAM包括位单元，所述位单元与字线相连接、连接在位线和互补位线之间并接收通过写辅助电路提供的内部电压。所述方法包括在字线启用窗口期间，启用所述字线，并且激活施加到所述写辅助电路的控制信号以降低所述内部电压，随后去激活所述控制信号以增加所述内部电压。
通过参照附图来详细描述其示例性实施例，本发明构思的以上和其他特征和优点将变得更加明显，其中
图1是根据本发明构思的实施例的静态随机存取存储器(SRAM)的框图2是在一个可能的实施例中进一步示出图1写辅助电路的电路图3是在一个可能的实施例中进一步示出图2的位单元的电路图4A是示出用于与图1和图2的写辅助电路相关联的控制信号的时序关系的一个可能集合的波形图4B是进一步示出图3的位单元的第一节点和第二节点之间的电压转换的波形图5是概括根据本发明构思的特定实施例的操作SRAM设备的一个可能方法的流程图；以及
图6是根据本发明构思的实施例的电子系统的一般框图。
具体实施方式
现将参照附图以一些额外的细节来描述本发明构思的实施例。然而，本发明构思可以以多种不同的形式体现，并且不应被理解为仅限制于示出的实施例。而是，提供这些实施例以使此公开将是彻底和完整的，并将将本发明构思的范围完全地传递给本领域技术人员。在所写的说明书和附图中，相似的附图数字和标记用于表示相似或类似的元件。
将理解的是，当元件被称为“连接”或“耦合”到另一元件，它可以直接地连接或耦合到另一元件，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接耦合”到另一元件时，则不存在中间元件。如在此所使用的，术语“和/或”包括相关联的列出项中的一个或多个的任何和全部组合，并且可以缩写为“/”。
将理解的是，虽然术语第一、第二等可以在此用于描述各种元件，但是这些元件不应受限于这些术语。这些术语仅用于区分一个元件与另一个元件。例如，在不偏离本公开的教导的情况下，第一信号可以被称为第二信号，并且类似地，第二信号可以被称为第一信号。
在此使用的术语仅出于描述特定实施例的目的，并且不意在限制本发明构思。如在此所述使用的，除非上下文另有清楚地指示，单数形式旨在也包括复数形式。还将理解的是，当术语“包含”或“包括”用在此说明书中时，其指定存在规定的特征、区域、整体、步骤、 操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、区域、整体、步骤、操作、 元件、组件和/或其的组。
除非另作限定，在此使用的所有术语(包括技术和科学术语)具有如本发明构思所属的技术领域的普通技术人员所通常理解的相同的含义。还将进一步理解的是，诸如在常用词典中限定的那些术语应当被解释为具有与它们在相关领域和/或本申请的上下文中的含义一致的含义。
图1是示出根据本发明构思的实施例的静态随机存取存储器(SRAM)相关部分中的框图。图1的SRAM设备10包括布置为矩阵以形成位单元阵列20的多个字线WL1、 WL2、· · ·、WLM与多个位线对BLl和BLBU.. ·、BLN和BLBN、行解码器30、列选择开关40、列解码器50、写缓冲器60、读出放大器/写驱动器70、以及多个写辅助电路200。
在位单元阵列20中，多个位线对BLl和BLBl至BLN和BLBN被布置为越过多个字线WLl至WLM，并且包括位线BL1、BL2.....BLN，其分别与相应的“条”(或互补)位线BLB1、BLB2、· · . ,BLBN 成对。
行解码器30可以用于响应于外部提供的行地址，在多个字线WLl至WLM中选择一个或多个字线。
列解码器50可以用于响应于外部提供的列地址来生成和输出列选择信号，该列选择信号通过列选择开关40、在多个位线对BLl和BLBl至BLN和BLBN中选择一个位线对。 在这样的配置内，列选择开关40响应于列选择信号而在位线对BLl和BLBl至BLN和BLBN 中选择一个位线对，并且可以包括多个晶体管。
写缓冲器60可以用于接收由外部设备提供的输入数据，并且在写操作期间将该输入数据写入到选定位单元。
在针对选定位单元的读操作期间，读出放大器/写驱动器70可以用于放大与选定位单元连接的位线和互补位线之间的电压差以便生成输出数据。
位单元阵列20包括多个位单元300。位单元300中的每一个连接到多个字线至WLM中的一个，并且在多个位线BLl至BLN中的一个与其相应的互补位线BLBl至BLBN 之间。每个位单元可以用于存储在写操作期间向其写入的数据。
SRAM设备10还包括一个或多个写辅助电路200。在图1中示出的实施例中，一个写辅助电路200与设置在单个列100中的位单元300相关联。在此上下文中，术语“列”是指一个位线对(例如，BLl和BLB1)的布置，因为其横越越过一个或多个字线的位单元阵列 20的至少一部分。
写辅助电路200可以用于响应于写辅助控制信号向选定位单元施加“写辅助电压”。这个控制信号可以采用许多不同形式中的一个，并可以在多个不同的条件下引起SRAM 10的操作。例如，写辅助控制信号可以包括写辅助信号、睡眠模式信号、掉电信号等。将参照图2，用一些额外的细节来描述写辅助电路200的一个可能的实施例。
图2是进一步示出根据本发明构思的实施例的图1的写辅助电路的电路图。图3 是进一步示出根据本发明构思的实施例的图1和2的位单元300的电路图。参照图2，写辅助电路200通常可以包括功率控制电路210和补偿电路220，并连接到位单元300，以及包括连接到位单元300的一对位线(BL/BLB)。
功率控制电路210连接在电源电压(例如，VDDA)和内部电压线211之间，以便其响应于例如掉电信号PD、写辅助信号WA和/或睡眠模式信号SL来有选择地启用或禁用(以下用术语“启用/禁用”表示)向位单元300施加写辅助电压。
补偿电路220被配置为控制由功率控制电路210提供给位单元300的写辅助电压的电平。例如，补偿电路220可以减少(或“降低”)内部电压线211上显现的内部电压VDA 的电平。将参照图3，用一些额外的细节来描述补偿电路220的操作。
参照图2的示例性电路，功率控制电路210包括与非门212、第一 P型金属氧化物半导体(PMOS)晶体管213、第二 PMOS晶体管214和第三PMOS晶体管215。补偿电路220 包括第四PMOS晶体管221、第一 N型金属氧化物半导体(NMOQ晶体管222和第二 NMOS晶体管2M。
与非门212接收写辅助信号WA和睡眠模式信号SL。第一 PMOS晶体管213具有与电源电压VDDA相连接的源极端子、与内部电压线211相连接的漏极和接收来自与非门212 的输出的栅极。第二 PMOS晶体管214的源极与电源电压VDDA相连接，并且掉电信号PD被施加到第二 PMOS晶体管214的栅极。第三晶体管215的源极与第二 PMOS晶体管214的漏极相连接，并且第三PMOS晶体管215的栅极和漏极与内部电压线211相连接。
当掉电信号是有效的(例如，为逻辑“高”)并且睡眠模式信号SL是无效的(例如，为逻辑“低”)时，不管写辅助信号WA的有效/无效状态，第一和第二 PMOS晶体管213 和214关闭，从而禁用向位单元300施加写辅助电压。
然而，当掉电信号PD是无效的时，第二 PMOS晶体管214导通。当睡眠模式信号SL 是有效的并且写辅助信号WA是无效的(例如，逻辑“高”)时，第一 PMOS晶体管213导通。 在这些条件下，在内部电压线211上显现的内部电压VDA变得(例如，上升为)与电源电压 VDDA相等，有效地将电源电压VDDA施加到位单元300作为写辅助电压。
当掉电信号PD和睡眠模式信号SL都是无效的时，不管写辅助信号WA的有效/无效状态，第一 PMOS晶体管213关闭，第二 PMOS晶体管214导通，并且第三PMOS晶体管215 的栅极和漏极彼此相连接，使得第三PMOS晶体管215用作二极管。在这些条件下，内部电压线211上显现的内部电压VDA浮置，并且浮置电压作为写辅助电压被施加到位单元300。
在图2的实施例中，位单元300包括存储器单元MC，其通过第三NMOS晶体管301 和第四NMOS晶体管302分别连接在位线BL和互补位线BLB之间。
补偿电路220与内部电压线211相连接。补偿电路220包括第四PMOS晶体管221、 第一 NMOS晶体管222和第二 NMOS晶体管223，并且控制通过功率控制电路210施加到位单元300的写辅助电压的电平。
第四PMOS晶体管221的源极与内部电压线211相连接，写辅助信号WA被施加到第四PMOS晶体管221的栅极，并且第四PMOS晶体管221的漏极与在第一和第二 NMOS晶体管222和223之间的电压端子相连接。
第一 NMOS晶体管222因此是源极/漏极连接在位线(BL)和电压端子之间，并且其栅极连接到互补位线BLB。类似地，第二 NMOS晶体管223是源极/漏极连接在互补位线 BLB和电压端子之间，并且其栅极连接到位线BL。
参照图3，在一个可能的实施例中，位单元300与位线WL相连接，并且在与字线WL 相垂直延伸的一对位线BL/BLB之间。如上所述，位单元300包括通过NMOS晶体管301和第四NMOS晶体管302连接在位线对BL/BLB之间。
第三NMOS晶体管301具有与字线WL相连接的栅极和与位线BL相连接的第一端子。第四NMOS晶体管302具有与字线WL相连接的栅极和与互补位线BLB相连接的第一端子。
MC连接在第三NMOS晶体管301的第二端子和第四NMOS晶体管302的第二端子之间，并存储单元数据。
MC包括第五PMOS晶体管310、第六PMOS晶体管320、第五NMOS晶体管330和第六 NMOS晶体管；340。
第五PMOS晶体管310的第一端子与内部电压线211相连接。第五NMOS晶体管 330的第一端子与第五PMOS晶体管310的第二端子和第三NMOS晶体管301的第二端子相连接。第五NMOS晶体管330的第二端子与地GND相连接。第五NMOS晶体管330的栅极与第五PMOS晶体管310的栅极和第四NMOS晶体管302的第二端子相连接。
第六PMOS晶体管320的第一端子与内部电压线相连接。
第六NMOS晶体管340的第一端子与第六PMOS晶体管320的第二端子和第四NMOS 晶体管302的第二端子相连接。第六NMOS晶体管340的第二端子与地GND相连接。第六 NMOS晶体管340的栅极与第六PMOS晶体管320的栅极和第三NMOS晶体管301的第二端子相连接。位单元300在第一节点m处存储单元数据，并在第二节点N2处存储互补单元数据(与在第一节点m中存储的单元数据相反的数据)。
位线对BL/BLB与读出放大器/写驱动器70相连接。通过读出放大器/写驱动器 70的操作，地电压GND被施加到位线BL，并且预定电压(例如，VDD)被施加到互补位线BLB。
为了便于针对位单元300的写操作，第三NMOS晶体管301的驱动性能应该大于第五PMOS晶体管310的驱动性能例如至少大约3的预定比率(例如，伽马比率)。为了满足这个条件，第五PMOS晶体管310的驱动性能可以相对地降低。
参照图2和3，当地电压GND被施加到位线BL时，第二 NMOS晶体管223关闭，并且预定电压(例如，VDD)被施加到互补位线BLB。结果，第一 NMOS晶体管222导通。
在写操作期间，即，当掉电信号PD和睡眠模式信号SL都是无效的(例如，为逻辑低)，并且写辅助信号WA是有效的(例如，为逻辑低)时，第四PMOS晶体管221导通，这可以是在启用位线WL之前的瞬间。
因为第二 NMOS晶体管223关闭，并且第一 NMOS晶体管222导通，所以与电源电压 VDDA 二极管连接的内部电压线211上显现的内部电压VDA作为由第四PMOS晶体管221和第一 NMOS晶体管222形成的电流路径的结果而快速地下降。因此，当使用写辅助电路200 时，第五PMOS晶体管310的驱动性能快速地降低，从而便于写操作。
另外，在第一节点m和第二节点N2的转换之后，当字线WL被启用时，内部电压线 211上显现的内部电压VDA通过电源电压VDDA的电平进行充电，使得第五PMOS晶体管310 的驱动性能恢复并且在第一或第二节点m或N2处显现的电压迅速恢复到与电源电压VDDA 的电平相等的电平。后面将参照图4A和4B，用一些额外的细节来描述这个操作。因此，写辅助电路200能够以相对高的速度操作，并且因此可以在高速存储器中有效地使用。
在实施例中，诸如图3所示的一个实施例，地电压GND被施加到位线BL，并且预定电压(例如，VDD)被施加到互补位线BLB，但是本发明构思的范围不仅仅限于这个操作方案。本发明构思的其他实施例可以使用不同的操作方案。例如，在其中的操作与上述操作相反的其他实施例中，预定电压可以被施加到位线BL，并且地电压GND被施加到互补位线 BLB。
图4A是示出图2的用于写辅助电路的操作的一个可能方法的波形图。图4B是进一步示出图3的位单元300中的第一节点m和第二节点N2之间的电压转换的波形图。
共同参照图2、3、4A和4B，在写操作期间，假设施加到与非门212和第四PMOS晶体管221的写辅助信号WA是有效的(例如，为逻辑低)，同时假设互补写辅助信号WAB是无效的(例如，为逻辑高)。在这些条件下，内部电压线211上显现的内部电压VDA从电源电压 VDDA的电平下降到预定电平(例如，VDDA-Δ V)。由于互补电路220的作用，内部电压VDA 快速地下降到跳变点TP。
只要字线被启用，内部电压VDA被充电到电源电压VDDA的电平，使得第五PMOS晶体管310的驱动性能恢复。
当内部电压VDA从电源电压VDDA的电平下降到预定电平(例如，VDDA-Δ V)，随后当字线WL被启用时被充电回到电源电压VDDA的电平时，在第二节点Ν2处显现的电压迅速地恢复到电源电压VDDA的电平，如图4Β所示。换言之，可以通过控制由提供到功率控制电路210的掉电信号PD、睡眠模式信号SL和写辅助信号WA，内部电压VDA可以充电至电源电压VDDA的电平。
因此，根据本发明构思的特定实施例，可以防止不慎的数据回写，并且实现了字线 WL的迅速关闭，使得写辅助电路200甚至可以用于相对高速的存储器中。
相反，如果当字线WL被启用时内部电压VDA没有被充电至电源电压VDDA的电平， 则在第二节点Ν2处显现的电压在字线WL的启用窗口内没有快速地恢复。由于在第二节点 Ν2处显现的电压不具有适当的电平，例如，电源电压VDDA的电平，因此写辅助电路200不能够容易地用于高速存储器中。
图5是概括根据本发明构思的特定实施例的操作SRAM设备的方法的流程图。参照图1至5，在针对选定位单元的写操作期间，字线和写辅助信号被启用(SllO)。在本发明构思的特定实施例中，可以在至少部分地与“启用窗口”重叠期间启用字线和写辅助信号 (即，字线通过施加的电压被启用以及写辅助信号是有效的期间的各个时间段)。用于字线和写辅助信号的各个启用窗口无需完全重叠。例如，字线可以在写辅助信号是有效的之前被启用，或者写辅助信号可以在字线被启用之前是有效的。然而，当字线被启用时，写辅助电路可以引起内部电压VDA的电平从电源电压VDDA下降到预定电平(例如，VDDA-Δ V) (S120)。
随后，写辅助信号被禁用(例如，转换至无效的状态)(S 130)。结果，写辅助电路将内部电压VDA的电平从预定电平(例如，VDDA-AV)增加返回至电源电压VDDA (S140)。
在内部电压VDA完全或基本部分地恢复至电源电压的电平之后，字线可以被禁用 (S150)。
根据前述方法，可以响应于至少一个控制信号(例如，写辅助信号WA)而在时间上改变由写辅助电路提供给位单元300的内部电压VDA的电平。S卩，可以响应于至少一个控制信号(例如，掉电信号PD、睡眠模式信号SL和/或写辅助信号WA)而通过功率控制电路 210来对写辅助电路200的内部电压线211上显现的内部电压VDA进行充电和放电(以下共同或有选择地指示为功能的“充电/放电”能力)。
图6是根据本发明构思的特定实施例的电子系统600的框图。参照图6，电子系统600包括存储器控制器610、存储器620、大容量存储器设备640、输入/输出(I/O)接口 650和中央处理单元(CPU) 660，它们通过系统总线630彼此连接。存储器控制器610可以包括SRAM设备，诸如图1的SRAM设备10。
存储器620包括快闪存储器、相变RAM (PRAM)和磁性RAM (MRAM)。大容量存储器设备640包括固态驱动器(SSD)、硬盘驱动器(HDD)和网络附加存储(NAS)。
I/O接口 650可以与网络端口相连接，该网络端口能够连接到网络或可以直接与网络相连接。
在电子系统600操作时，CPU 660可以控制存储器控制器610和存储器620。存储器控制器610控制存储器620。
可以改变电子系统600中的特定组件。例如，CPU 600可以是各种类型CPU中的任何一个，并且存储器620可以是各种类型的存储器中的任何一个。
电子系统600不限于图5中示出的实施例，并且还可以包括其他组件。图5中示出的电子系统600只是包括SRAM设备10的电子系统的示例。SRAM设备10可以用于需要 SRAM的任何电子系统。
根据本发明构思的实施例，SRAM设备可以在写操作期间容易地连同写辅助电路使用，同时保持以相对高的速度操作的能力。
虽然已参照其示例性实施例具体地示出并描述本发明构思，但是本领域技术人员将理解的是，可以在不偏离如以下权利要求所限定的本发明构思的范围的情况下，在其形式和细节方面进行各种变化。
权利要求
1.一种静态随机存取存储器SRAM设备，包括与字线相连接的位单元，所述位单元连接在位线和互补位线之间并接收来自写辅助电路的内部电压，其中，所述写辅助电路包括功率控制电路和补偿电路，所述功率控制电路响应于至少一个控制信号而对内部电压线进行充电/放电以提供所述内部电压，所述补偿电路控制所述内部电压的电平。
2.如权利要求1所述的SRAM设备，其中，所述补偿电路包括P型金属氧化物半导体PMOS晶体管，所述P型金属氧化物半导体PMOS晶体管具有与所述内部电压线相连接的第一端子；第一 N型金属氧化物半导体NMOS晶体管，所述第一 N型金属氧化物半导体NMOS晶体管具有与所述PMOS晶体管的第二端子相连接的第一端子、与位线相连接的第二端子以及与所述互补位线相连接的栅极；以及第二 NMOS晶体管，所述第二 NMOS晶体管具有与所述PMOS晶体管的所述第二端子相连接的第一端子、与所述互补线相连接的第二端子以及与所述位线相连接的栅极。
3.如权利要求2所述的SRAM设备，其中，所述至少一个控制信号包括掉电信号、写辅助信号和睡眠模式信号。
4.如权利要求3所述的SRAM设备，其中，所述写辅助信号被施加到所述PMOS晶体管的栅极。
5.如权利要求1所述的SRAM设备，其中，所述至少一个控制信号包括掉电信号、写辅助信号和睡眠模式信号，并且所述功率控制电路包括与非门，所述与非门接收所述写辅助信号和所述睡眠模式信号； 第一 P型金属氧化物半导体PMOS晶体管，所述第一 P型金属氧化物半导体PMOS晶体管具有与所述内部电压线相连接的第一端子、与电源电压相连接的第二端子和用于接收所述与非门输出的栅极；第二 PMOS晶体管，所述第二 PMOS晶体管具有用于接收所述掉电信号的栅极以及与所述电源电压相连接的第一端子；以及第三PMOS晶体管，所述第三PMOS晶体管具有与所述内部电压线相连接的栅极和第一端子、以及与所述第二 PMOS晶体管的第二端子相连接的第二端子。
6.如权利要求2所述的SRAM设备，其中，在写操作期间，所述位线接收地电压并且所述互补位线接收预定电压。
7.如权利要求2所述的SRAM设备，其中，所述位单元包括 存储器单元；第三NMOS晶体管，所述第三NMOS晶体管具有与所述位线相连接的第一端子、与所述存储器单元相连接的第二端子以及与所述字线相连接的栅极；以及第四NMOS晶体管，所述第四NMOS晶体管具有与所述互补位线相连接的第一端子、与所述存储器单元相连接的第二端子以及与所述字线相连接的栅极。
8.如权利要求4所述的SRAM设备，当所述写辅助信号是有效的时，执行针对所述位单元的写操作。
9.如权利要求2所述的SRAM设备，其中，在写操作期间，所述第一NMOS晶体管导通并且所述第二 NMOS晶体管关闭。
10.如权利要求3所述的SRAM设备，其中，只要所述字线被启用并且所述写辅助信号是有效的，则所述第一 NMOS晶体管导通并且所述第二 NMOS晶体管关闭，并且所述内部电压随着所述内部电压线放电而下降。
11.如权利要求10所述的SRAM设备，其中，只要在所述内部电压线的放电之后所述字线被启用，则当所述写辅助信号变成无效的时，所述内部电压随着所述内部电压线被充电至电源电压电平而上升。
12.一种电子系统，包括存储器；以及存储器控制器，所述存储器控制器被配置为控制所述存储器的操作，其中，所述存储器控制器包括静态随机存取存储器SRAM，所述静态随机存取存储器SRAM包括与字线相连接的位单元，所述位单元连接在位线和互补位线之间并接收来自写辅助电路的内部电压，其中，所述写辅助电路包括功率控制电路和补偿电路，所述功率控制电路响应于至少一个控制信号而对内部电压线进行充电/放电以提供所述内部电压，所述补偿电路控制所述内部电压的电平。
13.如权利要求12所述的电子系统，其中，所述存储器包括至少一个快闪存储器设备。
14.如权利要求12所述的电子系统，还包括大容量存储器设备；以及中央处理器CPU，所述CPU经由系统总线被连接到所述存储器控制器和所述大容量存储器设备，并且被配置为控制所述存储器控制器和所述大容量存储器设备的操作。
15.一种操作静态随机存取存储器SRAM设备的方法，所述静态随机存取存储器SRAM设备包括与字线相连并且连接在位线和互补位线之间的位单元，所述方法包括在针对所述位单元的写操作期间，启用所述字线；在启用所述字线之后，响应于至少一个控制信号，通过写辅助电路来降低施加到所述位单元的内部电压；以及在降低所述内部电压之后，响应于所述至少一个控制信号而增加所述内部电压。
16.如权利要求15所述的方法，其中，降低所述内部电压的步骤包括将所述内部电压的电平从电源电压电平降低至预定电平，以及增加所述内部电压电平的步骤包括将所述内部电压线的电平从所述预定电平增加至所述电源电压电平。
17.如权利要求16所述的方法，其中，所述至少一个控制信号包括写辅助信号，以及当所述写辅助信号是有效的并且所述字线被启用时，所述内部电压的电平降低，以及当所述写辅助信号是无效的并且所述字线被启用时，所述内部电压的电平增加。
18.—种在写操作期间操作静态随机存取存储器SRAM设备的方法，其中，所述SRAM包括与字线相连接的位单元，所述位单元连接在位线和互补位线之间并接收由写辅助电路提供的内部电压，所述方法包括在字线启用窗口期间，启用所述字线；激活施加到所述写辅助电路的控制信号以降低所述内部电压，以及随后去激活所述控制信号以增加所述内部电压。
19.如权利要求18所述的方法，其中，所述控制信号包括施加到所述写辅助电路的写辅助信号，所述内部电压的降低包括将所述内部电压的电平从电源电压电平降低至预定电平，以及所述内部电压的增加包括将所述内部电压的电平从所述预定电平增加至所述电源电压电平。
20.如权利要求19所述的方法，其中，所述控制信号还包括掉电信号和睡眠模式信号， 并且所述方法还包括在所述字线启用窗口之前，响应于所述写辅助信号、所述掉电信号和所述睡眠模式信号，通过将所述写辅助电路内的内部电压线充电至所述电源电平来以所述电源电压电平向所述位单元提供所述内部电压。
21.如权利要求20所述的方法，其中，激活所述写辅助信号发生在所述字线启用窗口期间。
22.如权利要求20所述的方法，其中，去激活所述写辅助信号发生在所述字线启用窗口期间。
23.如权利要求20所述的方法，其中，激活所述写辅助信号和去激活所述写辅助信号发生在所述字线启用窗口期间。
全文摘要
本发明提供一种包括写辅助电路的SRAM和操作该SRAM的方法。描述了一种静态随机存取存储器(SRAM)，所述SRAM包括位单元，所述位单元与字线相连接、连接在位线和互补位线之间并接收来自写辅助电路的内部电压。所述写辅助电路包括功率控制电路和补偿电路，所述功率控制电路响应于至少一个控制信号来对内部电压线进行充电/放电以提供所述内部电压，所述补偿电路控制所述内部电压的电平。
文档编号G11C11/413GK102543166SQ201110449300
公开日2012年7月4日 申请日期2011年12月29日 优先权日2010年12月29日
发明者崔在承 申请人:三星电子株式会社